JP4065229B2 - 半導体集積回路の電源ノイズ解析方法 - Google Patents

Description

本発明は、半導体集積回路の電源ノイズ解析方法に関し、より特定的には、別電源を用いて回路基板の電圧を制御する半導体集積回路にも適用できる、半導体集積回路の電源ノイズ解析方法に関する。

半導体集積回路を高速動作させるために、電源およびグランドを供給する電源とは別の電源を用いて、回路基板の電圧を制御する方法が知られている。図１７は、別電源を用いて回路基板の電圧が制御されるＣＭＯＳインバータの構成を示す図である。このＣＭＯＳインバータは、図１７（ａ）に示すように、Ｐチャンネルトランジスタ９１およびＮチャンネルトランジスタ９２によって構成される。これら２個のトランジスタは、ソース、ドレインおよびゲートの３個の端子に加えて、第４の端子である基板端子を有している。２個のトランジスタのドレイン端子は相互に接続され、Ｐチャンネルトランジスタ９１のソース端子は電源ＶＤＤに、Ｎチャンネルトランジスタ９２のソース端子はグランドＶＳＳにそれぞれ接続される。また、Ｐチャンネルトランジスタ９１の基板端子はＮウエル電源ＶＳＵＢＮに接続され、Ｎチャンネルトランジスタ９２の基板端子はＰ基板電源ＶＳＵＢＰに接続される。

図１７（ｂ）は、ＣＭＯＳインバータの断面構造を示す図である。図１７（ｂ）に示すように、基板９３の一方の面にはＮウエル９４が設けられ、Ｐチャンネルトランジスタ９１はＮウエル９４内に、Ｎチャンネルトランジスタ９２は基板９３上に設けられる。また、Ｎウエル９４内には、Ｐチャンネルトランジスタ９１の基板端子としてウエルコンタクト９５が設けられ、基板９３上には、Ｎチャンネルトランジスタ９２の基板端子として基板コンタクト９６が設けられる。従来の多くの半導体集積回路では、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮには、共通の電源が使用されてきた。しかし、近年の半導体集積回路では、高速動作を可能とする等の理由により、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮに、ほぼ同電位となる独立した電源が使用される場合が多くなっている。

図１８は、別電源を用いて回路基板の電圧が制御される半導体集積回路について、電源電圧を測定した結果を示す図である。図１８（ａ）、（ｂ）および（ｃ）には、それぞれ、クロック信号の周波数が５０ＭＨｚ、１００ＭＨｚおよび２００ＭＨｚである場合について、電源ＶＤＤ（実線）およびＮウエル電源ＶＳＵＢＮ（破線）が変動する様子が示されている。図１８に示す測定結果から、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮの電源ノイズ（電位変動）の相対値は、周波数ごとに非線形に変化することが分かる。例えば、クロック信号の周波数が１００ＭＨｚであるときのＮウエル電源ＶＳＵＢＮは、クロック信号の周波数が５０ＭＨｚあるいは２００ＭＨｚである場合からは予測できないほど大きく変動している。

このようにクロック信号の周波数の変化に伴って電源ノイズが非線形に変化すると、半導体集積回路の動作周波数と電源ノイズが増大する周波数とが重なることがある。このような周波数で半導体集積回路を動作させると、電源ノイズが増大し、トランジスタのしきい値や動作電流が変化して、トランジスタの遅延値や出力電位が変動し、トランジスタが誤動作することがある。また、近年の半導体集積回路では、プロセスの微細化に伴い電源電圧を低下させる必要が生じており、これに加えて、トランジスタ数の増加に伴い、回路を流れる電流が増加している。このような理由から、近年の半導体集積回路では、電源変動に対する設計マージンが不足する事態が生じている。

半導体集積回路の電源ノイズを解析する方法としては、従来から、ＩＲ−ＤＲＯＰ解析ツールや基板ノイズ解析ツールを用いる方法が知られている。ＩＲ−ＤＲＯＰ解析ツールは、回路シミュレーションによって電源配線の電圧降下を求めるツールである。ＩＲ−ＤＲＯＰ解析ツールは、まず、ＬＰＥ（Layout Parastic Extraction：寄生素子抽出）ツールを用いて、電源抵抗Ｒｓ、電源−グランド間のデカップリング容量Ｃｄ、およびパッケージのインダクタンスＬｐ（図１９を参照）を抽出し、次に、ＳＰＩＣＥシミュレータ等で使用されるトランジスタを含むＲＬＣ回路の過渡解析方法を用いて、回路中の電流および電圧を求め、さらに、求めた電流および電圧に基づき、電源およびグランドの電位変動（ノイズ）波形を求める。

ＬＰＥツールは、以下の方法を用いて、半導体集積回路に含まれる配線抵抗、配線間容量、およびインダクタンスを抽出する。ＬＰＥツールは、半導体集積回路のレイアウト情報から、例えば、図２０に示すような３次元構造の配線を取り出し、配線の材質を求める。各配線の電位は、半導体集積回路の外部から印加される電圧と、各配線の材質の電気伝導性とに基づき計算される。配線抵抗は、配線の材質の抵抗密度と配線のサイズとに基づき計算される。また、配線間容量は、２つの配線の電位が異なる場合にのみ、並走している配線が対向する部分の面積Ｓと配線の間隔ｄ（図２０を参照）と配線間を満たす材質の誘電率とに基づき計算される。２つの配線の電位が異なることを条件とするのは、トランジスタの遅延時間を計算するときに影響を与える寄生素子と区別するためである。さらに、上記と同様の方法で、回路情報からインダクタンスを抽出することもできる。

基板ノイズ解析ツールは、理想状態における電源−グランド間の電流と基板抵抗とに基づき、基板のノイズを解析するツールである。基板ノイズ解析ツールでは、例えば、図２１に示す回路モデルが使用される。基板抵抗およびウエル抵抗は、抵抗密度に基づき計算され、接合容量は、単位面積あたりの接合容量と接合部分の面積とを乗算することにより計算される。

さらに、上述した半導体集積回路の電源ノイズ解析方法とは別に、プリント基板の電源ノイズを解析する方法も知られている。例えば、特許文献１には、プリント基板に設けるデカップリング容量を調整するためにＡＣ解析を用いる方法（図２２を参照）が開示されている。
特開２００１−１７５７０２号公報

しかしながら、上述した各電源ノイズ解析方法には、以下のような問題がある。ＩＲ−ＤＲＯＰ解析ツールを用いる方法には、（１）レイアウト工程を完了し、トランジスタを含めたすべての設計を完了した後でなければ実行できない、（２）トランジスタを含め、回路に含まれるすべての素子を対象として計算を行うので、膨大な計算時間がかかる、（３）異なる電位間の寄生素子のみを解析するので、同電位間の寄生素子がノイズに与える影響を解析できない、（４）基板抵抗を理想値であるゼロとするので、基板抵抗がノイズに与える影響を解析できない、という問題がある。また、後述するように、本発明では同電位の配線でも電位変動の大きさが異なる回路モデルを使用するので、従来のＬＰＥツールで抽出された情報をそのまま使用することはできない。

また、基板ノイズ解析ツールを用いる方法には、（１）パッケージのインピーダンスは考慮するが、半導体基板上の電源のインピーダンスを考慮しない（すなわち、パッケージのインピーダンスは半導体基板上の電源のインピーダンスよりも十分に大きいことを理由として、半導体基板上の電源のインピーダンスを無視する）、（２）トランジスタのソース端子に接続される電源およびグランドの電流を考慮しないので、電源およびグランドに接続されるソース端子を介して、ノイズが増幅される点を解析できない（すなわち、電流は基板コンタクトをそのまま流れるが、ソース端子とドレイン端子とは接合容量を介して電流に影響を与えるので、その影響は小さいとして無視する）、という問題がある。

また、特許文献１に記載された方法には、（１）半導体集積回路の内部の電源配線を考慮しないので、半導体集積回路の電源ノイズ解析には使用できない、（２）チップ外にパスコンデンサを設けるというノイズ対策では、半導体集積回路の誤動作を防止するには不十分である、という問題がある。

それ故に、本発明は、設計の早い段階で少ない計算量で実行でき、別電源を用いて回路基板の電圧を制御する半導体集積回路にも適用できる、半導体集積回路の電源ノイズ解析方法を提供することを目的とする。

本発明のインピーダンス算出部と解析部とを有する解析装置を用いた、半導体集積回路の電源ノイズ解析方法は、インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む２つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を解析する解析ステップとを備える。半導体集積回路が、相対的に高電位となる第１の電源配線と、第１の電源配線とほぼ同電位となる第２の電源配線として基盤高電位配線とを有している場合には、インピーダンス算出ステップは、第１および第２の電源配線を含む経路のインピーダンスを算出してもよい。

また、インピーダンス算出ステップは、２つ以上の電源配線を含む経路上に存在する配線間容量や基板抵抗を含むインピーダンスを算出してもよく、２つ以上の電源配線に接続されるパッケージやプリント基板のインピーダンスを含むインピーダンスを算出してもよい。また、インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。

また、インピーダンス算出ステップは、電源配線の構造情報に基づき、２つ以上の電源配線を含む経路のインピーダンスを抽出してもよい。半導体集積回路が、上記第１および第２の電源配線と、第１の電源配線とほぼ同電位となる第３の電源配線として基板高電位配線とを有している場合には、インピーダンス算出ステップは、電源配線の構造情報に基づき、第１および第３の電源配線を含む経路のインピーダンスを抽出してもよい。あるいは、半導体集積回路が、上記第１および第２の電源配線と、第２の電源配線とほぼ同電位となる第３の電源配線と、第１の電源配線とほぼ同電位となる第４の電源配線として基板高電位配線とを有している場合には、インピーダンス算出ステップは、電源配線の構造情報に基づき、第２および第３の電源配線を含む経路のインピーダンスを抽出してもよい。

また、インピーダンス算出ステップは、各部分回路について算出したインピーダンスを予め定めた回路モデルに従って合成することにより、２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。

また、解析ステップは、算出されたインピーダンスに基づき、半導体集積回路の共振周波数を求めてもよい。また、解析ステップは、算出されたインピーダンスに基づき、半導体集積回路の共振周波数が予め設定された禁止範囲外となる容量値および／またはインダクタンス値の範囲を求めてもよい。この場合、禁止範囲は、半導体集積回路の動作周波数および／または高調波周波数を含むように設定される。

また、解析ステップは、算出されインピーダンスに基づき、電源ノイズが所定レベル範囲内となる周波数の範囲を求め、求めた範囲の中から半導体集積回路の動作周波数を決定してもよく、あるいは、容量値、インダクタンス値および抵抗値の中から選択した１以上の要素について、予め設定された周波数の範囲内で電源ノイズが所定レベル範囲内となる範囲を求めてもよい。これらの場合、解析ステップにおける上記所定レベルは、回路設計における遅延制約に基づき変化してもよい。

本発明の電源ノイズ解析方法によれば、電源配線に関するインピーダンスに基づき、電源ノイズの周波数特性を解析するので、レイアウト工程が完了していなくても、フロアプラン工程が完了し、電源配線の構造が得られていれば、処理を行うことができる。また、電源配線のみを解析の対象とするので、少ない計算量で処理を行うことができる。

また、異なる電位の電源配線間のインピーダンスを算出することにより、例えば、電源−グランド間に発生する電源ノイズを解析することができる。また、ほぼ同電位の電源配線間のインピーダンスを算出することにより、例えば、別電源を用いて回路基板の電圧を制御する半導体集積回路における電源−基板電源間あるいはグランド−基板グランド間に発生する電源ノイズを解析することができる。

また、配線間容量や基板抵抗を含むインピーダンスを算出することにより、従来の回路モデルでは解析できない、ほぼ同電位の電源間の電源ノイズを解析することができる。また、パッケージやプリント基板のインピーダンスを含むインピーダンスを算出することにより、実動作環境下における半導体集積回路の電源ノイズを解析することができる。また、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された電源配線間のインピーダンスを算出することにより、アナログ回路を含め各種の半導体集積回路の電源ノイズを解析することができる。

また、電源配線の構造情報に基づき、電源配線間のインピーダンスを抽出することにより、インピーダンスを自動的に算出することができる。ほぼ同電位の電源配線間のインピーダンスを抽出することによる効果も、これと同じである。また、各部分回路のインピーダンスを合成して、電源配線間のインピーダンスを算出することにより、複数の構成要素からなる半導体集積回路について、インピーダンスを容易に算出することができる。

また、算出されたインピーダンスに基づき共振周波数を求めることにより、解析対象となる全範囲の周波数にわたって電源ノイズ解析を行わなくても、電源ノイズが最大となるクロック信号の周波数を得ることができる。また、算出されたインピーダンスに基づき共振周波数が禁止範囲外となる容量値等を求めることにより、求めた値に合わせて回路設計やパッケージの選択やプリント基板の設計等を行うことができる。

また、算出されたインピーダンスに基づき半導体集積回路の動作周波数を決定することにより、半導体集積回路の電源ノイズが所定レベル範囲内となることを保証することができる。また、算出されたインピーダンスに基づき、電源ノイズが所定の周波数範囲内で所定レベル範囲内となる容量値等を求めることにより、求めた値に合わせて回路設計やパッケージの選択やプリント基板の設計等を行うことができる。また、上記所定レベルを回路設計における遅延制約に基づき変化させることにより、遅延制約の厳しさに応じて電源ノイズ解析の厳しさを切り替えることができる。

図１は、本発明の実施形態に係る半導体集積回路の電源ノイズ解析方法を実行する、電源ノイズ解析装置の構成を示すブロック図である。図１に示す電源ノイズ解析装置は、インピーダンス算出部１１と解析部１２とを備えている。この電源ノイズ解析装置には、解析対象となる半導体集積回路の設計データ２０が入力される。インピーダンス算出部１１は、入力された設計データ２０に基づき、電源配線に関するインピーダンスを算出し、その結果を電源配線インピーダンス情報２１として出力する。解析部１２は、電源配線インピーダンス情報２１に基づき、電源ノイズの周波数特性を解析し、その結果を解析結果２２として出力する。

インピーダンス算出部１１は、半導体集積回路が有する２つ以上の電源配線を含む経路のインピーダンスを算出する。例えば、半導体集積回路が、相対的に高電位となる第１の電源配線（以下、高電位配線という）と、相対的に低電位となる第２の電源配線（以下、グランド配線という）とを有している場合には、インピーダンス算出部１１は、高電位配線とグランド配線とを含む経路のインピーダンスを算出してもよい。あるいは、半導体集積回路が、高電位配線およびグランド配線に加えて、回路基板に接続され、高電位配線とほぼ同電位となる電源配線（以下、基板高電位配線という）を有している場合には、インピーダンス算出部１１は、ほぼ同電位の高電位配線および基板高電位配線を含む経路のインピーダンスを算出してもよい。あるいは、半導体集積回路が、高電位配線およびグランド配線に加えて、回路基板に接続され、グランド配線とほぼ同電位となる電源配線（以下、基板グランド配線という）を有している場合には、インピーダンス算出部１１は、ほぼ同電位となるグランド配線および基板グランド配線を含む経路のインピーダンスを算出してもよい。

インピーダンス算出部１１は、各部分回路について算出したインピーダンスを予め定めた回路モデルに従って合成することにより、２つ以上の電源配線を含む経路のインピーダンスを算出する。以下、インピーダンス算出部１１で使用される回路モデルについて説明する。

電源ノイズの周波数特性を解析するためには、解析対象となる回路にインダクタンスと容量とが含まれており、容量インピーダンスがこれと並列に接続される抵抗インピーダンスよりも小さいことを認識できる情報が、最低限必要とされる。また、回路設計の途中で電源ノイズ解析を行い、解析結果を回路設計に反映するためには、半導体集積回路のフロアプラン段階で電源ノイズ解析を行えることが望ましい。

ところが、従来の回路モデルには、（１）同電位の配線間の寄生素子を抽出しない、（２）基板のインピーダンスと電源のインピーダンスとが結合されたネットリストを抽出しない（すなわち、電源の解析では基板端子は短絡され、基板の解析では電源インピーダンスは理想値であるゼロとされる）、（３）トランジスタを用いて解析するので、レイアウト後にしか実行できず、処理時間がかかる、という問題がある。そこで、本実施形態では、設計の早い段階で少ない計算量で電源ノイズの周波数特性を解析するために、電源配線のインピーダンスを算出するための新たな回路モデルを使用する。

図２は、インピーダンス算出部１１で使用される第１の回路モデルを示す図である。図２に示す回路モデルは、電源ＶＤＤを供給するための高電位配線と、Ｎウエル電源ＶＳＵＢＮを供給するための基板高電位配線とを含む経路のインピーダンスを算出するために使用される。この回路モデルは、２つの電源配線に接続されるパッケージのインダクタンスＬｐと、２つの電源配線間の配線容量（電源−Ｎウエル電源間の配線容量）Ｃｉと、２つの電源配線間のウエル抵抗（電源−Ｎウエル電源間のウエル抵抗）Ｒｗとを含むことを特徴とする。少なくともこれら３つの要素を含む回路モデルを使用すれば、従来の回路モデルでは解析できない、ほぼ同電位の電源間の電源ノイズを解析することができる。

なお、パッケージのインダクタンスＬｐに代えて、あるいは、これに加えて、半導体集積回路が実装されるプリント基板のインピーダンスを使用してもよい。また、プリント基板上でチップ近傍に配置される部品のインピーダンスを考慮してもよい。このように、パッケージやプリント基板等のインピーダンスを含むインピーダンスを算出することにより、実動作環境下における半導体集積回路の電源ノイズを解析することができる。また、解析結果の精度が悪くてもよければ、ウエル抵抗Ｒｗを無限大の抵抗として扱ってもよい。

インピーダンス算出部１１は、図２に示す回路モデルに従って、高電位配線と基板高電位配線とを含む経路のインピーダンスを算出する。解析部１２は、ＳＰＩＣＥシミュレータのＡＣ解析機能等を用いて、クロック信号の周波数を変化させながら、図２に示す点Ｐに対する点Ｑの電圧増幅率を計算する。クロック信号の周波数がある周波数（共振周波数）になると、電源−Ｎウエル電源間の配線容量ＣｉとパッケージのインダクタンスＬｐとが共振し、電源ノイズが増大する。

なお、インピーダンス算出部１１は、グランド配線と基板グランド配線とを含む経路のインピーダンスを算出する場合には、２つの電源配線に接続されるパッケージのインダクタンスと、２つの電源配線間の配線容量（グランド−基板グランド間の配線容量）と、２つの電源配線間の基板抵抗（グランド−基板グランド間の基板抵抗）とを含む、図２と同様の回路モデルを使用すればよい。

図３は、インピーダンス算出部１１で使用される第２の回路モデルを示す図である。図３に示す回路モデルは、電源ＶＤＤを供給するための高電位配線とグランドＶＳＳを供給するためのグランド配線とを含む経路のインピーダンスを算出するために使用される。このモデルは、２つの電源配線に接続されるパッケージのインダクタンスＬｐと、２つの電源配線間のデカップリング容量（電源−グランド間のデカップリング容量）Ｃｄと、基板８１およびＮウエル８２のインピーダンス（これには、拡散抵抗と接合容量とＮウエル抵抗と基板抵抗とが含まれる）を含むことを特徴とする。なお、解析結果の精度が悪くてもよければ、基板８１およびＮウエル８２のインピーダンスを無限大の抵抗として扱ってもよい。

インピーダンス算出部１１は、図３に示す回路モデルに従って、高電位配線とグランド配線とを含む経路のインピーダンスを算出する。解析部１２は、図２に示す回路モデルを使用したときと同様の方法で、電源ノイズの周波数特性を解析する。クロック信号の周波数がある周波数（共振周波数）になると、電源−グランド間のデカップリング容量ＣｄとパッケージのインダクタンスＬｐとが共振し、電源ノイズが増大する。

ここまでの説明をまとめると、インピーダンス算出部１１は、２つ以上の電源配線を含む経路のインピーダンスを算出するが、このときの２つ以上の電源配線は、高電位配線およびグランド配線であってもよく、ほぼ同電位となる高電位配線および基板高電位配線であってもよく、ほぼ同電位となるグランド配線および基板グランド配線であってもよい。また、インピーダンス算出部１１は、２つ以上の電源配線を含む経路上に存在する配線間容量（具体的には、電源−Ｎウエル電源間の配線容量Ｃｉ（図２）、グランド−基板グランド間の配線容量、あるいは、電源−グランド間のデカップリング容量Ｃｄ（図３））を算出してもよい。また、インピーダンス算出部１１は、２つ以上の電源配線を含む経路上に存在する基板抵抗（具体的には、ウエル抵抗Ｒｗ（図２）、グランド−基板グランド間の基板抵抗、あるいは基板８１およびＮウエル８２のインピーダンス（図３））を含むインピーダンスを算出してもよい。また、インピーダンス算出部１１は、２つ以上の電源配線に接続されるパッケージのインピーダンスＬｐ（および／またはプリント基板のインピーダンス）を含むインピーダンスを算出してもよい。

また、インピーダンス算出部１１は、基板抵抗やウエル容量によって分離された２つ以上の電源配線を含む経路のインピーダンスを算出することに代えて、抵抗素子あるいは容量素子によって分離された２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。アナログの半導体集積回路は、抵抗素子によって分離された２つ以上の電源配線を含む場合があり、半導体集積回路は、カップリング容量等の容量素子によって分離された２つ以上の電源配線を含む場合がある。インピーダンス算出部１１は、これらの場合についても、図２および図３と同様の特徴を有する回路モデルを使用して、２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。このように抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された電源配線間のインピーダンスを算出することにより、アナログ回路を含め各種の半導体集積回路の電源ノイズを解析することができる。

以下、図４から図９を参照して、インピーダンス算出部１１の詳細を説明する。図４は、図１に示す電源ノイズ解析装置の詳細な構成（第１の構成）を示すブロック図である。図４において、電源配線構造データ４１および基板構造データ４２は、図１に示す設計データ２０に相当し、電源配線寄生素子抽出部３１、基板寄生素子抽出部３２、およびインピーダンス合成部３３は、図１に示すインピーダンス算出部１１に相当する。

電源配線構造データ４１は、フロアプラン後あるいはレイアウト後の半導体集積回路の電源配線の構造に関するデータである。電源配線構造データ４１には、２次元上の配線を積み重ねた構造で、あるいは３次元構造で表現された、電源配線の座標データが含まれている（図５を参照）。図５には、例として、電源ＶＤＤを供給するための高電位配線と、Ｎウエル電源ＶＳＵＢＮを供給するための基板高電位配線とが並走している様子が示されている。これら２つの電源配線は、接合点８５において、それぞれ基板８３およびＮウエル８４と接続される。このような電源配線構造データ４１を用いれば、２つの電源配線（高電位配線とグランド配線と基板高電位配線と基板グランド配線の中から選択された２つの電源配線）について、その並走距離（並走距離を求めるときには、配線層間を結ぶビアを含めて１本の配線として扱われる）と、電源配線が基板、Ｎウエルまたはソース端子に接続する点の座標を求めることができる。

基板構造データ４２は、フロアプラン後あるいはレイアウト後の半導体集積回路の基板の構造に関するデータである。基板構造データ４２には、基板コンタクトおよびウエルコンタクトの座標、ウエルの大きさおよび座標、ソース端子の拡散層の大きさおよび座標等が含まれている（図６を参照）。図６には、例として、基板８３上に設けられたＮウエル８４と、Ｎウエル８４内に設けられた２個のコンタクト８６とが示されている。なお、図４に示す電源ノイズ解析装置では、電源配線構造データ４１と基板構造データ４２とは別々のデータであることとしたが、両者を１つのデータとして扱ってもよい。

電源配線テクノロジ情報４３には、電源配線（高電位配線とグランド配線と基板高電位配線と基板グランド配線とを含む）の抵抗密度と、配線間の材質の誘電率とが含まれている。また、基板テクノロジ情報４４には、基板およびウエルの抵抗密度と、ＰＮ接合容量とが含まれている。

電源配線寄生素子抽出部３１は、電源配線構造データ４１と電源配線テクノロジ情報４３とに基づき、電源配線寄生インピーダンス情報４５を抽出する。より詳細には、電源配線寄生素子抽出部３１は、異なる電位の２つの電源配線間（例えば、高電位配線とグランド配線）については、ＬＰＥツールと同じ手法を用いて、２つの電源配線間の寄生容量を抽出する。また、電源配線寄生素子抽出部３１は、ほぼ同電位の２つの電源配線間（例えば、高電位配線と基板高電位配線）については、２つの電源配線の電位は異なると誤認させるデータを与えてＬＰＥツールを使用することにより、２つの電源配線間の寄生容量を抽出する。これに加えて、電源配線寄生素子抽出部３１は、各電源配線の長さに基づき、電源配線の抵抗（電源インピーダンス）を求め、基板への接続座標も求める。このようにして電源配線寄生素子抽出部３１は、例えば図７に示すように、電源ＶＤＤを供給する高電位配線とＮウエル電源ＶＳＵＢＮを供給する基板高電位配線とを含む経路の電源インピーダンスを抽出する。

基板寄生素子抽出部３２は、基板構造データ４２と基板テクノロジ情報４４とに基づき、基板インピーダンス情報４６を求める。より詳細には、基板寄生素子抽出部３２は、基板およびウエルの抵抗密度とコンタクト間の距離とに基づき抵抗値を求め、ＰＮ接合容量とコンタクト間に存在する接合面の容量とに基づき容量値を求める。このようにして求めた抵抗値および容量値は、基板インピーダンス情報４６に含められる。これに加えて、基板寄生素子抽出部３２は、基板構造データ４２から、コンタクトの座標も取り出す。このようにして基板寄生素子抽出部３２は、例えば図８に示すように、ウエル抵抗Ｒｗ、ソース−ドレイン間容量Ｃｓｄ、およびウエル容量Ｃｗを含んだ基板インピーダンスを抽出する。このように、電源配線の構造情報に基づき、電源配線間のインピーダンスを抽出することにより、電源配線に関するインピーダンスを自動的に算出することができる。

パッケージインピーダンス情報４７には、パッケージの構造に基づき電磁界シミュレータ等を用いて解析された、パッケージの抵抗値、容量値およびインダクタンス値が含まれる。パッケージインピーダンス情報４７には、抵抗Ｒｐ、容量ＣｐおよびインダクタンスＬｐを、図９に示すように接続した回路のインピーダンスが含まれる。

インピーダンス合成部３３は、電源配線寄生インピーダンス情報４５、基板インピーダンス情報４６、およびパッケージインピーダンス情報４７に基づき、電源配線インピーダンス情報２１を求める。例えば図２に示す回路モデルを使用する場合、インピーダンス合成部３３は、図２に示す回路モデルに従って、図７、図８および図９に示す回路を合成し、合成回路のインピーダンスを求める。このとき、インピーダンス合成部３３では、コンタクトの座標、基板への接続座標、および電源配線の名称を用いて、インピーダンス情報間のマッチングを求める処理が行われる。このように、各部分回路のインピーダンスを合成して、電源配線間のインピーダンスを算出することにより、複数の構成要素からなる半導体集積回路について電源配線のインピーダンスを容易に算出することができる。

以下、図１０から図１６を参照して、解析部１２の詳細を説明する。解析部１２は、上述したように、ＳＰＩＣＥシミュレータのＡＣ解析機能等を用いて、クロック信号の周波数を変化させながら、回路モデル中に設定した２点間の電圧増幅率を計算する。このような解析部１２を使用することにより、解析結果２２として、クロック信号の周波数と電源ノイズとの関係を求めることができる。

図１０は、解析部１２から出力された解析結果２２を示す図である。図１０において、横軸は周波数、縦軸は電源ノイズを表す。図１０には、電源間の配線容量を考慮した場合の電源ノイズ（実線）と、電源間の配線容量を考慮しない場合の電源ノイズ（破線）とが示されている。本実施形態に係る電源ノイズ解析装置は、図２および図３に例示したように、電源間の配線容量を考慮した回路モデルを使用している。このため、クロック信号の周波数を変化させながら電源ノイズを求めると、図１０に実線で示すように、クロック信号の周波数が共振周波数ｆｍとなったときに、電源ノイズが最大となる。これに対して、従来の手法では、電源間の配線容量は考慮されていないので、クロック信号の周波数を変化させながら電源ノイズを求めても、図１０に破線で示すように、電源ノイズが最大となるクロック信号の周波数を求めることはできない。このように、本実施形態に係る電源ノイズ解析方法によれば、電源間の配線容量を考慮することにより、回路の共振現象を確認し、回路が誤動作する可能性が高い周波数を容易に求めることができる。

また、電源間の配線容量を変化させて図１０と同様のグラフを描くと、図１１に示す結果が得られる。図１１には、電源間の配線容量をＣ１、Ｃ２およびＣ３（ただし、Ｃ１＜Ｃ２＜Ｃ３）の３とおりに変化させたときの電源ノイズが示されている。図１１に示す解析結果によれば、電源間の配線容量がＣ１、Ｃ２およびＣ３のように変化したときに、共振周波数はｆｍ１、ｆｍ２およびｆｍ３のように変化することを確認することができる。

本実施形態に係る電源ノイズ解析装置は、上記以外の機能を有する解析部１２を備えていてもよい。図１２は、図１に示す電源ノイズ解析装置の詳細な構成（第２の構成）を示すブロック図である。図１２において、共振周波数計算部５１は、図１に示す解析部１２に相当する。共振周波数計算部５１は、インピーダンス算出部１１で算出された電源配線インピーダンス情報２１に基づき、以下の計算式を用いて、半導体集積回路の共振周波数７１を求める。すなわち、インピーダンス算出部１１で算出された電源配線のインピーダンスを｜Ｚ｜＝ｊωＬ＋１／ｊωＣ（ただし、Ｌはインダクタンス値、Ｃは容量値）としたとき、｜Ｚ｜が最小になるのはωＬ＝１／ωＣのときであるから、共振周波数ｆｍはｆｍ＝１／（２π（ＬＣ）^1/2 ）となる。クロック信号の周波数が上記共振周波数ｆｍと一致するとき、半導体集積回路の電源ノイズは最大となる。

プリント基板等に適用される従来のＡＣ解析では、解析対象となる全範囲の周波数にわたって、ノイズ特性が解析される。この理由は、プリント基板等の設計では、複数の部品のインピーダンスがノイズ特性に影響を与えるためである。これに対して、半導体集積回路内部の電源ノイズを解析するときには、チップ外の離れた位置に配置される部品のインピーダンスが電源ノイズに与える影響は小さい。したがって、インピーダンス算出部１１で算出されたインピーダンスに含まれる、インダクタンス値Ｌおよび容量値Ｃに基づき、半導体集積回路の共振周波数ｆｍを一意に求めることができる。このように、解析対象となる全範囲の周波数にわたって電源ノイズ解析を行わなくても、電源ノイズが最大となるクロック信号の周波数を得ることができる。

図１３は、図１に示す電源ノイズ解析装置の詳細な構成（第３の構成）を示すブロック図である。図１３において、インダクタンス範囲計算部５２は、図１に示す解析部１２に相当する。インダクタンス範囲計算部５２は、インピーダンス算出部１１で算出された電源配線インピーダンス情報２１と与えられた周波数禁止範囲６１とに基づき、以下の計算式を用いて、共振周波数が周波数禁止範囲６１に入らないインダクタンス値の範囲（以下、インダクタンス値範囲７２という）を求める。すなわち、インピーダンス算出部１１で算出された電源配線のインピーダンスを｜Ｚ｜＝ｊωＬ＋１／ｊωＣ（ただし、Ｌはインダクタンス値、Ｃは容量値）、周波数禁止範囲６１の下限値および上限値をそれぞれｆ１およびｆ２としたとき、インダクタンス値範囲７２の境界値Ｌ１およびＬ２は、ｆ１＝１／（２π（Ｌ１Ｃ）^1/2 ）およびｆ２＝１／（２π（Ｌ２Ｃ）^1/2 ）より、Ｌ１＝１／（Ｃ（２πｆ１）² ）、Ｌ２＝１／（Ｃ（２πｆ２）² ）となる。そこで、インダクタンス範囲計算部５２は、インダクタンス値範囲７２として、上記Ｌ１より大きいか、または上記Ｌ２より小さい範囲を出力する。したがって、電源配線に関するインピーダンスのインダクタンス成分が求めたインダクタンス値範囲に入るように、回路設計やパッケージの選択やプリント基板の設計等を行えば、共振周波数がその禁止範囲ｆ１〜ｆ２に入らないことを保証することができる。

図１４は、図１に示す電源ノイズ解析装置の詳細な構成（第４の構成）を示すブロック図である。図１４において、容量範囲計算部５３は、図１に示す解析部１２に相当する。容量範囲計算部５３は、インピーダンス算出部１１で算出された電源配線インピーダンス情報２１と与えられた周波数禁止範囲６１とに基づき、以下の計算式を用いて、共振周波数が周波数禁止範囲６１に入らない容量値の範囲（以下、容量値範囲７３という）を求める。すなわち、インピーダンス算出部１１で算出された電源配線のインピーダンスを｜Ｚ｜＝ｊωＬ＋１／ｊωＣ（ただし、Ｌはインダクタンス値、Ｃは容量値）、周波数禁止範囲６１の下限値および上限値をそれぞれｆ１およびｆ２としたとき、容量値範囲７３の境界値Ｃ１およびＣ２は、ｆ１＝１／（２π（ＬＣ１）^1/2 ）およびｆ２＝１／（２π（ＬＣ２）^1/2 ）より、Ｃ１＝１／（Ｌ（２πｆ１）² ）、Ｃ２＝１／（Ｌ（２πｆ２）² ）となる。そこで、容量範囲計算部５３は、容量値範囲７３として、上記Ｃ１より大きいか、または上記Ｃ２より小さい範囲を出力する。したがって、電源配線に関するインピーダンスの容量成分が求めた容量値範囲７３に入るように、回路設計やパッケージの選択やプリント基板の設計等を行えば、共振周波数がその禁止範囲ｆ１〜ｆ２に入らないことを保証することができる。なお、図１３および図１４に示す構成では、周波数禁止範囲６１は、典型的には、半導体集積回路の動作周波数および／または高調波周波数を含むように設定される。

図１５は、図１に示す電源ノイズ解析装置の詳細な構成（第５の構成）を示すブロック図である。図１５において、動作周波数決定部５４は、図１に示す解析部１２に相当する。動作周波数決定部５４は、インピーダンス算出部１１で算出された電源配線インピーダンス情報２１、並びに、与えられた周波数許容範囲６２および周波数特性許容範囲６３に基づき、周波数許容範囲６２に含まれ、かつ、電源ノイズが周波数特性許容範囲６３内となる周波数を、半導体集積回路の動作周波数７４として決定する。決定された動作周波数を使用すれば、半導体集積回路の電源ノイズが所定レベル範囲内となることを保証することができる。

図１６は、図１に示す電源ノイズ解析装置の詳細な構成（第６の構成）を示すブロック図である。図１６において、インダクタンス範囲計算部５５は、図１に示す解析部１２に相当する。インダクタンス範囲計算部５５は、インピーダンス算出部１１で算出された電源配線インピーダンス情報２１、並びに、与えられた周波数確認範囲６４および周波数特性許容範囲６３に基づき、電源ノイズが周波数確認範囲６４内では周波数特性許容範囲６３内となるインダクタンス値の範囲（以下、インダクタンス値範囲７５という）を求める。

また、電源ノイズ解析装置は、インダクタンス範囲計算部５５に代えて、容量値、インダクタンス値および抵抗値の中から選択した１以上の要素について、電源ノイズが周波数確認範囲６４内では周波数特性許容範囲６３内となる範囲を求める範囲計算部を備えていてよい。このようにインダクタンス範囲計算部５５で求めたインダクタンス値等に合わせて回路設計やパッケージの選択やプリント基板の設計等を行えば、与えられた周波数範囲内で電源ノイズが与えられた許容範囲を超えないようにすることができる。

なお、図１５および図１６に示す構成では、解析部１２に与えられる周波数特性許容範囲６３は、回路設計における遅延制約に基づき変化することとしてもよい。これにより、遅延制約の厳しさに応じて、電源ノイズ解析の厳しさを切り替えることができる。

以上に示すように、本実施形態に係る電源ノイズ解析方法によれば、電源配線に関するインピーダンスに基づき、電源ノイズの周波数特性を解析するので、レイアウト工程が完了していなくても、フロアプラン工程が完了し、電源配線の構造が得られていれば、処理を行うことができる。また、電源配線のみを解析の対象とするので、少ない計算量で処理を行うことができる。

また、ほぼ同電位の電源配線間のインピーダンスを算出することにより、従来の回路モデルでは解析できない、別電源を用いて回路基板の電圧を制御する半導体集積回路における電源−基板電源間あるいはグランド−基板グランド間に発生する電源ノイズを解析することができる。

本発明の電源ノイズ解析方法は、設計の早い段階で少ない計算量で実行できるので、各種の半導体集積回路の電源ノイズ解析を行うときに利用することができ、特に、別電源を用いて回路基板の電圧を制御する半導体集積回路の電源ノイズ解析を行うときにも利用することができる。

本発明の実施形態に係る電源ノイズ解析方法を実行する、電源ノイズ解析装置の構成を示すブロック図 図１に示す装置で使用される第１の回路モデルを示す図 図１に示す装置で使用される第２の回路モデルを示す図 図１に示す装置の第１の詳細な構成を示すブロック図 図１に示す装置における電源配線構造データを説明するための図 図１に示す装置における基板構造データを説明するための図 図１に示す装置で算出される電源インピーダンスを示す図 図１に示す装置で算出される基板インピーダンスを示す図 図１に示す装置で算出されるパッケージインピーダンスを示す図 図１に示す装置による解析結果を示す図 図１に示す装置による他の解析結果を示す図 図１に示す装置の第２の詳細な構成を示すブロック図 図１に示す装置の第３の詳細な構成を示すブロック図 図１に示す装置の第４の詳細な構成を示すブロック図 図１に示す装置の第５の詳細な構成を示すブロック図 図１に示す装置の第６の詳細な構成を示すブロック図 基板電圧が別電源で制御されるＣＭＯＳインバータの構成を示す図 基板電圧が別電源で制御される半導体集積回路の電源ノイズを示す図 ＩＲ−ＤＲＯＰ解析ツールで使用される回路モデルを示す図 ＬＰＥツールで使用される配線モデルを示す図 基板ノイズ解析ツールで使用される回路モデルを示す図 従来のプリント基板の電源ノイズ解析方法を示す図

符号の説明

１１…インピーダンス算出部
１２…解析部
２０…設計データ
２１…電源配線インピーダンス情報
２２…解析結果
３１…電源配線寄生素子抽出部
３２…基板寄生素子抽出部
３３…インピーダンス合成部
４１…電源配線構造データ
４２…基板構造データ
４３…電源配線テクノロジ情報
４４…基板テクノロジ情報
４５…電源配線寄生インピーダンス情報
４６…基板インピーダンス情報
４７…パッケージインピーダンス情報
５１…共振周波数計算部
５２、５５…インダクタンス範囲計算部
５３…容量範囲計算部
５４…動作周波数決定部
６１…周波数禁止範囲
６２…周波数許容範囲
６３…周波数特性許容範囲
６４…周波数確認範囲
７１…共振周波数
７２、７５…インダクタンス値範囲
７３…容量値範囲
７４…動作周波数
８１、８３…基板
８２、８４…Ｎウエル
８５…接合点
８６…コンタクト

Claims (16)

1. インピーダンス算出部と解析部とを有する解析装置を用いた、半導体集積回路の電源ノイズ解析方法であって、
   前記インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む２つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
   前記解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を解析する解析ステップとを備え、
   半導体集積回路が、相対的に高電位となる第１の電源配線と、前記第１の電源配線とほぼ同電位となる第２の電源配線として前記基板高電位配線とを有し、
   前記インピーダンス算出ステップは、前記第１および第２の電源配線を含む経路のインピーダンスを算出することを特徴とする、電源ノイズ解析方法。
2. 前記インピーダンス算出ステップは、２つ以上の電源配線を含む経路上に存在する配線間容量を含むインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
3. 前記インピーダンス算出ステップは、２つ以上の電源配線を含む経路上に存在する基板抵抗を含むインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
4. 前記インピーダンス算出ステップは、２つ以上の電源配線に接続されるパッケージのインピーダンスを含むインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
5. 前記インピーダンス算出ステップは、２つ以上の電源配線に接続されるプリント基板のインピーダンスを含むインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
6. 前記インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された２つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
7. 前記インピーダンス算出ステップは、電源配線の構造情報に基づき、２つ以上の電源配線を含む経路のインピーダンスを抽出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
8. 前記インピーダンス算出ステップは、各部分回路について算出したインピーダンスを予め定めた回路モデルに従って合成することにより、２つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、請求項１に記載の電源ノイズ解析方法。
9. 前記解析ステップは、算出されたインピーダンスに基づき、半導体集積回路の共振周波数を求めることを特徴とする、請求項１に記載の電源ノイズ解析方法。
10. 前記解析ステップは、算出されたインピーダンスに基づき、半導体集積回路の共振周波数が予め設定された禁止範囲外となる容量値および／またはインダクタンス値の範囲を求めることを特徴とする、請求項１に記載の電源ノイズ解析方法。
11. 前記禁止範囲は、半導体集積回路の動作周波数および／または高調波周波数を含むように設定されていることを特徴とする、請求項１０に記載の電源ノイズ解析方法。
12. 前記解析ステップは、算出されインピーダンスに基づき、電源ノイズが所定レベル範囲内となる周波数の範囲を求め、求めた範囲の中から半導体集積回路の動作周波数を決定することを特徴とする、請求項１に記載の電源ノイズ解析方法。
13. 前記解析ステップは、算出されたインピーダンスに基づき、容量値、インダクタンス値および抵抗値の中から選択した１以上の要素について、予め設定された周波数の範囲内で電源ノイズが所定レベル範囲内となる範囲を求めることを特徴とする、請求項１に記載の電源ノイズ解析方法。
14. 前記解析ステップにおける前記所定レベルは、回路設計における遅延制約に基づき変化することを特徴とする、請求項１２または１３に記載の電源ノイズ解析方法。
15. インピーダンス算出部と解析部とを有する解析装置を用いた、半導体集積回路の電源ノイズ解析方法であって、
    前記インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む２つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
    前記解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を解析する解析ステップとを備え、
    前記半導体集積回路が、相対的に高電位となる第１の電源配線と、相対的に低電位となる第２の電源配線と、前記第１の電源配線とほぼ同電位となる第３の電源配線として前記基板高電位配線とを有し、
    前記インピーダンス算出ステップは、電源配線の構造情報に基づき、前記第１および第３の電源配線を含む経路のインピーダンスを抽出することを特徴とする、電源ノイズ解析方法。
16. インピーダンス算出部と解析部とを有する解析装置を用いた、半導体集積回路の電源ノイズ解析方法であって、
    前記インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む２つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
    前記解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を解析する解析ステップとを備え、
    前記半導体集積回路が、相対的に高電位となる第１の電源配線と、相対的に低電位となる第２の電源配線と、前記第２の電源配線とほぼ同電位となる第３の電源配線と、前記第１の電源配線とほぼ同電位となる第４の電源配線として前記基板高電位配線とを有し、
    前記インピーダンス算出ステップは、電源配線の構造情報に基づき、前記第２および第３の電源配線を含む経路のインピーダンスを抽出することを特徴とする、電源ノイズ解析方法。

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