JP5035039B2 - 電子回路基板の電源雑音解析方法とシステム並びにプログラム - Google Patents

Description

本発明は、電源雑音解析技術に関し、特に、電子回路基板の電源雑音の解析に適用して好適な方法とシステム並びにプログラムに関する。

電子回路基板に搭載されるＬＳＩ（Ｌａｒｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｉｔ）等の半導体部品は、信号の高速化、電源の低電圧化が進んでいるため、電源雑音が電子回路の安定動作、品質に影響を与えている。すなわち、パワーインテグリティ（ＰＩ）と称される電源雑音の抑制が、電子回路設計には欠かせないものとなっている。

電子回路基板（「プリント基板」あるいは「プリント回路基板」ともいう）の設計段階等において、電源雑音の抑制、解析を行う手法について、従来より、各種提案が行われている。例えば特許文献１には、基板製造前の基板レイアウト作成中もしくはレイアウト作成後に、電源電圧変動を抑え、電源供給系回路の共振による不要電磁放射を防止したプリント回路基板が設計できているかを評価する方法として、プリント回路基板上に実装された各アクティブ素子の電源端子接続位置から見た基板内の電源供給系回路のインピーダンス特性を算出する工程と、電源端子接続位置からそれに最も近い位置に接続したコンデンサ素子までのインピーダンス特性とを算出する工程と、前記電源供給系回路のインピーダンス特性と前記コンデンサ素子までのインピーダンス特性の大きさ、位相、実数部、虚数部のいずれかを比較することによって、この電源供給系回路内で共振が起こるか否かを判断する工程と、を含むプリント回路基板特性評価方法が開示されている。

この方法は、電源−グランド（「ＧＮＤ」という）設計情報からインピーダンスを抽出し、基板の共振を計算し、設計の妥当性を検証するものであるが、ＬＳＩの特性等を考慮して電源雑音の解析を行うものではない。すなわち、ＬＳＩからプリント回路基板上で伝播する電源雑音を解析するものではない。

ＬＳＩから基板上に伝播する電源雑音を考慮した手法として、例えば特許文献２には、プリント基板の設計段階において、プリント基板の影響を考慮して半導体集積回路内部の電源ノイズを解析すると共に、半導体集積回路から発生するプリント基板上の電源ノイズを解析することを可能たらしめる電源ノイズ解析方法として、半導体集積回路を複数の第１の単位領域に分割し、各第１の単位領域について電源配線、回路、及び回路の電流消費を簡略化した電源網、容量、及び電流源で表し、該電源網、容量、及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、該半導体集積回路が搭載されるプリント基板を複数の第２の単位領域に分割し、各第２の単位領域について電源層を電源網と容量で表し、該複数の第２の単位領域について該電源網を纏めることで該プリント基板の全体のモデルを求め、該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解く各段階を含むこと方法が開示されている。

この電源ノイズ解析方法によれば、半導体集積回路の電源ノイズ解析用のモデルとプリント基板の電源ノイズ解析用のモデルとを結合して電源解析することで、着目している半導体集積回路について、プリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズの解析を可能としている。

特開２００５−２５１２２３号公報 特開２００５−３１８５０号公報

以下の分析は、本発明によって与えられる。

特許文献１に記載される発明は、プリント基板やバイパスコンデンサの特性だけに頼っており、雑音源となるＬＳＩの振る舞いを考慮していない。この結果、本来、ＬＳＩが出す雑音量が小さくても、電源雑音対策を余儀なくされ、過剰品質、すなわち、原価アップにつながる場合がある。

半導体デバイスの高速化は、電源雑音を増加させ、低電圧化は、電源雑音耐量を低下させ、プリント基板の設計を難易化させている。

このように、プリント基板における電源雑音の抑制が不可欠となるに到っているが、電源雑音を適確に解析する手法が明確になっていない。

一方、特許文献２に記載される発明は、プリント基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント基板上で伝播する電源ノイズについて解析することを可能とするものであるが、該半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解くものであり、後述されるように、本発明とは全く相違している。

したがって、本発明の目的は、半導体デバイスによる電子回路基板の電源雑音を解析し、電子回路の安定した動作を可能とする方法、システム及びプログラムを提供することにある。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明によれば、電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を算出し、前記電子回路基板の電源雑音を解析する、電源雑音解析方法が提供される。

本発明によれば、電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を算出し、前記電子回路基板の電源雑音を解析する手段を備えた、システムが提供される。

本発明によれば、電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を算出し、前記電子回路基板の電源雑音を解析する処理をコンピュータに実行するプログラムが提供される。

本発明に係る方法、システム、プログラムにおいては、前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を求め、
前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する。

本発明に係る方法、システム、プログラムにおいては、前記半導体デバイスの電源雑音量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証する。

本発明に係る方法、システム、プログラムにおいては、前記電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる。

本発明に係る方法、システム、プログラムにおいては、部品のインピーダンス特性のモデルが登録されているデータベースから、前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得し、前記電子回路基板の電源雑音解析用のモデルを構成する。

本発明に係る方法、システム、プログラムにおいては、電源雑音に関して、前記電源雑音は前記半導体デバイスのスイッチング動作に起因するとみなすモデルを用いる。

本発明に係る方法、システム、プログラムにおいては、前記電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び前記半導体デバイスを少なくとも含む部品を抽出し、
抽出された前記キャパシタ及び前記半導体デバイスのインピーダンス特性のモデルを、前記電子回路基板に関する基板モデルの実装位置に接続することで、前記電子回路基板に関する電源雑音の解析モデルを構成し、
前記半導体デバイスより前記電子回路基板へ流れる電源雑音の伝播を計算し、
前記電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、前記電子回路基板における電源雑音の伝播の振る舞いを解析する。

本発明に係る方法、システム、プログラムにおいては、ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
電源雑音を前記半導体デバイスのスイッチング動作に起因する雑音として扱い、
ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、
入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
前記ｉ番目の前記半導体デバイスの前記電子回路基板の実装位置では、
最大電圧として電源電圧ＶＣＣ、
最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が印加され、
前記最大電圧と前記最小電圧の差を振幅とする雑音、
Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）が前記電子回路基板から前記ｉ番目の前記半導体デバイスへ流れ込むという条件のもと、
前記ｉ番目の前記半導体デバイスから前記電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
にて算出し、
ｎ個の前記半導体デバイスについて、前記半導体デバイスから前記電子回路基板へ流れる前記雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、前記電子回路基板の全体の電源雑音を解析する。

本発明に係る製造方法においては、前記電子回路基板の製造工程において、上記電子回路基板の電源雑音解析方法を用い、電子回路基板を製造する。

本発明によれば、電源雑音発生メカニズムをモデル化することで、半導体デバイスによる電子回路基板の電源雑音を解析し、電子回路が安定に動作できる電源雑音量を予測することを可能としている。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイス（ＬＳＩ）の電源、グランド間のインピーダンス特性と、に基づき、当該半導体デバイスでの電源雑音の反射電圧を算出し、電子回路基板の電源雑音を解析する。さらに、本発明においては、前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を求め、前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する。以下、実施例に即して説明する。

図１は、本発明の一実施例の動作原理（構成、及び処理フロー）を説明するための図である。なお、図１に示した構成のシステム（電源雑音解析システム）は、演算装置、記憶装置、入出力装置、必要に応じて通信装置等を備えたデータ処理装置により実現することができる。また図１の各ステップは、データ処理装置上で実行されるプログラムによりその処理・機能の全て又は一部を実現するようにしてもよい。

まず、電子回路基板の設計情報（電子回路設計情報）１から電源、グランド（ＧＮＤ）に関する設計情報を抽出する（ステップＳ１１）。

電子回路基板は、例えば図２（Ａ）に示すように、プリント基板１０上に、半導体デバイス（ＬＳＩ）１１やコンデンサ（バイパスコンデンサ）１２等の部品が実装される。一般に、多層プリント基板は、図２（Ｂ）に示すように、例えばプリント基板１０の絶縁樹脂を間に挟んで電源層（電源配線層）２１とＧＮＤ層（ＧＮＤ配線層）２２を備えている。この層を通して電源１３からＬＳＩ１１へ給電される。電子回路設計情報１には、電子回路基板、及び搭載される部品情報、接続情報が含まれ、所定の記憶装置（記憶領域）に記憶保持される。

図１のステップＳ１１では、電子回路設計情報１から、電源、ＧＮＤに接続する物理情報と回路情報を抽出する。

次に、図３（Ａ）の電源−ＧＮＤプレーンは、図３（Ｂ）に示すように、伝送線路モデルや、図３（Ｃ）に示すように、抵抗・キャパシタ・インダクタ等のメッシュ構造で近似（モデル化）される。なお、図３（Ｃ）は、図３（Ｂ）の２次元伝送線路モデルをＬ（インダクタ）、Ｃ（キャパシタ）、Ｒ（抵抗）を用いてモデル化した一例を示す図である。

次に、図１のステップＳ１２において、電源−ＧＮＤのインピーダンス特性（Ｚパラメータ）を計算する。インピーダンスの計算例を、図４（Ａ）、図４（Ｂ）に示す。図４（Ａ）は、ある位置での反射インピーダンス（Ｚ１１）［Ｏｈｍ］（対数スケール）、図４（Ｂ）はある位置からある位置への透過インピーダンス（Ｚ２１）［Ｏｈｍ］（対数スケール）である。横軸は周波数（対数スケール）である。なお、図４（Ａ）、図４（Ｂ）において、”１００ｕｍ（εｒ＝４．４）”におけるεｒは平行平板コンデンサ（例えば図３（Ａ）の電源層２１、グランド層２２の平行平板とその間の絶縁体２４からなるコンデンサ）の絶縁体（誘電体）の比誘電率であり、１００ｕｍ（マイクロメートル）は絶縁体（誘電体）の膜厚である。

図１のステップＳ１３において、電子回路設計情報１から、電源とＧＮＤに接続する部品を抽出する。ステップＳ１３で抽出される部品は、バイパスコンデンサとして使用されるキャパシタと半導体デバイス（ＬＳＩ）である。

キャパシタは、図５（Ａ）に示すように、純容量ではなく、容量（Ｃ）、等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）、等価直列インダクタ（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）の直列回路で示される。図５（Ｂ）には、キャパシタ（コンデンサ）のインピーダンス特性（対数スケール）を示している。横軸は周波数（対数スケール）である。キャパシタのモデルは、実測（ＬＣＲメータ測定値）から電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、ＳパラメータＳ１１を測定して、Ｚパラメータに変換することでインピーダンス特性を求めるようにしてもよい。あるいはシミュレーションからもインピーダンス特性を求めてもよい。キャパシタの電源−ＧＮＤインピーダンスはデータベース２に部品情報として予め登録しておく（図１のステップＳ２０）。

図１のステップＳ１４において、電子回路設計情報１から抽出された部品（部品情報）について、データベース２から、該部品のインピーダンス特性が読み出され、図３に示した基板モデルの実装位置に該部品を接続する。また、ステップＳ１４において、ＬＳＩについても、同様に、データベース２から特性（インピーダンス特性）を読み出し、図３の基板モデルの実装位置に当該ＬＳＩを接続する。

ＬＳＩのモデルは、
実デバイスを駆動させ、電源電圧と電源電流（ＶＩ特性）から、ＬＳＩの電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、
リターンロス（ＳパラメータＳ１１）を測定して、Ｚパラメータに変換することでインピーダンス特性を求めることができる。あるいは、半導体モデル（ＳＰＩＣＥモデルなど）があれば、シミュレーションからも同様の方法で、インピーダンス特性は求められる。なお、ＬＳＩについても、インピーダンス特性をデータベース２に登録しておく（図１のステップＳ１９）。

図６は、電子回路基板（プリント基板）上にキャパシタを配置したインピーダンス特性（図６（Ａ）は反射インピーダンス、図６（Ｂ）は透過インピーダンス）である。プリント基板上にキャパシタを実装することで、基板全体のインピーダンス特性が変化することを示しており、同じ容量のキャパシタでも、実装位置が変わると、特性自体が変化することを示している。なお、図６（Ａ）、図６（Ｂ）において、”Ｎｏ ＣＡＰ”はコンデンサ無しを表している。”０．１ｕＦ×４ Ｕｐｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを部品面側に互いに５０ｍｍ離間させて配置した場合を表している。また、”０．１ｕＦ×４ Ｄｏｗｎｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを半田面側に互いに５０ｍｍ離間させて配置した場合を表している。

次に図１のステップＳ１５において、図１のステップＳ１２で計算した電源−ＧＮＤのインピーダンス特性（Ｚパラメータ）と、データベース２から取得したＬＳＩ、キャパシタのインピーダンス特性を用いて電源雑音の解析モデルを作成する。より詳細には、例えば図７に示すように、基板モデル（プリント基板のモデル）１００において、キャパシタモデル１０２と、ＬＳＩモデル１０１をそれぞれの実装位置に接続することで、電源雑音の解析モデルを構成する。

次に、図１のステップＳ１６において、電源雑音の解析を行う。以下、電源雑音解析について具体例に即して説明する。

図８は、本実施例における電源雑音解析を説明する模式図である。図８に示すように、ｎ個のＬＳＩが電子回路基板に実装されるものとして、ｉ番目（ｉ＝１〜ｎ）のＬＳＩに注目する。

ｉ番目のＬＳＩの特性（入力インピーダンス）をＺｌｓｉ［ｉ］とする。

基板全体からｉ番目のＬＳＩを除いた特性で、かつ、ｉ番目のＬＳＩが実装される位置から見た反射インピーダンス特性（Ｚ１１）を計算し、これを、Ｚ１１［ｉ］とする。

電源雑音は、ＬＳＩ内部のスイッチング動作（例えばＣＭＯＳ ＬＳＩ等では、論理０、１のスイッチング動作）に起因するので、図８の簡易モデルとみなすことができる。

その際、ｉ番目のＬＳＩと電子回路基板（プリント基板）との境界（実装位置）では、
最大値は、電源電圧ＶＣＣ、
最小値は、電源電圧ＶＣＣを、Ｚ１１［ｉ］とＺｌｓｉ［ｉ］とで分圧した電圧
ＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
が、ｉ番目のＬＳＩの入力に印加され、最大値と最小値の差を振幅とする雑音電圧が、基板からｉ番目のＬＳＩへ印加される。

この雑音電圧の振幅をＶａｍｐ［ｉ］とすると、最大値−最小値で与えられ、次式（１）と表される。

Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］） ・・・（１）
である。

ここで、一般に、インピーダンスＺ１１［ｉ］とＺｌｓｉ［ｉ］とは等しくない。このため、反射や透過の影響が生じる。

すなわち、ｉ番目のＬＳＩから基板へ流れる雑音Ｖｎ［ｉ］は、反射の式から、
Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（２）
となる。

この雑音Ｖｎ［ｉ］が基板全体に広がる。なお、式（２）から、Ｖｎ［ｉ］は一般に、実数部と虚数部からなる複素数で表現される。

ｉ番目のＬＳＩから任意のＬＳＩへの透過インピーダンスを計算することで、ｉ番目のＬＳＩから基板へ流れる雑音Ｖｎ［ｉ］の伝播が計算できる。

更に、１番目のＬＳＩから電子回路基板に実装されているｎ個のＬＳＩまでの全てについて、それぞれの雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）を計算し、重ねの理の原理から、全ての雑音の和、
ΣＶｎ［ｉ］ ・・・（３）
をとることで、電子回路基板全体の電源雑音伝播の振る舞いを解析することができる。

次に、各ＬＳＩの電源雑音耐量を定義しておき、解析した各ＬＳＩの電源雑音量を電源雑音耐量と比較して、設計が妥当かを検証する（図１のステップＳ１７）。比較の結果、電源雑音量が適正でない場合（図１のステップＳ１７のＮＧ）、電源雑音量の低減のため、設計変更が行われる（図１のステップＳ１８）。

一般に、ＬＳＩの電源許容範囲（電源雑音マージン）は５％程度であるため、これを電源雑音の閾値（電源雑音耐量）とすることで、実設計に応用することは十分可能である。なお、例えば図１のデータベース２内に、ＬＳＩの電源雑音耐量をＬＳＩと対応させて予め登録しておくようにしてもよい。

図１のステップＳ１６の電源雑音解析に関して、図９に示した具体例に基づき、解析原理を説明する。図９は、プリント基板上に２個のＬＳＩと数個のバイパスコンデンサが実装されたモデルである。便宜上、ＬＳＩのモデルを純抵抗、キャパシタモデルを純容量で記載しているが、それぞれ周波数特性を持ったインピーダンス特性であるものとする。また、図９では、単純化のため、ＬＳＩを２個搭載した構成とされるが、実際の解析においては、電子回路基板上に実装されるＬＳＩや半導体部品の特性インピーダンスデータを用いて解析される。

プリント基板の電源ＧＮＤは、図３にも示したしたように、電源−ＧＮＤの並行平板コンデンサをメッシュ構造に分割している。図９に示す例では、電源層が１枚、ＧＮＤ層が１枚の構成であるが、電源、ＧＮＤが複数存在してもかまわず、その場合、それぞれの電源層、ＧＮＤ層の結合を考慮したモデル化を行う必要がある。

このメッシュ状のモデルに、電子回路基板上での実装位置に合わせ、ＬＳＩやキャパシタのモデルを接続し解析モデルを構成している。

次に、図９に示したモデルを用いた電源雑音解析手法を説明する。１番目のＬＳＩについて、図８から求められる反射波Ｖｎ［１］は、プリント基板上の伝送線路網を四方に伝播する。図９のモデルでは、１接点（ノード）から４本の伝送線路が接続され、１本あたり、雑音Ｖｎ［１］／４の振幅が伝播される。

任意の伝送線路中を伝播するノイズは、次の接点（ノード）にぶつかると、反射・透過という現象が生じる。

全ての伝送線路は、同一インピーダンスを持つものとして、１本の伝送線路が３本へ分岐するから、特性インピーダンスが１／３の伝送線路へ接続されることと等価である。

その際、
反射する雑音振幅＝元の振幅・（Ｚ０／３−Ｚ０）／（Ｚ０／３＋Ｚ０）
＝−元の振幅／２ ・・・（４）
１本当り透過する雑音振幅＝（元の振幅−反射する振幅）／３
＝元の振幅／２ ・・・（５）
となり、伝播が進むほど振幅は小さくなっていく。

また、反射も接点にぶつかる度に、反射・透過を繰り返し、全体としては、波紋が広がるように、基板全体へと雑音が伝播されていく。なお、上式（４）、（５）は、１ノードに４つの伝送線路を接続したモデルの場合であって、モデルの形式によっては異なる式になる。

このような演算を繰り返すことで、ＬＳＩ１から発生する雑音は、基板全体へと広がり、かつ、それぞれの雑音量も計算することができる。

次に、２番目のＬＳＩについても同様に計算し、３つ以上ＬＳＩが実装されていれば全てのＬＳＩについて計算を行う。

次に、全てのＬＳＩの雑音量の和を取ることで、重ねの理の原理により、全てのＬＳＩを考慮した電源雑音の計算をしたことに相当する。このように、電源雑音発生のメカニズムを再現することができ、プリント基板設計段階で電源雑音を把握することが出来る。

また、図１において、ステップＳ１７の電源雑音妥当性判断において、電源雑音の閾値をＬＳＩのデータベース２に登録し、その値を参照することで、明確な判断させることが可能になり、設計へのフィードバックが容易になる。

一般のＬＳＩでは、電源電圧±５％程度のスペックなので、この値を基準値にしておけば、データベースの作成に煩わされることはなくなる。

ＬＳＩ内部にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などがあり、電源雑音の周波数特性が必要な場合には、個別データベースに登録することで、より設計品質を向上させることが可能となる。

本発明において、電源−ＧＮＤプレーンのモデル化として、伝送線路（図３（Ｂ））や、抵抗・キャパシタ・インダクタのメッシュ構造モデル（図３（Ｃ））で説明したが、有限要素法、境界要素法、ＦＤＴＤ（Ｆｉｎｉｔｅ Ｄｉｆｆｅｒｅｎｃｅ Ｔｉｍｅ Ｄｏｍａｉｎ）法など様々なモデル化手法が適用可能である。電源−ＧＮＤモデル化の手法に特に制限は課せられない。基板の縦横を、ｍ×ｎに分割し（ｍ×ｎ）ポートを持つＳパラメータやＺパラメータとして記述することも可能である。

なお、図１のステップＳ１１〜Ｓ２０の各ステップは、データ処理装置で実行されるプログラムによりその機能を実現するようにしてもよいことは勿論である。この場合、例えば図１のステップＳ１３、Ｓ１５、Ｓ１６、Ｓ１７の部品情報抽出、解析モデル作成、電源雑音解析、電源雑音妥当性判断の各処理を実現するデータ処理装置（電源雑音解析装置）の手段（プログラムモジュール）は、部品情報抽出手段、解析モデル作成手段、電源雑音解析手段、電源雑音妥当性判断手段をそれぞれ構成する（他のステップについても同様である）。

＜関連技術との対比＞
上記特許文献２に記載された発明は、電源雑音解析対象の半導体集積回路とプリント基板を電源網及び電流源網で表現し、半導体集積回路の全体のモデル及び該プリント基板の全体のモデルを結合して回路方程式を解くというものである。特許文献２では、半導体デバイスの反射電圧を求めることは開示されていず、この反射電圧から半導体デバイスより前記電子回路基板へ流れる電源雑音を計算し前記電子回路基板へ流れる電源雑音から、重ね合わせの原理に基づき、前記電子回路基板の基板全体での電源雑音を解析する構成の本発明とは全く相違している。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の処理手順を説明する図である。 電子回路基板（プリント基板）の構成例を説明する図である。 電源・ＧＮＤプレーンのモデルを説明する図である。 電源−ＧＮＤのインピーダンス特性を示す図である。 コンデンサの等価回路とインピーダンス特性を示す図である。 電子回路基板上にキャパシタを配置したインピーダンス特性である。 プリント基板のモデルを示す図である。 本発明の一実施例における電源雑音解析を説明する図である。 本発明の一実施例における電源雑音解析の具体例を説明する図である。

符号の説明

１ 電子回路（電子回路基板）設計情報
２ データベース
１０ プリント基板
１１ 半導体デバイス
１２ バイパスコンデンサ
１３ 電源
２１ 電源層
２２ ＧＮＤ（接地）層
２３ 配線
２４ 絶縁体
１００ プリント基板
１０１ ＬＳＩモデル
１０２ キャパシタモデル
Ｓ１１ 電源−ＧＮＤ情報抽出ステップ（電源−ＧＮＤ情報抽出手段）
Ｓ１２ 特性インピーダンス計算ステップ（特性インピーダンス計算手段）
Ｓ１３ 部品情報抽出ステップ（部品情報抽出手段）
Ｓ１４ 部品データベース呼び出しステップ（部品データベース呼び出し手段）
Ｓ１５ 解析モデル作成ステップ（解析モデル手段）
Ｓ１６ 電源雑音解析ステップ（電源雑音解析手段）
Ｓ１７ 電源雑音妥当性判断ステップ（電源雑音妥当性判断手段）
Ｓ１８ 設計変更ステップ（設計変更手段）
Ｓ１９ ＬＳＩモデル抽出ステップ（ＬＳＩモデル抽出手段）
Ｓ２０ コンデンサモデル抽出ステップ（コンデンサモデル抽出手段）

Claims (16)

1. 電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を求め、前記電子回路基板の電源雑音を解析する工程を含み、
   前記電源雑音を解析する工程が、
   前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を算出する工程と、
   前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する工程と、
   を含む、ことを特徴とする電子回路基板の電源雑音解析方法。
2. 前記半導体デバイスの電源雑音量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証する工程をさらに含む、ことを特徴とする請求項１記載の電子回路基板の電源雑音解析方法。
3. 前記電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる、ことを特徴とする請求項１又は２に記載の電子回路基板の電源雑音解析方法。
4. 部品のインピーダンス特性のモデルが登録されているデータベースから、前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得する工程と、
   前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを用いて前記電子回路基板の電源雑音解析用のモデルを構成する工程と、
   を含む、ことを特徴とする請求項１乃至３のいずれか１項に記載の電子回路基板の電源雑音解析方法。
5. 電源雑音に関して、前記電源雑音は前記半導体デバイスのスイッチング動作に起因するとみなすモデルを用いる、ことを特徴とする請求項１乃至４のいずれか１項に記載の電子回路基板の電源雑音解析方法。
6. 前記電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び前記半導体デバイスを少なくとも含む部品を抽出する工程と、
   抽出された前記部品のインピーダンス特性のモデルを、前記電子回路基板に関する基板モデルの実装位置に接続することで、電源雑音の解析モデルを作成する工程と、
   前記電源雑音の解析モデルに関して、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の伝播を計算し、
   前記電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、前記電子回路基板における電源雑音の伝播の振る舞いを解析する工程と、
   を含む、ことを特徴とする請求項１乃至５のいずれか１項に記載の電子回路基板の電源雑音解析方法。
7. ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
   電源雑音を前記半導体デバイスのスイッチング動作に起因する雑音として扱い、
   ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、
   入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
   前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
   前記ｉ番目の前記半導体デバイスの前記電子回路基板の実装位置では、
   最大電圧として電源電圧ＶＣＣ、
   最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
   が印加され、
   前記最大電圧と前記最小電圧の差を振幅とする雑音、
   Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
   が前記電子回路基板から前記ｉ番目の前記半導体デバイスへ流れ込むという条件のもと、
   前記ｉ番目の前記半導体デバイスから前記電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
   Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
   にて算出し、
   ｎ個の前記半導体デバイスについて、前記半導体デバイスから前記電子回路基板へ流れる前記雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、前記電子回路基板全体の電源雑音を解析する、ことを特徴とする請求項１乃至６のいずれか１項に記載の電子回路基板の電源雑音解析方法。
8. 電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を求め、前記電子回路基板の電源雑音を解析する電源雑音解析手段を備え、
   前記電源雑音解析手段は、前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を求め、
   前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の全体での電源雑音を算出する、ことを特徴とする電子回路基板の電源雑音解析システム。
9. 前記半導体デバイスの電源雑音量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証する手段を備えている、ことを特徴とする請求項８記載の電子回路基板の電源雑音解析システム。
10. 前記電源雑音解析手段は、前記電子回路基板の電源層を２次元伝送線路でモデル化した基板モデルを用いる、ことを特徴とする請求項８又は９に記載の電子回路基板の電源雑音解析システム。
11. 部品のインピーダンス特性のモデルを登録したデータベースを備え、
    前記データベースから、前記電子回路基板に実装される前記部品のインピーダンス特性のモデルを取得し、前記電子回路基板の電源雑音解析用のモデルを構成する手段を備えている、ことを特徴とする請求項８乃至１０のいずれか１項に記載の電子回路基板の電源雑音解析システム。
12. 前記電源雑音解析手段は、電源雑音に関して、前記電源雑音は前記半導体デバイスのスイッチング動作に起因するとみなすモデルを用いる、ことを特徴とする請求項８乃至１１のいずれか１項に記載の電子回路基板の電源雑音解析システム。
13. 前記電子回路基板の設計情報から電源とグランド情報と、前記電源とグランドに接続するキャパシタ及び前記半導体デバイスを少なくとも含む部品を抽出する手段と、
    抽出された前記部品のインピーダンス特性のモデルを、前記電子回路基板に関する基板モデルの実装位置に接続することで、電源雑音の解析モデルを作成する手段と、
    を備え、
    前記電源雑音解析手段は、
    前記電源雑音の解析モデルに関して、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の伝播を計算し、前記電子回路基板に実装されている複数の前記半導体デバイスの各々の電源雑音に基づき、前記電子回路基板における電源雑音の伝播の振る舞いを解析する、ことを特徴とする請求項８乃至１２のいずれか１項に記載の電子回路基板の電源雑音解析システム。
14. ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとし、
    前記電源雑音解析手段は、
    電源雑音を前記半導体デバイスのスイッチング動作に起因する雑音として扱い、
    ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、
    入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
    前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
    前記ｉ番目の前記半導体デバイスの前記電子回路基板の実装位置では、
    最大電圧として電源電圧ＶＣＣ、
    最小電圧としてＶＣＣ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
    が印加され、
    前記最大電圧と前記最小電圧の差を振幅とする雑音、
    Ｖａｍｐ［ｉ］＝ＶＣＣ−ＶＣＣ・Ｚｌｓｉ［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］）
    が前記電子回路基板から前記ｉ番目の前記半導体デバイスへ流れ込むという条件のもと、
    前記ｉ番目の前記半導体デバイスから前記電子回路基板へ流れる雑音Ｖｎ［ｉ］を、反射の式より、
    Ｖｎ［ｉ］＝Ｖａｍｐ［ｉ］・（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
    にて算出し、
    ｎ個の前記半導体デバイスについて、前記半導体デバイスから前記電子回路基板へ流れる前記雑音Ｖｎ［ｉ］（ｉ＝１〜ｎ）の和をとることで、前記電子回路基板全体の電源雑音を解析する、ことを特徴とする請求項８乃至１３のいずれか１項に記載の電子回路基板の電源雑音解析システム。
15. 電子回路基板の電源、グランド間のインピーダンス特性と、前記電子回路基板上に実装される半導体デバイスの電源、グランド間のインピーダンス特性と、に基づき、前記半導体デバイスでの電源雑音の反射電圧を求め、前記電子回路基板の電源雑音を解析する処理として、
    前記半導体デバイスでの前記反射電圧から前記半導体デバイスより前記電子回路基板へ流れる電源雑音を求め、
    前記電子回路基板上に実装される複数の前記半導体デバイスに関して、重ね合わせの原理に基づき、前記半導体デバイスより前記電子回路基板へ流れる電源雑音の和から、前記電子回路基板の基板全体での電源雑音を算出する処理を、コンピュータに実行させるプログラム。
16. 前記半導体デバイスの電源雑音量と予め定められた電源雑音耐量とを比較し、設計の妥当性を検証する処理を、前記コンピュータに実行させる請求項１５記載のプログラム。

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