JP5088197B2 - 電子回路基板の電源雑音抑制に関する設計妥当性検証装置と方法並びにプログラム - Google Patents

Description

本発明は、電源雑音解析技術に関し、特に、電子回路基板の電源雑音抑制に関する妥当性検証装置と方法並びにプログラムに関する。

電子回路基板に搭載されるＬＳＩ（Ｌａｒｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体部品は、信号の高速化、電源の低電圧化が進んでいるため、電源雑音が、電子回路の安定動作、品質に影響を与えている。パワーインテグリティ（ＰＩ）と称される電源雑音の抑制が、電子回路設計に欠かせないものとなっている。

電子回路基板（「プリント配線基板」あるいは「プリント回路基板」ともいう）の設計段階等において、電源雑音の抑制、解析を行う手法について、各種提案が行われている。

例えば特許文献１には、基板製造前の基板レイアウト作成中もしくはレイアウト作成後に、電源電圧変動を抑え、電源供給系回路の共振による不要電磁放射を防止したプリント回路基板が設計できているかを評価する方法として、プリント回路基板上に実装された各アクティブ素子の電源端子接続位置から見た基板内の電源供給系回路のインピーダンス特性を算出する工程と、電源端子接続位置からそれに最も近い位置に接続したコンデンサ素子までのインピーダンス特性とを算出する工程と、前記電源供給系回路のインピーダンス特性と前記コンデンサ素子までのインピーダンス特性の大きさ、位相、実数部、虚数部のいずれかを比較することによって、この電源供給系回路内で共振が起こるか否かを判断する工程と、を含むプリント回路基板特性評価方法が開示されている。この方法は、電源−ＧＮＤ設計情報からインピーダンスを抽出し、基板の共振を計算し、設計の妥当性を検証するものであるが、ＬＳＩの特性等を考慮して電源雑音の解析を行うものではない。すなわち、ＬＳＩからプリント回路基板上で伝播する電源雑音を解析するものではない。

ＬＳＩから基板上に伝播する電源雑音を考慮した手法として、例えば特許文献２には、プリント配線基板の設計段階において、プリント配線基板の影響を考慮して半導体集積回路内部の電源ノイズを解析すると共に、半導体集積回路から発生するプリント配線基板上の電源ノイズを解析することを可能たらしめる電源ノイズ解析方法として、半導体集積回路を複数の第１の単位領域に分割し、各第１の単位領域について電源配線、回路、及び回路の電流消費を簡略化した電源網、容量、及び電流源で表し、該電源網、容量、及び電流源を該複数の第１の単位領域について纏めることで該半導体集積回路の全体のモデルを求め、該半導体集積回路が搭載されるプリント配線基板を複数の第２の単位領域に分割し、各第２の単位領域について電源層を電源網と容量で表し、該複数の第２の単位領域について該電源網を纏めることで該プリント配線基板の全体のモデルを求め、該半導体集積回路の全体のモデル及び該プリント配線基板の全体のモデルを結合して回路方程式を解く各段階を含む方法が開示されている。

この電源ノイズ解析方法によれば、半導体集積回路の電源ノイズ解析用のモデルとプリント配線基板の電源ノイズ解析用のモデルとを結合して電源解析することで、着目している半導体集積回路について、プリント配線基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント配線基板上で伝播する電源ノイズの解析を可能としている。

特開２００５−２５１２２３号公報 特開２００５−３１８５０号公報

以下に、本発明による関連技術の分析が与えられる。

関連技術（例えば特許文献１等）においては、プリント配線基板やバイパスコンデンサの特性だけに頼っており、雑音源となるＬＳＩの振る舞いを考慮していない。この結果、本来、ＬＳＩが出す雑音量が小さくても、電源雑音対策を余儀なくされ、過剰品質、すなわち、原価アップにつながる場合がある。

半導体デバイスの高速化は、電源雑音を増加させ、低電圧化は、電源雑音耐量を低下させ、プリント配線基板の設計を難易化させている。

このように、プリント配線基板における電源雑音の抑制が不可欠となるに到っているが、電源雑音を適確に解析する手法が明確になっていない。

別の関連技術（特許文献２）においては、プリント配線基板上の他の半導体集積回路が発生する電源ノイズの影響を考慮することができると共に、半導体集積回路から発生してプリント配線基板上で伝播する電源ノイズについて解析することを可能とするものであるが、該半導体集積回路の全体のモデル及び該プリント配線基板の全体のモデルを結合して回路方程式を解くものである。

このように、上記関連技術は、後述される本発明の設計妥当性検証技術とは、全く相違している。

プリント配線基板等電子回路基板における電源雑音のモデル化に基づく電源雑音抑制に関する設計妥当性の検証の必要性を本発明者は知見するにいたった。

本発明の目的は、電子回路基板の電源雑音を解析し、電源雑音抑制に関する設計妥当性検証を可能とする方法、装置及びプログラムを提供することにある。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明の１つの側面によれば、半導体デバイスが実装される電子回路基板の設計妥当性を検証する方法（装置、プログラム）であって、前記電子回路基板側から前記半導体デバイスへ入力される電圧に対する前記半導体デバイスでの反射電圧を求め、前記反射電圧が前記半導体デバイスの動作を保証する電源変動許容の範囲内に収まるか否かを判定し、設計妥当性の検証を行う。

本発明において、前記電子回路基板上の前記半導体デバイスの電源−グランド間入力インピーダンスと、前記半導体デバイスを除いた前記電子回路基板全体の反射インピーダンス特性と、に基づき規定される反射係数から、前記電子回路基板側からの入力電圧に対する前記半導体デバイスでの反射電圧を求める。

本発明においては、ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
電源電圧をＶＤＤとして、
前記電子回路基板から前記半導体デバイスへ入力される電圧Ｖｉｎ［ｉ］は、
Ｖｉｎ［ｉ］＝ＶＤＤ−Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
で与えられ、
反射電圧Ｖｒ［ｉ］を、
Ｖｒ［ｉ］＝Ｖｉｎ［ｉ］×（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）
で求め、
前記反射電圧Ｖｒ［ｉ］の絶対値｜Ｖｒ［ｉ］｜が、電源変動許容範囲ΔＶ以下である条件、
｜Ｖｒ［ｉ］｜≦ΔＶ
を満たすか否かを判定する構成としてもよい。

本発明においては、ΔＶ／ＶＤＤをｖとし、Ｚ１１［ｉ］、Ｚｌｓｉ［ｉ］が、条件式
０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝を満たさない半導体デバイスが存在する場合、設計が妥当でないと判定し、前記電子回路基板上に実装される全ての半導体デバイスについて、上記条件式を満たすとき設計妥当と判定するようにしてもよい。

本発明によれば、電子回路基板の電源雑音抑制に関する設計妥当性の検証を可能としている。

本発明による設計妥当性検証を説明する前に、その前提として、反射理論による電源雑音解析手法を説明する。

図７（Ａ）は、本発明の概念を、図７（Ｂ）は、本発明の基本となる反射理論の概念を示している。一般に、特性インピーダンスの異なる伝送線路が接触していると反射が発生する。これらの特性インピーダンスをＺａとＺｂとする。入力電圧に対する反射電圧の比を反射係数ｒとし、この反射係数ｒはＺａとＺｂで計算することができる。

ｒ＝｛Ｚｂ−Ｚａ｝／｛Ｚｂ＋Ｚａ｝ ・・・（１）

電子回路基板（プリント配線基板）と半導体デバイス（ＬＳＩ）の接続においても、インピーダンスの異なる伝送線路の接続とみなすことができる。

ここで、ＬＳＩの出力バッファ（後述する図３の２７等）はグランド電位ＧＮＤから電源電位ＶＤＤまでフルスイングするため、プリント配線基板からＬＳＩへの入力電圧はＶＤＤに相当するとみなせる。

プリント配線基板とＬＳＩとの接触点では、電源電圧ＶＤＤに対する反射電圧Ｖｒが発生し、これが電源雑音に相当する。

ＬＳＩの動作保証は、±ΔＶの電源変動許容値があるので、反射電圧Ｖｒが±ΔＶの範囲に収まればよいことになる。

ｎ個（ｎは所定の正整数）のＬＳＩが、プリント配線基板に実装されるものとして、ｉ番目（ｉ＝１〜ｎ）のＬＳＩに注目する。ｉ番目のＬＳＩの特性（入力インピーダンス）をＺｌｓｉ［ｉ］とする。

プリント配線基板全体からｉ番目のＬＳＩを除いた特性で、かつ、ｉ番目のＬＳＩが実装される位置から見た反射インピーダンス特性（Ｚ１１）を計算し、これをＺ１１［ｉ］とする。

電源雑音はＬＳＩ内部のスイッチング動作（例えばＣＭＯＳ ＬＳＩ等では、論理０、１のスイッチング動作）に起因するので、図７（Ａ）の簡易モデルとみなすことができる。その際、ｉ番目のＬＳＩとプリント配線基板との境界（実装位置）において、
最大値は、電源電圧ＶＤＤ、
最小値は、電源電圧ＶＤＤをＺ１１［ｉ］とＺｌｓｉ［ｉ］とで分圧した電圧
ＶＤＤ・Ｚ１１［ｉ］／（Ｚ１１［ｉ］＋Ｚｌｓｉ［ｉ］） ・・・（２）
が、ｉ番目のＬＳＩの入力に印加される。したがって、最大値ＶＤＤと最小値の差を振幅とする雑音電圧Ｖｉｎ［ｉ］がｉ番目のＬＳＩへ印加される。

Ｖｉｎ［ｉ］＝ＶＤＤ−Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（３）

一般に、インピーダンスＺ１１［ｉ］とＺｌｓｉ［ｉ］とは等しくない。このため、反射や透過の影響が生じる。

すなわち、ｉ番目のＬＳＩでの反射雑音Ｖｒ［ｉ］は、図７（Ｂ）の反射の式から、
Ｖｒ［ｉ］／Ｖｉｎ［ｉ］＝（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（４）
となる。

反射雑音Ｖｒ［ｉ］が基板全体に広がる。なお、式（４）から、Ｖｒ［ｉ］は一般に、実数部と虚数部からなる複素数で表現される。

ｉ番目のＬＳＩから任意のＬＳＩへの透過インピーダンスを計算することで、ｉ番目のＬＳＩからプリント配線基板へ流れる雑音Ｖｒ［ｉ］の伝播が計算できる。

プリント配線基板には、例えば図２（Ａ）に示すように、半導体デバイス（ＬＳＩ）１１やコンデンサ（バイパスコンデンサ）１２等の部品が実装される。一般に、多層プリント配線基板は、図２（Ｂ）に示すように、例えばプリント配線基板１０の絶縁樹脂を間に挟んで電源層（電源配線層）２１とＧＮＤ層（ＧＮＤ配線層）２２を備えている。この層を通して電源１３からＬＳＩ１１へ給電される。

ＬＳＩのモデル（インピーダンス特性モデル）は、実デバイスを駆動させ、電源電圧と電源電流（Ｖ−Ｉ特性）から、ＬＳＩの電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、リターンロス（ＳパラメータＳ１１）を測定して、Ｚパラメータに変換することでインピーダンス特性を求めることができる。あるいは、半導体モデル（ＳＰＩＣＥモデルなど）があれば、シミュレーションからも同様の方法で、インピーダンス特性は求められる。以下では、ＬＳＩの設計情報に基づき、出力信号本数とその駆動能力から、ＬＳＩの電源−グランド間の入力インピーダンスを求める手法について説明する。

図３は、ＬＳＩを実装するプリント配線基板のモデルを示す図である。図３には、プリント配線基板１０における電源３０、電源層２１／ＧＮＤ層２２、ＬＳＩ（ＬＳＩパッケージ）１１、ＬＳＩ端子（リード、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等）２８、ＬＳＩパッケージにおける電源層／ＧＮＤ層、ＬＳＩチップ１１Ａ、チップ端子２５（ワイヤ、バンプ等）、ｎ個の出力バッファ２７、チップ端子（ワイヤ、バンプ等）２６、信号配線／ＧＮＤ層、ＬＳＩ端子（リード、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等）２８’、ｎビットの信号配線／ＧＮＤ層の接続構成が模式的に示されている。

ＬＳＩ端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、
信号の特性インピーダンスをＺｓｔｅｒｍ、
ＬＳＩパッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、
信号の特性インピーダンスをＺｓｐｋｇ、
チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、
信号の特性インピーダンスをＺｓｂｕｍｐとする。これらは、出力インピーダンスＲｏｕｔや、後述するプリント配線基板の特性に比べ影響が小さいことから、これら情報が無くても、精度は落ちるものの、電源雑音解析には、特に、支障はない。

ＬＳＩの電源−ＧＮＤ間の入力インピーダンスを次式（５）で算出することができる。

Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｂｕｍｐ＋Ｚｓｐｋｇ＋Ｚｓｔｅｒｍ＋Ｒｓ＋Ｚ０｝／ｎ ・・・（５）

なお、Ｚｖｔｅｒｍ、Ｚｓｔｅｒｍ、Ｚｖｐｋｇ、Ｚｓｐｋｇ、Ｚｖｂｕｍｐ、Ｚｓｂｕｍｐを省略した場合には、単純に
Ｚｌｓｉ＝｛Ｒｏｕｔ＋Ｒｓ＋Ｚ０｝／ｎ ・・・ （６）
となる。

式（６）から、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスＺｌｓｉは、信号出力の出力インピーダンスＲｏｕｔと配線の特性インピータンスＺ０とダンピング抵抗Ｒｓの和を信号線数で割ったものに等しいことになる。

また、ここでは、全て同じ出力インピーダンス、同じ配線の特性インピーダンス、ダンピング抵抗としているが、互いに異なっていても原理的には、合成抵抗の計算に置き換えることができる。すなわち、求める抵抗値Ｒとして
１／Ｒ＝１／Ｒ１＋１／Ｒ２＋・・・＋１／Ｒｎ ・・・（７）
となる。それぞれＲｏｕｔ、Ｒｓ、Ｚ０が異なっていても、求めることは可能である。

図４は、プリント配線基板１０に実装されたＬＳＩチップの内部構成（ｎビット相当の出力バッファを備える）を模式的に示す図である。ＬＳＩ内部回路の場合は、チップ内の内部出力ゲート数、チップ内配線（アルミ配線など）の特性インピーダンスを必要とするが、基本的な考え方は、図３と同じである。

ＬＳＩ設計情報１Ａより、
チップ内の内部出力ゲート数をｎ、
出力インピーダンスをＲｏｕｔ、
ＬＳＩ端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、
ＬＳＩパッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、
チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、
チップ内配線（アルミ配線など）の特性インピーダンスをＺｓｃｈｉｐ、
とし、ＬＳＩの電源−ＧＮＤ間の入力インピーダンスを式（８）で算出することができる。

Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｃｈｉｐ｝／ｎ ・・・（８）

プリント配線基板の電源−ＧＮＤから供給される電力エネルギーを半導体（出力バッファ）が信号伝播のエネルギーへと変換し、他のＬＳＩへ信号伝播されるモデルを表現している。また、図４では、ＬＳＩ間の信号ではなく自身のＬＳＩ内部回路のエネルギー伝播を示している。

プリント配線基板の電源−ＧＮＤは、図５のように、伝送線路をメッシュに並べたモデルで近似できる。図５（Ａ）の電源−ＧＮＤプレーンは、図５（Ｂ）に示すように、伝送線路モデルや、図５（Ｃ）に示すように、抵抗・キャパシタ・インダクタ等のメッシュ構造で近似（モデル化）される。なお、図５（Ｃ）は、図５（Ｂ）の２次元伝送線路モデルをＬ（インダクタ）、Ｃ（キャパシタ）、Ｒ（抵抗）を用いてモデル化した一例を示す図である。

図５（Ｄ）は、プリント配線基板上に２個のＬＳＩと数個のバイパスコンデンサが実装されたモデルである。便宜上、ＬＳＩのモデルを純抵抗、キャパシタモデルを純容量で記載しているが、それぞれ周波数特性を持ったインピーダンス特性であるものとする。また、図５（Ｄ）では、単純化のため、ＬＳＩを２個搭載した構成とされるが（ＬＳＩモデルは、Ｚｌｓｉ［１］とＺｌｓｉ［２］の２個）、実際の解析においては、電子回路基板上に実装されるＬＳＩや半導体部品の特性インピーダンスデータを用いて解析される。プリント配線基板の電源ＧＮＤは、図５（Ａ）乃至（Ｃ）に示したしたように、電源−ＧＮＤの並行平板コンデンサをメッシュ構造に分割している。図５（Ｄ）に示す例では、電源層が１枚、ＧＮＤ層が１枚の構成であるが、電源、ＧＮＤが複数存在してもかまわず、その場合、それぞれの電源層、ＧＮＤ層の結合を考慮したモデル化を行う必要がある。このメッシュ状のモデルに、電子回路基板上での実装位置に合わせ、ＬＳＩやキャパシタのモデルを接続し解析モデルを構成している。コンデンサモデルは、容量（Ｃ）、等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）、等価直列インダクタ（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）の直列回路で示される。

図５（Ｄ）に示したモデルを用いた電源雑音解析手法を説明する。１番目のＬＳＩ（ＬＳＩモデルＺｌｓｉ［１］）について、反射電圧Ｖｎ［１］は、プリント基板上の伝送線路網を四方に伝播する。

図５（Ｄ）では、１接点（ノード）から４本の伝送線路が接続され、１本あたり、雑音Ｖｎ［１］／４の振幅が伝播される。任意の伝送線路中を伝播するノイズは、次の接点（ノード）にぶつかると、反射・透過という現象が生じる。全ての伝送線路は、同一インピーダンスを持つものとして、１本の伝送線路が３本へ分岐するから、特性インピーダンスが１／３の伝送線路へ接続されることと等価である。

その際、
反射する雑音振幅＝元の振幅・（Ｚ０／３−Ｚ０）／（Ｚ０／３＋Ｚ０）
＝−元の振幅／２ ・・・（９）
１本当り透過する雑音振幅＝（元の振幅−反射する振幅）／３
＝元の振幅／２ ・・・（１０）
となり、伝播が進むほど振幅は小さくなっていく。

また、反射も接点にぶつかる度に、反射・透過を繰り返し、全体としては、波紋が広がるように、基板全体へと雑音が伝播されていく。なお、上式（９）、（１０）は１ノードに４つの伝送線路を接続したモデルの場合であって、モデルの形式によっては異なる式になる。

このような演算を繰り返すことで、ＬＳＩから発生する雑音は、基板全体へと広がり、かつ、それぞれの雑音量も計算することができる。

次に、図５（Ｄ）の２番目のＬＳＩ（ＬＳＩモデルＺｌｓｉ［１］；ｉは自然数であり、ＬＳＩの識別値）についても同様に計算する。プリント配線基板に３つ以上ＬＳＩが実装されていれば全てのＬＳＩについて計算を行う。

次に、プリント配線基板に実装される全てのＬＳＩの雑音量の和を取ることで、重ねの理の原理により、全てのＬＳＩを考慮した電源雑音の計算をしたことに相当する。このように、電源雑音発生のメカニズムを再現することができ、プリント配線基板の設計段階で電源雑音を把握することが出来る。

図６（Ａ）、図６（Ｂ）は、プリント配線基板の電源−ＧＮＤ間の反射インピーダンス特性（Ｚ１１）、透過インピーダンス特性（Ｚ２１）の計算例を示す。横軸は周波数（対数スケール）である。なお、図６（Ａ）、図６（Ｂ）において、”１００ｕｍ（εｒ＝４．４）”におけるεｒは平行平板コンデンサ（例えば図５（Ａ）の電源層２１、グランド層２２の平行平板とその間の絶縁体２４からなるコンデンサ）の絶縁体（誘電体）の比誘電率であり、１００ｕｍ（マイクロメートル）は絶縁体（誘電体）の膜厚である。

このプリント配線基板に、パスコンを実装すると、図６（Ｃ）や図６（Ｄ）のようにインピーダンス特性（反射インピーダンス特性（Ｚ１１）、透過インピーダンス特性（Ｚ２１））が変化する。プリント配線基板上にパスコン（キャパシタ）を実装することで、基板全体のインピーダンス特性が変化することを示しており、同じ容量のキャパシタでも、実装位置が変わると、特性自体が変化することを示している。なお、図６（Ｃ）、（Ｄ）において、”Ｎｏ ＣＡＰ”はコンデンサ無しを表している。”０．１ｕＦ×４ Ｕｐｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを部品面側に互いに５０ｍｍ離間させて配置した場合を表している。また、”０．１ｕＦ×４ Ｄｏｗｎｓｉｄｅ＠５０ｍｍ”は、容量０．１ｕＦ（マイクロファラッド）のコンデンサ４つを半田面側に互いに５０ｍｍ離間させて配置した場合を表している。

ＬＳＩ自身も電源−ＧＮＤ間の入力インピーダンスを持っており、プリント配線基板との接触点でインピーダンス不整合が起こり（図７（Ｂ）参照）、反射理論が成り立つ。

このように、任意のＬＳＩとプリント配線基板とで反射解析して、反射波を重畳することで電源雑音が解析できるというものである。

次に本発明による設計妥当性検証について説明する。

ｉ番目のＬＳＩのモデルＺｌｓｉ［ｉ］（ｉは自然数、ＬＳＩの識別値）とし、ＬＳＩの電源電圧をＶＤＤ、ＬＳＩが求める電源許容値を±ΔＶ（ΔＶは正数）とする。

図７（Ａ）のモデルのように、ｉ番目のＬＳＩを除いた基板全体の反射インピーダンス特性Ｚ１１［ｉ］とＬＳＩの入力インピーダンスＺｌｓｉ［ｉ］が接続し、ＶＤＤがＺ１１［ｉ］とＺｌｓｉ［ｉ］とで分圧されると、この境界の電位は、
Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（１１）
となる。

ＬＳＩ内部のスイッチング動作で内部がオフしているときは、この境界の電位はＶＤＤであるから、プリント配線基板（Ｚ１１［ｉ］）から、ＬＳＩ（Ｚｌｓｉ［ｉ］）へ入力される入力電圧Ｖｉｎ［ｉ］は、前記（３）式で説明したように、
Ｖｉｎ［ｉ］＝ＶＤＤ−｛Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝
＝Ｚ１１［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（１２）
となる。

前述の説明で、電源雑音は反射解析から求められることから、ｉ番目のＬＳＩの入力インピーダンスＺｌｓｉ［ｉ］と、ｉ番目のＬＳＩを除いた基板全体の反射インピーダンス特性Ｚ１１［ｉ］とで、反射の関係式（１３）が成り立つ。

Ｖｒ［ｉ］／Ｖｉｎ［ｉ］＝（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］） ・・・（１３）

ここで、一般にＬＳＩには，動作保証をする電源雑音量が規定されており、これを±ΔＶ（ΔＶは正数）とする。

反射電圧Ｖｒ［ｉ］は±ΔＶの範囲に抑えなければならないので、
ΔＶ≧｜Ｖｒ［ｉ］｜ ・・・（１４）
なる関係を満たす必要がある。

ΔＶ≧＝｜Ｖｉｎ［ｉ］×（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｜
＝｜｛Ｚ１１［ｉ］×ＶＤＤ／ （Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝×｛（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝｜ ・・・（１５）
(ただし、｜｜は絶対値）

ΔＶ／ＶＤＤ＝ｖ ・・・（１６）
とおき（±ｖは許容電圧変動率である）、（１５）式を展開すると、次式（１７）となる。

−ｖ≦｛Ｚ１１［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝×｛（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝≦ｖ ・・・（１７）

式（１７）から、Ｚ１１［ｉ］の許容範囲が求められる。

すなわち式（１７）の左辺（−ｖ≦｛Ｚ１１［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝×｛（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝）から、
（１−ｖ）Ｚ１１［ｉ］＾２−（２ｖ＋１）Ｚｌｓｉ［ｉ］Ｚ１１［ｉ］−ｖＺｌｓｉ［ｉ］＾２≦０ ・・・（１８）
（ただし、＾２はべき乗を示す）

Ｚ１１［ｉ］に関する２次の不等式（１８）を解くと、
｛２ｖ＋１−√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝ ・・・（１９）
（ただし、√（）は平方根を示す）
となる。

式（１７）の右辺（｛Ｚ１１［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝×｛（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）｝≦ｖ）から、
（１＋ｖ）Ｚ１１［ｉ］＾２＋（２ｖ−１）Ｚｌｉｓ［ｉ］Ｚ１１［ｉ］＋ｖＺｌｓｉ［ｉ］＾２≧０ （２０）

Ｚ１１［ｉ］に関する２次の不等式（２０）を解くと、
Ｚ１１［ｉ］≦｛１−２ｖ−√（１−８ｖ）｝×Ｚｌｓｉ［ｉ］／｛２（１＋ｖ）｝
または、
｛１−２ｖ＋√（１−８ｖ）｝×Ｚｌｓｉ［ｉ］／（２（１＋ｖ）｝≦Ｚ１１［ｉ］ ・・・（２１）
となる。

式（２０）と（２１）の両方を満たす条件が、Ｚ１１［ｉ］の判定条件となる。式（２０）、（２１）の条件式は、いずれもＺｌｓｉ［ｉ］の係数で表される。

すなわち、ＬＳＩの入力インピーダンスＺｌｓｉ［ｉ］が解れば、プリント配線基板の電源−ＧＮＤ間の特性インピーダンスＺ１１［ｉ］を求めることが出来る。Ｚ１１［ｉ］を「ターゲットインピーダンス」と呼ぶ。

式（２０）、（２１）の条件を解りやすくするため、Ｚｌｓｉ［ｉ］の係数を解析する。

Ｚｌｓｉ［ｉ］の係数はｖの関数であることから、ｆ（ｖ）で表し、
ｆ（ｖ）＝｛２ｖ＋１−√（８ｖ＋１）｝／｛２（１−ｖ）｝ ・・・（２２）（式（１９）の左辺）

ｆ（ｖ）＝｛２ｖ＋１＋√（８ｖ＋１）｝／｛２（１−ｖ）｝ ・・・（２３）（式（１９）の右辺）

ｆ（ｖ）＝｛１−２ｖ−√（１−８ｖ）｝／｛２（１＋ｖ）｝ ・・・（２４）（式（２１）の第１式）

ｆ（ｖ）＝｛１−２ｖ＋√（１−８ｖ）｝／（２（１＋ｖ）｝ ・・・（２５）（式（２１））の第２式）

ｆ（ｖ）のグラフを図示すると、図８のようになる。図８は、式（１９）、（２１）の条件に従い、不適合の領域にハッチングをかけている。

なお、Ｚ１１［ｉ］は負の特性インピーダンスはありえないので、ｆ（ｖ）＜０もハッチングをかけている。

ハッチングがかかっていない領域がこれら条件を満たす領域である。すなわち、求めるべきターゲットインピーダンスＺ１１［ｉ］は、
０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝ ・・・（２６）
となる。

以上、本発明の基本原理を説明した。次に本発明の電源雑音妥当性検証のシステム全体の構成及び処理の流れを図１を用いて説明する。

前述の反射理論による雑音解析を行なうため、電子回路設計情報１から基板の電源−ＧＮＤ情報を抽出する（ステップＳ１１）。図５のようなモデルにより、図６（Ａ）、図６（Ｂ）に示すインピーダンス特性を計算することは容易である。

次に、電源−ＧＮＤに接続されるコンデンサ（バイパスコンデンサ；「パスコン」ともいう）の接続情報を抽出し（ステップＳ１２）、コンデンサ特性データベース２を呼び出す（ステップＳ１４）。なお、コンデンサのモデルは、純容量ではなく、容量（Ｃ）、等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）、等価直列インダクタ（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ）の直列回路で示される。コンデンサのモデルは、実測（ＬＣＲメータ測定値）から電源−ＧＮＤインピーダンス（Ｚパラメータ）を計算する方法や、ＳパラメータＳ１１を測定して、Ｚパラメータに変換することでインピーダンス特性を求めるようにしてもよい。あるいはシミュレーションからもインピーダンス特性を求めてもよい。キャパシタの電源−ＧＮＤインピーダンスはデータベース２に部品情報として予め登録しておく（図１のステップＳ１５）。

次に、基板とパスコンを合わせたインピーダンス特性を計算する（ステップＳ１８）。これが、図６（Ｃ）、図６（Ｄ）の特性に相当する。

ＬＳＩのモデル化に関しては、電子回路設計情報１から、ＬＳＩ情報を抽出し（ステップＳ１３）、ＬＳＩ特性データベース３から呼び出し（ステップＳ１７）、ＬＳＩ特性情報を利用する。なお、特に制限されないが、ＬＳＩのモデル化については、例えば図３、図４を参照して説明したモデルが利用される。図３において、ＬＳＩの出力バッファ数をｎ、ＬＳＩの出力バッファの出力インピーダンスをＲｏｕｔ、ＬＳＩ端子部分の電源／グランドの特性インピーダンスをＺｖｔｅｒｍ、信号の特性インピーダンスをＺｓｔｅｒｍ、ＬＳＩパッケージ部分の電源／グランドの特性インピーダンスをＺｖｐｋｇ、信号の特性インピーダンスをＺｓｐｋｇ、チップの端子部分の電源／グランドの特性インピーダンスをＺｖｂｕｍｐ、信号の特性インピーダンスをＺｓｂｕｍｐとし、前記ＬＳＩの出力バッファの端子に接続する配線パターンの特性インピーダンスＺ０、前記配線パターンにダンピング抵抗が実装されていればその抵抗値をＲｓとし、前記ＬＳＩの電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋｛Ｒｏｕｔ＋Ｚｓｂｕｍｐ＋Ｚｓｐｋｇ＋Ｚｓｔｅｒｍ＋Ｒｓ＋Ｚ０｝／ｎ ・・・（２７）
で算出する。

あるいは、図４において、ＬＳＩの内部ゲート数をｎ、出力インピーダンスをＲｏｕｔ、前記ＬＳＩ端子部分、パッケージ部分、チップ端子部分の電源−グランドの特性インピーダンスをそれぞれ、Ｚｖｔｅｒｍ、Ｚｖｐｋｇ、Ｚｖｕｍｐ、チップ内配線の特性インピーダンスをＺｓｃｈｉｐとし、前記ＬＳＩの電源−グランド間の入力インピーダンスＺｌｓｉを、
Ｚｌｓｉ＝Ｚｖｔｅｒｍ＋Ｚｖｐｋｇ＋Ｚｖｂｕｍｐ＋（Ｒｏｕｔ＋Ｚｓｃｈｉｐ）／ｎ ・・・（２８）
で算出する。なお、ＬＳＩの電源−ＧＮＤ入力インピーダンスモデルは、予めＬＳＩ特性データベース３に登録しておく（ステップＳ１６）。

対象とするｉ番目のＬＳＩのモデル（入力インピーダンス）Ｚｌｉｓ［ｉ］とプリント配線基板にパスコンとｉ番目のＬＳＩを除いたモデル（反射インピーダンス）Ｚ１１［ｉ］を計算する（ステップＳ１９）。

上式（２５）に従って、Ｚ１１［ｉ］が、Ｚｌｉｓ［ｉ］、電源変動許容範囲ΔＶと電源電圧ＶＤＤの比ｖ（＝ΔＶ／ＶＤＤ）に関して、
Ｚ１１［ｉ］≦｛１＋２ｖ＋√（８ｖ＋１）｝Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
を満たすか否かで、電源雑音の妥当性を判断する（ステップＳ２０）。

プリント配線基板に実装される全てのＬＳＩについて、図１のステップＳ２０の妥当性判断がＯＫであれば、検証が完了となる。

ステップＳ２０の妥当性判断でＮＧ（不可）が出た場合、設計変更指示を出し（ステップＳ２１）、設計にフィードバックすることで、設計変更を行い設計品質を確保することが出来る。なお、図１における各ステップ（機能・手段）は、コンピュータ上で実行させるプログラムによって実現してもよいことは勿論である。

本実施例によれば、このように電源雑音を反射理論で解析することにより、設計妥当性の判定基準を明確とすることができた。また、本実施例によれば、ＬＳＩを安定動作させるためのプリント配線基板の電源−ＧＮＤの設計を確認することを容易化し、設計品質の向上に寄与することができる。

以上、本発明では、ＬＳＩを安定動作させるという観点にしたがって、単体ＬＳＩが要求する電源雑音許容値から妥当性判断を行なうシステム、方法を提案した。本発明の他の実施例として、複数のＬＳＩを想定し、あるＬＳＩから他のＬＳＩまでの透過インピーダンスを用いて、他のＬＳＩに与える許容値を加味した検証も実現可能である。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の処理手順を説明する図である。 電子回路基板（プリント基板）の構成例を説明する図である。 ＬＳＩ実装基板のモデルを示す図である。 プリント配線基板に実装されたＬＳＩチップの内部構成を模式的に示す図である。 電源・ＧＮＤプレーンモデルを説明する図である。 電源−ＧＮＤのインピーダンス特性を示す図である。 本発明の一実施例における電源雑音解析を説明する図である。 本発明の一実施例の妥当性検証を説明する図である。

符号の説明

１ 電子回路設計情報
２ コンデンサ特性データベース
３ ＬＳＩ特性データベース
１０ プリント配線基板（プリント基板）
１１、１１’ ＬＳＩ（ＬＳＩ）
１１Ａ ＬＳＩチップ
１２ バイパスコンデンサ
１３ 電源
２１ 電源層
２２ ＧＮＤ層
２３ 配線
２４ 絶縁体
２５、２６ チップ端子
２７ 出力バッファ
２８、２８’ ＬＳＩ端子
２９ ダンピング抵抗
３０ 電源
３１ 入力バッファ
Ｓ１１ 電源−ＧＮＤ情報抽出ステップ
Ｓ１２ パスコン接続情報抽出ステップ
Ｓ１３ ＬＳＩ情報抽出ステップ（ＬＳＩ情報抽出手段）
Ｓ１４、Ｓ１７ 部品データベース呼び出部品データベース呼び出し手段）
Ｓ１５ コンデンサインピーダンス特性抽出ステップ（解析モデル手段）
Ｓ１６ ＬＳＩ電源−ＧＮＤの入力インピーダンス抽出ステップ（電源雑音解析手段）
Ｓ１７ 電源雑音妥当性判断ステップ（電源雑音妥当性判断手段）
Ｓ１８ 基板＋特性インピーダンス計算、
Ｓ１９ ＬＳＩモデル抽出ステップ（ＬＳＩモデル抽出手段）
Ｓ２０ コンデンサモデル抽出ステップ（コンデンサモデル抽出手段）
Ｓ２１ 設計変更ステップ（設計変更手段）

Claims (12)

1. 半導体デバイスが実装される電子回路基板の設計妥当性を検証する方法であって、
   前記電子回路基板側から前記半導体デバイスへ入力される電圧に対する前記半導体デバイスでの反射電圧を求め、
   前記反射電圧が前記半導体デバイスの動作を保証する電源変動許容の範囲内に収まるか否かを判定し、設計妥当性の検証を行い、
   前記電子回路基板上の前記半導体デバイスの電源−グランド間入力インピーダンスと、前記半導体デバイスを除いた前記電子回路基板全体の反射インピーダンス特性と、に基づき規定される反射係数から、前記電子回路基板側からの入力電圧に対する前記半導体デバイスでの反射電圧を求める、ことを特徴とする電子回路基板の設計妥当性検証方法。
2. ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
   ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
   前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
   電源電圧をＶＤＤとして、
   前記電子回路基板から前記半導体デバイスへ入力される電圧Ｖｉｎ［ｉ］は、
   Ｖｉｎ［ｉ］＝ＶＤＤ−Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
   で与えられ、
   反射電圧Ｖｒ［ｉ］を、
   Ｖｒ［ｉ］＝Ｖｉｎ［ｉ］×（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）
   で求め、
   前記反射電圧Ｖｒ［ｉ］の絶対値｜Ｖｒ［ｉ］｜が、電源変動許容範囲ΔＶ以下である条件、
   ｜Ｖｒ［ｉ］｜≦ΔＶ
   を満たすか否かを判定する、ことを特徴とする請求項１記載の電子回路基板の設計妥当性検証方法。
3. ΔＶ／ＶＤＤをｖとし、Ｚ１１［ｉ］、Ｚｌｓｉ［ｉ］が、条件式
   ０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
   を満たさない半導体デバイスが存在する場合、設計が妥当でないと判定し、
   前記電子回路基板上に実装される全ての半導体デバイスについて、上記条件式を満たすとき設計妥当と判定する、ことを特徴とする請求項２記載の電子回路基板の設計妥当性検証方法。
4. 電子回路基板の設計情報から電源−グランド情報を抽出し、前記電子回路基板のインピーダンス特性を計算し、
   前記電子回路基板の電源−グランド間に接続されるバイパスコンデンサの接続情報を抽出し、前記電子回路基板とバイパスコンデンサを合わせたインピーダンス特性Ｚ１１を計算し、
   前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性Ｚ１１［ｉ］と、ｉ番目の前記半導体デバイスの電源−グランド間入力インピーダンスＺｌｓｉ［ｉ］を計算し、
   電源変動許容範囲ΔＶと電源電圧ＶＤＤの比ｖ＝ΔＶ／ＶＤＤについて、
   ０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
   をみたすか否かを電子回路基板に実装される半導体デバイスについてチェックする、ことを特徴とする請求項２記載の電子回路基板の設計妥当性検証方法。
5. 半導体デバイスが実装される電子回路基板の設計妥当性を検証する装置であって、
   前記電子回路基板側から前記半導体デバイスへ入力される電圧に対する前記半導体デバイスでの反射電圧を求める手段と、
   前記反射電圧が前記半導体デバイスの動作を保証する電源変動許容の範囲内に収まるか否かを判定し、設計妥当性の検証を行う手段と、
   を備え
   前記反射電圧を求める手段は、電子回路基板上の前記半導体デバイスの電源−グランド間入力インピーダンスと、前記半導体デバイスを除いた前記電子回路基板全体の反射インピーダンス特性と、に基づき規定される反射係数から、前記電子回路基板側からの入力電圧に対する前記半導体デバイスでの反射電圧を求める、ことを特徴とする電子回路基板の設計妥当性検証装置。
6. ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
   ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
   前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
   電源電圧をＶＤＤとして、
   前記電子回路基板から前記半導体デバイスへ入力される入力電圧Ｖｉｎ［ｉ］は、
   Ｖｉｎ［ｉ］＝ＶＤＤ−Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
   で与えられ、
   反射電圧Ｖｒ［ｉ］を、
   Ｖｒ［ｉ］＝Ｖｉｎ［ｉ］×（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）
   で求め、
   反射電圧Ｖｒ［ｉ］の絶対値｜Ｖｒ［ｉ］｜が、電源変動許容範囲ΔＶ以下である条件、
   ｜Ｖｒ［ｉ］｜≦ΔＶ
   を満たすか否かを判定する、ことを特徴とする請求項５記載の電子回路基板の設計妥当性検証装置。
7. ΔＶ／ＶＤＤをｖとし、Ｚ１１［ｉ］、Ｚｌｓｉ［ｉ］が、条件式
   ０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
   を満たさない半導体デバイスが存在する場合、設計が妥当でないと判定し、
   前記電子回路基板上に実装される全ての半導体デバイスについて、上記条件式を満たすとき設計妥当と判定する、ことを特徴とする請求項６記載の電子回路基板の設計妥当性検証装置。
8. 電子回路基板の設計情報から電源−グランド情報を抽出し、前記電子回路基板のインピーダンス特性を計算し、
   前記電子回路基板の電源−グランド間に接続されるバイパスコンデンサの接続情報を抽出し、前記電子回路基板とバイパスコンデンサを合わせたインピーダンス特性を計算し、
   前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性Ｚ１１［ｉ］と、ｉ番目の前記半導体デバイスの電源−グランド間入力インピーダンスＺｌｓｉ［ｉ］を計算する手段と、
   電源変動許容範囲ΔＶと電源電圧ＶＤＤの比ｖについて、
   ０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
   をみたすか否かを電子回路基板に実装される半導体デバイスについてチェックする手段と、
   を備えたことを特徴とする請求項６記載の電子回路基板の設計妥当性検証装置。
9. 半導体デバイスが実装される電子回路基板の設計妥当性を検証するコンピュータに、
   前記電子回路基板側から前記半導体デバイスへ入力される電圧に対する前記半導体デバイスでの反射電圧を求める処理と、
   前記反射電圧が前記半導体デバイスの動作を保証する電源変動許容の範囲内に収まるか否かを判定し、設計妥当性の検証を行う処理と、
   を実行させるプログラムであって、
   前記反射電圧を求める処理が、前記電子回路基板上の前記半導体デバイスの電源−グランド間入力インピーダンスと、前記半導体デバイスを除いた前記電子回路基板全体の反射インピーダンス特性と、に基づき規定される反射係数から、前記電子回路基板側からの入力電圧に対する前記半導体デバイスでの反射電圧を求める、ことを特徴とするプログラム。
10. ｎ個（ｎは所定の正整数）の前記半導体デバイスが前記電子回路基板に実装されるものとして、
    ｉ番目（だだし、ｉ＝１〜ｎ）の前記半導体デバイスに関して、入力インピーダンス特性をＺｌｓｉ［ｉ］とし、
    前記電子回路基板全体から前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性をＺ１１［ｉ］とし、
    電源電圧をＶＤＤとして、
    前記電子回路基板から前記半導体デバイスへ入力される入力電圧Ｖｉｎ［ｉ］は、
    Ｖｉｎ［ｉ］＝ＶＤＤ−Ｚｌｓｉ［ｉ］×ＶＤＤ／（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）
    で与えられ、
    反射電圧Ｖｒ［ｉ］を
    Ｖｒ［ｉ］＝Ｖｉｎ［ｉ］×（Ｚｌｓｉ［ｉ］＋Ｚ１１［ｉ］）／（Ｚｌｓｉ［ｉ］−Ｚ１１［ｉ］）
    で求め、
    前記反射電圧Ｖｒ［ｉ］の絶対値｜Ｖｒ［ｉ］｜が、電源変動許容範囲ΔＶ以下である条件、
    ｜Ｖｒ［ｉ］｜≦ΔＶ
    を満たすか否かを判定する処理を前記コンピュータに実行させる請求項９記載のプログラム。
11. ΔＶ／ＶＤＤをｖとし、Ｚ１１［ｉ］、Ｚｌｓｉ［ｉ］が、条件式
    ０≦Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
    を満たさない半導体デバイスが存在する場合、設計が妥当でないと判定し、
    前記電子回路基板上に実装される全ての半導体デバイスについて、上記条件式を満たすとき設計妥当と判定する処理を前記コンピュータに実行させる請求項１０記載のプログラム。
12. 電子回路基板の設計情報から電源−グランド情報を抽出し、前記電子回路基板のインピーダンス特性を計算し、
    前記電子回路基板の電源−グランド間に接続されるバイパスコンデンサの接続情報を抽出し、前記電子回路基板とバイパスコンデンサを合わせたインピーダンス特性を計算し、
    前記ｉ番目の前記半導体デバイスを除いた特性であり、且つ、前記ｉ番目の前記半導体デバイスが実装される位置から見た反射インピーダンス特性Ｚ１１［ｉ］と、ｉ番目の前記半導体デバイスの電源−グランド間入力インピーダンスＺｌｓｉ［ｉ］を計算し、
    電源変動許容範囲ΔＶと電源電圧ＶＤＤの比ｖについて、
    ０≦ Ｚ１１［ｉ］≦｛２ｖ＋１＋√（８ｖ＋１）｝×Ｚｌｓｉ［ｉ］／｛２（１−ｖ）｝
    をみたすか否かを電子回路基板に実装される半導体デバイスについてチェックする、処理を前記コンピュータに実行させる請求項１０記載のプログラム。

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