WO2010067502A1 - 電子システム設計手法 - Google Patents

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WO2010067502A1
WO2010067502A1 PCT/JP2009/005454 JP2009005454W WO2010067502A1 WO 2010067502 A1 WO2010067502 A1 WO 2010067502A1 JP 2009005454 W JP2009005454 W JP 2009005454W WO 2010067502 A1 WO2010067502 A1 WO 2010067502A1
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wiring
electronic system
board
design method
system design
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PCT/JP2009/005454
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Inventor
楠本馨一
徳永真也
伊藤光実
瀬古公一
Original Assignee
パナソニック株式会社
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer

Definitions

  • the present invention relates to an electronic system design technique, and particularly to a design tool technique for shortening a design period.
  • An electronic system is generally composed of various element parts.
  • the component parts referred to here are individual electronic parts (discrete parts) such as transistors, resistors, capacitors, inductor elements, or integrated circuit chips (LSI: Large Scale Integration), and a package (PKG: Package) for mounting the LSI. And a printed circuit board (PCB: Printed Circuit Circuit Board) for wiring between PKGs.
  • the wiring is required not only to physically connect the input / output terminals between the respective component parts but also to satisfy excellent electrical characteristics in order to propagate high-speed signals.
  • the main purpose of the design was to connect the component parts by wiring.
  • the electronic system has been designed to ensure the wiring connection and satisfy the electrical characteristics capable of high-speed signal propagation.
  • the complexity of the evaluation index for optimizing the design is increasing.
  • the influence of wiring inductance will be described in detail with reference to FIG.
  • the horizontal axis shows the rise time tr of the signal propagating through the wiring (the time required to change from 10% to 90% of the signal amplitude), and the vertical axis shows the wiring length L.
  • the signal rise time tr has been 1 ns or more (corresponding to a frequency of about 200 MHz) in the design so far, from FIG. 1, it is not necessary to consider the inductance in the design of the LSI, PKG, and PCB. Each element component should be designed with emphasis on the realization of connection by wiring without emphasizing the electrical characteristics.
  • the signal propagating due to the speeding up of the electronic system is rapidly increasing, the rise time tr approaches 0.1 ns (frequency exceeds 1 GHz), and the rise time tr becomes shorter in the future. It is expected to continue.
  • the first board is used by a prediction function for predicting the wiring distribution of the board using design information of the first board as input data.
  • the basic wiring distribution of the first board is estimated before the actual design of the electronic system, and the wiring design of the first board is estimated by performing the process of obtaining the basic wiring distribution and outputting the basic wiring distribution. Policy can be determined.
  • the element wiring within the structure restriction of the first board using the wiring distribution of the first board and the structure restriction of the wiring due to the electrical characteristics as input information.
  • the element wiring resource satisfying the electrical characteristics is estimated from the basic wiring distribution of the first substrate before designing the actual electronic system to It is possible to determine the wiring design policy of the first substrate including the characteristics.
  • a prediction function is used as design information of a first board as first input data, and a prediction function for predicting a wiring distribution of the board is used.
  • the basic wiring distribution of the first substrate is obtained, the basic wiring distribution within the structural restrictions based on the electrical characteristics is obtained and used as an element wiring resource, and the element wiring resource is compared with the required number of signals that require the electrical characteristics.
  • a prediction function is used as design information of a first board as first input data, and a prediction function for predicting a wiring distribution of the board is used.
  • a first basic wiring distribution of the first substrate is obtained, and the basic wiring distribution within a structural restriction based on an electrical characteristic is obtained and used as a first element wiring resource.
  • a first comparison result obtained by comparing the requested number is output, the second board design information is used as second input data, a prediction function is used, and the second function is used by the prediction function for predicting the wiring distribution of the board.
  • a second basic wiring distribution of the substrate of the first board is obtained, the basic wiring distribution within the structural restrictions based on the electrical characteristics is obtained and used as a second element wiring resource, the element wiring resource and the required number of signals requiring the electrical characteristics,
  • the second comparison result is output, and the analysis result obtained by comparing the first comparison result and the second comparison result is output, thereby including the electrical characteristics before designing the actual electronic system.
  • the wiring design policy of the first and second substrates it is possible to determine which substrate wiring design is to be preferentially performed.
  • the wiring design of the electronic system satisfies the electrical characteristics, and avoids the large detour wiring and redoing of the design because the wiring cannot be done later in the design. be able to.
  • FIG. 2 shows an electronic system to be designed.
  • the electronic system of FIG. 2 is electrically connected by LSIs 3 and 5, PKGs 2 and 4, and PCB 1, which are component parts, respectively, and connection means for connecting the respective wirings.
  • LSIs 3 and 5, PKGs 2 and 4, and PCB 1 which are component parts, respectively, and connection means for connecting the respective wirings.
  • the optimal design method is to estimate the relationship between the wiring length and the number of wirings by using the wiring model for the wiring resources of the LSI 3 and 5, the PKGs 2 and 4, and the PCB 1, which are the component parts constituting the electronic system.
  • a first embodiment for determining the will be described.
  • FIG. 3 is a diagram showing a technique for analyzing whether it is appropriate to preferentially design the wiring of the PCB 1 over other element parts.
  • PCB 1 is generalized as the first substrate.
  • the board information 7 the area of the first board and the number of wiring layers 8s, the arrangement 9s of the component parts on the first board, the number of input / output terminals 10s of the first board, and the design rule 11s of the first board are used to estimate the wiring resource of the first substrate by the resource calculation process 30 and to obtain the basic distribution 18.
  • the element wiring resource determination 21 within the limits of the first substrate, the wiring resources that do not require consideration of electrical characteristics in the basic distribution 18 and the necessary wiring resources are sorted.
  • a prediction function selection 16 for estimating the basic wiring distribution of the first board, that is, the basic distribution 18 is performed based on the board information 7.
  • the selection 16 of the prediction function will be described.
  • the LSI 3 is arranged on the PKG 2, each connected by a chip face down by a bump, and the LSI 5 is arranged on the PKG 4, and the chip face is connected by a bump.
  • PKG2 and PKG4 are arranged on PCB1, and PKG2 and PKG4 are connected by a wiring group 6 of PCB1.
  • the prediction function group 15 is a group of functions determined by the following method, for example. That is, the PCB wiring length and the number of wirings are examined for several already designed electronic systems having a configuration similar to the configuration of the electronic system to be designed. Based on the survey results, the relationship between the wiring length and the number of wirings can be formulated.
  • N F (L) (1) It can be expressed as Here, L is the wiring length, and N is the number of wirings having the wiring length L.
  • F is a function indicating the relationship between the common wiring length L and the number N of wirings in an existing electronic system similar to the configuration of the design target electronic system.
  • the function F is a function estimated from an existing electronic system, and there are various derivation methods.
  • the simplest method is to investigate the wiring length and the number of wirings of the PCB of the existing electronic system.
  • the relationship is a function F.
  • the functions F1 and F2 are integrated into a function F3 by using a method such as averaging each function after obtaining each function F1 and F2.
  • the function Fk is selected in the selection 16 of the prediction function.
  • N Fk (L) wirings of the wiring length L on the first board to be designed from the function Fk according to the equation (1)
  • the basic wiring is calculated. Distribution can be estimated.
  • the basic wiring distribution is estimated 17 by the prediction function of the first board, and the basic distribution 18 is determined.
  • the basic distribution 18 indicates one form of information on the basic wiring distribution.
  • the input information is the signal frequency 12, and a specific method is, for example, judgment based on an electric circuit model.
  • the horizontal axis is the wiring length L
  • the vertical axis is the number N of wirings.
  • the number of wirings in the wiring region L2 corresponds to the area of the region (II) and is N (L2).
  • the number N (L1), N (L2) estimated by each prediction function Fk, and No, which is the target signal number 13 of the high-speed signal that satisfies the frequency 12 required in the electronic system to be designed, is set as the required amount 24.
  • decision 25 the estimated resource 23 is compared.
  • N (L1) of the estimated resources 23 and No of the requested amount 24 are compared. If N (L1) ⁇ No, the requested amount 24 is larger than the estimated resource 23 and the first amount is determined.
  • the number of wiring lines that satisfy the electrical characteristics is insufficient on the substrate. Therefore, a design technique that prioritizes the first substrate is selected in selection 26.
  • the relationship between the estimated resource 23 of PCB1 and the required amount 24 is shown as output information.
  • the wiring of the first substrate is advantageous in the overall design of the electronic system.
  • the first board has a sufficient number of wires satisfying the electrical characteristics.
  • the basic process 29 is applied 28 to the second substrate or other component parts. Whether or not the second board needs to be designed to give priority to the wiring design compared to the remaining component parts can be determined in the same manner as the first board. However, there are the following judgment methods.
  • the first board has a sufficient number of wires satisfying the inductance design limit, and the required number of wires No can be designed without considering the inductance. In this case, a design method giving priority to other element parts is selected.
  • PCB1 is prioritized by comparing the estimated resource 23 and the required amount 24 for the basic processing 29 as described above for each of the LSIs 3, 5, PKGs 2, 4, and PCB1. If it is determined that the wiring group 6 that needs to satisfy the electrical characteristics of the PCB 1 is preferentially designed, the LSI 3 to the PKG 2, the PCB 1 to the PKG 4, and the LSI 5 as shown in FIG. It is possible to connect to each other by a wiring that does not intersect with each element part.
  • the function G1 when the wiring structure S1 has a wiring length, the function G1 is selected, and when the wiring structure S2 has a wiring length and width, the function G2 is selected.
  • the input information is the frequency 12, and the necessary condition is obtained in the wiring structure restriction determination 19 using the wiring length as the wiring structure restriction by the function G1.
  • the wiring length through which a signal of frequency 12 can propagate is defined as a structure limit 20.
  • the rise time or the fall time of the signal propagating through the wiring of the first substrate may be used as the signal request information 14.
  • the substrate information 7 including the design information 8s, 9s, 10s, and 11s of the first substrate is used as input information, and the basic distribution estimation process 31 is performed to perform the first substrate wiring basic distribution. 33 is output.
  • the first substrate wiring basic distribution 33 is a distribution of the number of wirings with respect to the wiring length of the first substrate, which is the basic distribution 18, and Equation (1) is an example.
  • the basic distribution estimation process 31 includes a prediction function selection 16, a basic wiring distribution estimation 17 based on a first board prediction function, and a basic distribution 18. The selection from the prediction function group 15 in the selection 16 of the prediction function is the same as in FIG.
  • the structure process 32 for determining a wiring structure satisfying the electrical characteristics using the frequency 12 as input information outputs a wiring structure restriction 34.
  • the wiring structure restriction 34 includes information on a wiring structure through which a signal of frequency 12 can propagate.
  • the structure processing 32 includes the wiring structure restriction determination 19 and the structure restriction 20 as in FIG.
  • the resource estimation process 35 is executed using the first substrate wiring basic distribution 33 and the wiring structure restriction 34 as input information, and the estimated resource 36 of the first substrate is output.
  • the point that the resource estimation process 35 includes the element wiring resource determination 21 and the estimation resource 23 within the limits of the first board is the same as that in FIG.
  • the element wiring resource determination 21 within the limit of the first board determines an element wiring resource that is a wiring distribution obtained by extracting wirings that satisfy the wiring structure restriction 34 in the wiring basic distribution of the first board wiring basic distribution 33. .
  • information including the estimated resource 23 is output to the estimated resource 36 of the first substrate.
  • the board information 7a including design information corresponding to the design information 8s, 9s, 10s, and 11s of the first board and the first corresponding to the signal request information 14 in FIG.
  • Substrate signal request information 14a, substrate information 7b including design information corresponding to second substrate design information 8s, 9s, 10s, and 11s, and a second substrate signal corresponding to signal request information 14 in FIG. Request information 14b is input.
  • the first resource calculation process 30a is input with the board information 7a and the signal request information 14a of the first board, and the second resource calculation process 30b is set with the second board.
  • the board information 7b and the signal request information 14b are input.
  • the estimated resource corresponds to the estimated resource 23 in FIG. 3
  • the requested amount corresponds to the requested amount 24 in FIG.
  • the estimated resource corresponds to the estimated resource 23 in FIG. 3, and the requested amount corresponds to the requested amount 24 in FIG.
  • the prediction function group 37 corresponds to the prediction function group 15 of FIG. 3, but the first substrate and the second substrate are generally different in shape, and appropriate prediction functions are prepared for both. Therefore, it has a larger number of functions than the prediction function group 15 of FIG.
  • the first substrate priority design method is selected 40.
  • the second substrate priority design method is selected 41.
  • the electronic system design method according to the present invention has the effect of being able to determine the priority of LSI, PKG, and PCB wiring design, and is useful as a design tool that shortens the design period. .

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Abstract

　電子システムの設計において集積回路チップ（ＬＳＩ）、パッケージ（ＰＫＧ）、及びプリント基板（ＰＣＢ）を独立に平行して設計すると、設計の終了段階近くで電気特性を満足しない場合が発生してしまう。そこで、電子システムの全体設計を開始する前に各要素部品（ＬＳＩ、ＰＫＧ、ＰＣＢ等の部品）の設計手順を決定して、優先的に設計する要素部品のリソースの割り当てを決定した後に残りの要素部品の設計に取り掛かる。そのため、基板の設計情報（８ｓ～１１ｓ）を入力データとして利用し、基板の配線分布を予測するための予測関数によって基板の基本配線分布（１８）を求め、当該基本配線分布を出力する。

Description

電子システム設計手法
　本発明は、電子システムの設計手法に関し、特に設計期間を短縮する設計ツールの技術に関するものである。
　電子システムは、一般に種々の要素部品によって構成されている。ここに言う要素部品とは、トランジスタ、抵抗、容量、インダクタ素子等の個別の電子部品（ディスクリート部品）又は集積回路チップ（ＬＳＩ：Large Scale Integration）と、ＬＳＩを装着するパッケージ（ＰＫＧ：Package）と、ＰＫＧ間の配線のためのプリント基板（ＰＣＢ：Printed Circuit Board）とを含む。
　従来、電子システムを構成する要素部品の設計と製造とは、異なる製造会社が請け負うことになっている。とりわけ、ＬＳＩ、ＰＫＧ、ＰＣＢの設計は電子システム毎に専用を前提とした設計を行うため、各々の設計に５～６ヶ月程度を要するという現状がある。各々の設計は相互に連携を取りながら同時進行で進めることによって、全設計期間の短縮を図っている。
　要素部品の設計方法について各々の設計が同時進行しながらも、ＰＣＢ設計を優先的に行うことによって全設計期間を短縮するためのツールに関する設計技術が知られている（特許文献１参照）。
特開２００８－００９７７６号公報
　全体設計の終了近くになってＬＳＩ、ＰＫＧ、ＰＣＢの配線での接続において不整合が発生することが多く、接続の完結が困難となり配線を大きく迂回して接続するか、最悪の場合には接続ができないといった状況に陥ることがあった。このような場合にはＬＳＩの入出力端子の位置を変更したり、ＰＫＧ設計をやり直したりといった修正を行うことになる。その結果、配線が交差したり、電源プレーン、グランドプレーンを設けることができなくなって電気特性が劣化する。
　しかしながら、配線接続が困難であることが判明するのは設計の終了段階であることが多いことから、修正には大きな制限を伴う。この制限のために、現行の設計では配線の電気特性等に、マージンを含めて十分に特性を満足することができなくなることさえある。その結果、設計の初期段階まで戻って設計をやり直す等の設計工数の大幅な増加を余儀なく受け入れることになることや、設計終了を延期する必要さえ生じるといった問題があった。
　今後、電子システムはより複雑な構成で実現されることになる。具体的には、多くの要素部品であるＬＳＩや受動素子がより小容積で実装されることになり、各々の要素部品はＰＣＢに限定されることなく、ワイヤ、マイクロ基板、シリコンインターポーザー、カーボンナノチューブ等の接続手段を複雑に組み合わせながら、更には、３次元実装といったＬＳＩを何段にも重ね合わせた構造の技術が発展する。
　設計者にとって将来の電子システム設計にあっては、現行よりも複雑な構成の電子システムを設計することになり、従来技術の課題は更に問題が大きくなる。そのため、人が介入し経験的に設計方針を決定する等、電子システムの複数の要素部品のうちから優先することが必要な要素部品を選択することが困難になる。これにより、現行の電子システム設計手法では、将来の電子システムの最適化は不可能になると考えられる。
　本発明によれば、電子システムの要素部品であるＬＳＩ、ＰＫＧ、ＰＣＢの各々を接続する配線において、配線を伝播する信号の高速化が急激に進んでいるといった事情について着目する。つまり、配線は各々の要素部品間の入出力端子を物理的に接続するだけではなく高速信号を伝播するために優れた電気的な特性をも満足する必要が出てきている。従来の設計手法では要素部品間を配線によって接続することが設計の主たる目的であったが、配線の接続の実現を確保し、かつ高速信号の伝播が可能な電気特性を満足するといった電子システムの最適化にあっては、設計を最適化する評価指数の複雑度が増す一方である。
　図１を用いて、配線インダクタンスの影響を詳細に説明する。横軸は配線を伝播する信号の立ち上がり時間ｔｒ（信号の振幅の１０％から９０％まで変化するのに要する時間）を示しており、縦軸は配線長Ｌを示している。ＰＣＢ、ＰＫＧ、ＬＳＩの各々の三角形（ａ）、（ｂ）、（ｃ）で囲まれている領域はインダクタンスを考慮した電気的な特性を満足する設計が必要となることを示している。ＰＣＢの領域（ａ）に着目すると、立ち上がり時間ｔｒ＝０．１ｎｓにおいて配線長Ｌ２＝１０～１００ｍｍでインダクタンスを考慮した設計が必要であり、配線長Ｌ１＝０～１０ｍｍではインダクタンスが信号伝播に与える悪影響が殆どないと言える。残りの１００ｍｍを超える配線長では配線距離が長すぎるので、配線は抵抗性となりインダクタンスの影響を考慮する必要がなくなるが、伝播時間が長くなることから、高速信号の伝播に使うことができない。
　ところで、これまでの設計では信号の立ち上がり時間ｔｒが１ｎｓ以上（周波数では２００ＭＨｚ程度に対応）であったため、図１からＬＳＩ、ＰＫＧ、ＰＣＢの設計は全てインダクタンスを考慮する必要がないことになり、各々の要素部品は電気的な特性に重点を置くことなく配線による接続の実現に重点をおいて設計を行えばよかった。しかしながら、電子システムの高速化によって伝播する信号は高速化が急激に進んでおり、立ち上がり時間ｔｒは０．１ｎｓ（周波数では１ＧＨｚを超える。）に近づき、更なる将来において、立ち上がり時間ｔｒは短くなっていくことが予想される。このような高速信号の伝播においては、例えば立ち上がり時間ｔｒが０．０１ｎｓではＬＳＩ、ＰＫＧ、ＰＣＢの全てにおいてインダクタンスを考慮した配線設計が必要となる。このように、近年及び更なる将来においては、ますます配線の電気特性を考慮した要素部品間の配線設計が重要となるわけである。
　このような背景にあっては、従来のようなＬＳＩ、ＰＫＧ、ＰＣＢを独立に平行して設計を行うといった手法をとると、設計の終了段階近くで電気特性を満足しない場合が発生してしまう。このため、設計を開始する前に各要素部品（ＬＳＩ、ＰＫＧ、ＰＣＢ等の部品）の設計手順を決定して、優先的に配線設計を行う要素部品を決定した効率的なリソースの割り当てを行った後に各要素部品の設計に取り掛かるといった、電子システムの全体設計を開始するための前処理を実施することが有効な手段である。
　そこで、本発明の１つの実施形態によれば、電子システム設計手法において、第１の基板の設計情報を入力データとして利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の基本配線分布を求めて前記基本配線分布を出力する処理を行うことによって、前記第１の基板の基本配線分布を実際の前記電子システムの設計前に推定し前記第１の基板の配線設計の方針を決定することができる。
　本発明の他の実施形態によれば、電子システム設計手法において、第１の基板の配線分布と電気特性による配線の構造制限とを入力情報として前記第１の基板の前記構造制限内の要素配線リソースを求めて該要素配線リソースを出力することによって、実際の前記電子システムの設計前に前記第１の基板の基本配線分布のうちから前記電気特性を満足する前記要素配線リソースを推定して電気特性を含めて前記第１の基板の配線設計の方針を決定することができる。
　本発明の更に他の実施形態によれば、電子システム設計手法において、第１の基板の設計情報を第１の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の基本配線分布を求め、電気特性に基づく構造制限内の前記基本配線分布を求めて要素配線リソースとし、該要素配線リソースと前記電気特性が必要な信号の要求数とを比較した結果を出力することにより、実際の前記電子システムの設計前に電気特性を含めた前記第１の基板の配線設計の方針を決定することができる。
　本発明の更に他の実施形態によれば、電子システム設計手法において、第１の基板の設計情報を第１の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の第１の基本配線分布を求め、電気特性に基づく構造制限内の前記基本配線分布を求めて第１の要素配線リソースとし該要素配線リソースと前記電気特性が必要な信号の要求数とを比較した第１の比較結果を出力し、第２の基板の設計情報を第２の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第２の基板の第２の基本配線分布を求め、電気特性に基づく構造制限内の前記基本配線分布を求めて第２の要素配線リソースとし該要素配線リソースと前記電気特性が必要な信号の要求数とを比較した第２の比較結果を出力し、前記第１の比較結果と前記第２の比較結果とを比較した分析結果を出力することにより、実際の前記電子システムの設計前に電気特性を含めた前記第１及び第２の基板の配線設計の方針において、いずれの基板の配線設計を優先的に行うかを決定することができる。
　本発明によれば、電子システムの設計においてＬＳＩ、ＰＫＧ、ＰＣＢの配線設計の優先順位を決定することができるツールを提供することが可能である。このツールによって決定した配線設計の優先順位に従って設計を実施することにより、電子システムの配線設計は電気特性を満たしながら、設計の後期で配線ができなくなり大きな迂回配線や設計のやり直しすることを回避することができる。
信号遷移時間に対するインダクタンス考慮の領域を示す図である。 ＰＣＢ上に配置配線された電子システムを示す図である。 本発明の第１の実施形態の構成図である。 配線長分布を示す図である。 本発明の第２の実施形態の構成図である。 本発明の第３の実施形態の構成図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　《第１の実施形態》
　図２は、設計対象となる電子システムを示している。図２の電子システムは、各々要素部品であるＬＳＩ３，５と、ＰＫＧ２，４と、ＰＣＢ１とが各々に備える配線と各々の配線間を接続する接続手段とによって電気的に接続している。これまでの説明のとおり、ＬＳＩ３，５と、ＰＫＧ２，４と、ＰＣＢ１との各要素部品のうちいずれを優先的に配線することが電子システム全体の配線設計を最も上手に完結することにつながるのかを分析することは重要である。ここでは、電子システムを構成する各要素部品であるＬＳＩ３，５と、ＰＫＧ２，４と、ＰＣＢ１とが持つ配線リソースを、配線モデルによって配線長と配線本数との関係を推定して最適な設計手法を決定するための第１の実施形態について説明を行う。
　図３は、ＰＣＢ１の配線設計を他の要素部品よりも優先的に行うことが適切であるかどうかを解析する手法を示す図である。以下の説明では、ＰＣＢ１は第１の基板として一般化する。基板情報７として第１の基板の面積及び配線層数８ｓと、第１の基板上の要素部品の配置９ｓと、第１の基板の入出力端子数１０ｓと、第１の基板のデザインルール１１ｓとを用いて、リソース算出処理３０によって第１の基板の配線リソースを推定し基本分布１８とする。第１の基板の制限内の要素配線リソース決定２１では基本分布１８のうち電気特性の考慮が不要な配線リソースと必要な配線リソースとの仕分けを行う。基板情報７によって第１の基板の基本配線分布すなわち基本分布１８を推定する予測関数の選定１６を行う。
　ここで、予測関数の選定１６について説明を行う。図２に示された電子システムにおいて、ＬＳＩ３はＰＫＧ２上に配置されており、各々はバンプによってチップフェイスダウンで接続され、ＬＳＩ５はＰＫＧ４上に配置されており、バンプによってチップフェイスダウンで接続されている。更に、ＰＣＢ１上にＰＫＧ２とＰＫＧ４とが配置されており、ＰＫＧ２とＰＫＧ４とはＰＣＢ１の配線群６によって接続されている。
　ところで、予測関数群１５は、例えば次の方法によって決定した関数の集まりである。すなわち、設計対象の電子システムの構成と類似の構成を持った幾つかの既に設計済みの電子システムに関してＰＣＢの配線長と配線本数とを調べる。この調査結果に基づいて配線長と配線本数との関係は定式化でき、
　Ｎ＝Ｆ（Ｌ）　　　　　…（１）
のように表現できる。ここで、Ｌは配線長であり、Ｎは配線長Ｌを持つ配線の本数である。Ｆは、設計対象電子システムの構成に類似する既存の電子システムにおいて共通の配線長Ｌと配線本数Ｎとの関係を示す関数である。関数Ｆは、既存の電子システムから推定した関数であり、その導出の方法は様々であるが、最も簡単な方法は既存の電子システムのＰＣＢの配線長と配線本数とを調査して、それらの関係を関数Ｆとする方法である。既存の電子システムが複数ある場合には各々の関数Ｆ１及びＦ２を求めた後に各々の関数を平均化する等の手法を用いることで、関数Ｆ１及びＦ２を統合して関数Ｆ３とする方法もある。導出された関数はＦｉ（ｉ＝０，１，２，３，…，ｋ，…，ｎ）として予測関数群１５に保持されている。
　予測関数Ｆの選定１６では、基板情報７によって関数Ｆｉ（ｉ＝０，１，２，３，…，ｋ，…，ｎ）のうちの１つに対応付けが行われる。ここでは、予測関数の選定１６で関数Ｆｋが選択されたものとする。第１の基板の予測関数による基本配線分布の推定１７では、関数Ｆｋから式（１）によって設計対象の第１の基板上に配線長Ｌの配線がＮ＝Ｆｋ（Ｌ）本あると基本配線分布を推定することができる。この関数Ｆｋによって、第１の基板の予測関数による基本配線分布の推定１７がなされ基本分布１８が決定する。基本分布１８とは基本配線分布の１つの情報の形態を示す。図４に、配線長Ｌに対する配線本数ＮにおけるＮ＝Ｆｋ（Ｌ）の関係を示す。
　配線に信号が伝播するとき電気的な特性の考慮の必要あるいは不要の判断は配線構造制限決定１９で行われる。入力情報としては信号の周波数１２であり、具体的な方法としては、例えば電気回路モデルによる判断がある。図４において横軸は配線長Ｌであり縦軸は配線本数Ｎであり、前述の図１におけるＰＣＢの配線でインダクタンスを考慮する必要がない配線領域Ｌ１の配線本数は、図４における領域（Ｉ）の面積に相当しＮ（Ｌ１）本である。同様に、配線領域Ｌ２の配線本数は領域（ＩＩ）の面積に相当しＮ（Ｌ２）本となる。各々の予測関数Ｆｋによって推定された本数Ｎ（Ｌ１）、Ｎ（Ｌ２）と、設計対象の電子システムにおいて必要である周波数１２を満足する高速信号の対象信号数１３であるＮｏを要求量２４として判断２５において推定リソース２３と比較を行う。判断２５では推定リソース２３のＮ（Ｌ１）本と要求量２４のＮｏ本とを比較してＮ（Ｌ１）＜Ｎｏの場合には、推定リソース２３よりも要求量２４の方が多く第１の基板には電気的な特性を満足する配線本数が不足していることになる。したがって、第１の基板を優先する設計手法が選択２６において選択される。ここで、第１の基板設計優先判断結果２７にはＰＣＢ１の推定リソース２３と要求量２４との関係が出力情報として示される。第１の基板の配線設計を優先的に行うことが電子システムの全体設計において優位となることが判るわけである。一方、推定リソース２３が要求量２４よりも大きい場合には第１の基板には電気特性を満足する配線本数が十分に備わっていることになる。この場合には、第２の基板、あるいは他の要素部品に対して基本処理２９を適用２８する。第２の基板が残りの要素部品と比較して配線設計を優先する設計が必要か否かを、第１の基板と同様にして決定することができる。ただし、次のような判断手法もある。
　（Ｉ）　Ｎｏ＜Ｎ（Ｌ１）のとき
　第１の基板にはインダクタンス設計制限を満たす配線本数が充足しており、必要配線数Ｎｏ本はインダクタンスを考慮せずに設計が可能な状況である。この場合には、他の要素部品を優先する設計手法を選択する。
　（II）　Ｎ（Ｌ１）＜Ｎｏ＜Ｎ（Ｌ２）のとき
　第１の基板にはインダクタンス設計制限を満たしインダクタンスを考慮せずに設計可能な配線本数がＮ（Ｌ１）本、インダクタンスを考慮する必要がある配線本数がＮｏ－Ｎ（Ｌ１）本存在する状況である。この場合には、第１の基板優先の設計手法を選択する。
　（III）　Ｎ（Ｌ２）＜Ｎｏのとき
　第１の基板にはインダクタンス設計制限を満たす配線本数がＮ（Ｌ２）本、満たさない配線本数がＮｏ－Ｎ（Ｌ２）本存在する状況である。この場合には、第１の基板を見直す必要がある。
　以上のような基本処理２９をＬＳＩ３，５と、ＰＫＧ２，４と、ＰＣＢ１との各々に対して推定リソース２３と要求量２４とを比較することによって、ＰＣＢ１を優先する設計手法をとる必要があることを判断した後に、ＰＣＢ１の電気的特性を満足する必要がある配線群６を優先的に設計すれば、図２に示されているようにＬＳＩ３からＰＫＧ２、更にはＰＣＢ１からＰＫＧ４、更にはＬＳＩ５への配線が各々の要素部品で交差することのない配線で接続することができる。
　最後に、周波数１２から配線構造制限決定１９の処理の一例を述べる。第１の基板の配線を伝播する信号の周波数１２を信号要求情報１４として、信号が伝播するために必要な電気特性を持った配線構造を、
　Ｓｉ＝Ｇｉ（ｆ）　　　　…（２）
から求める。ここで、Ｓｉ（ｉ＝１，２，３，…，ｋ，…，ｎ）は配線構造であり、ｆは伝播信号の周波数である。Ｇｉ（ｉ＝１，２，３，…，ｋ，…，ｎ）は、周波数ｆから配線構造を求める関数である。関数Ｇｉは対応する配線構造Ｓｉによって選択するのがよい。例えば、配線構造Ｓ１が配線長の場合は関数Ｇ１が選択され、配線構造Ｓ２が配線長と幅の場合は関数Ｇ２が選択される等である。入力情報は周波数１２であり関数Ｇ１によって配線長を配線構造制限として配線構造制限決定１９で必要な条件が求められる。周波数１２の信号が伝播できる配線長を構造制限２０とする。
　なお、信号要求情報１４としての周波数１２に代えて、第１の基板の配線を伝播する信号の立ち上がり時間あるいは立ち下がり時間を信号要求情報１４として用いることとしてもよい。
　《第２の実施形態》
　第２の実施形態を示す図５では、第１の基板の設計情報８ｓ，９ｓ，１０ｓ，１１ｓを含む基板情報７を入力情報とし、基本分布推定処理３１を行って第１の基板配線基本分布３３を出力する。第１の基板配線基本分布３３は第１の基板の配線長に対する配線本数の分布であり、基本分布１８であり、式（１）が一例である。基本分布推定処理３１には予測関数の選定１６と、第１の基板の予測関数による基本配線分布の推定１７と、基本分布１８とが含まれる。予測関数の選定１６にて予測関数群１５から選定が行われる点は図３と同じである。
　周波数１２を入力情報として電気的特性を満足する配線構造を決定する構造処理３２は配線構造制限３４を出力する。配線構造制限３４には周波数１２の信号が伝播できる配線構造の情報が含まれている。構造処理３２に配線構造制限決定１９と構造制限２０とが含まれている点は図３と同じである。
　第１の基板配線基本分布３３と配線構造制限３４とを入力情報としてリソース推定処理３５が実行され、第１の基板の推定リソース３６が出力される。リソース推定処理３５が第１の基板の制限内の要素配線リソース決定２１と推定リソース２３とを含んでいる点は図３と同じである。第１の基板の制限内の要素配線リソース決定２１は、第１の基板配線基本分布３３の配線基本分布中で配線構造制限３４を満足する配線を抽出した配線分布である要素配線リソースを決定する。この要素配線リソースを推定リソース２３として、第１の基板の推定リソース３６には推定リソース２３を含む情報を出力する。
　《第３の実施形態》
　第３の実施形態を示す図６では、第１の基板の設計情報８ｓ，９ｓ，１０ｓ，１１ｓに相当する設計情報を含む基板情報７ａと、図３の信号要求情報１４に相当する第１の基板の信号要求情報１４ａと、第２の基板の設計情報８ｓ，９ｓ，１０ｓ，１１ｓに相当する設計情報を含む基板情報７ｂと、図３の信号要求情報１４に相当する第２の基板の信号要求情報１４ｂとが入力される。
　リソース算出処理は２つあって、第１のリソース算出処理３０ａには第１の基板の基板情報７ａと信号要求情報１４ａとが入力され、第２のリソース算出処理３０ｂには第２の基板の基板情報７ｂと信号要求情報１４ｂとが入力される。第１のリソース算出処理３０ａは基板情報７ａと信号要求情報１４ａとが入力されて、予測関数群３７を使ってＳ１量３８ａ（＝推定リソース－要求量）を出力する。ここで、推定リソースは図３の推定リソース２３に相当するものであり、要求量は図３の要求量２４に相当するものである。第２のリソース算出処理３０ｂは基板情報７ｂと信号要求情報１４ｂとが入力されて、予測関数群３７を使ってＳ２量３８ｂ（＝推定リソース－要求量）を出力する。ここで、推定リソースは図３の推定リソース２３に相当するものであり、要求量は図３の要求量２４に相当するものである。予測関数群３７は図３の予測関数群１５に相当するが、第１の基板と第２の基板とは形状が大きく異なる場合が一般的であり、双方に適切な予測関数を用意することになるため、図３の予測関数群１５よりも多数の関数を備えている。
　更に、Ｓ１量３８ａとＳ２量３８ｂとを比較３９で比較してＳ１量３８ａよりもＳ２量３８ｂの方が大であった場合には、第１の基板優先の設計手法を選択４０する。一方、Ｓ１量３８ａよりもＳ２量３８ｂの方が小であった場合には、第２の基板優先の設計手法を選択４１する。これらの選択４０，４１の結果に従うことによって、図２に示されているようなＬＳＩ３からＰＫＧ２、更にはＰＣＢ１からＰＫＧ４、更にはＬＳＩ５への配線が各々の要素部品で交差することのない配線で接続することができる。
　以上説明してきたとおり、本発明に係る電子システム設計手法は、ＬＳＩ、ＰＫＧ、ＰＣＢの配線設計の優先順位を決定することができる効果を有し、設計期間を短縮する設計ツール等として有用である。
８ｓ　　第１の基板の面積及び配線層数
９ｓ　　第１の基板上の要素部品の配置位置
１０ｓ　第１の基板の入出力端子数
１１ｓ　第１の基板のデザインルール
１５　　予測関数群
１６　　第１の基板の基本配線分布を推定する予測関数の選定
１７　　基本配線分布の推定
１９　　配線構造制限決定
２３　　推定リソース
２６　　第１の基板優先の設計手法を選択
２７　　第１の基板設計優先判断結果
２８　　第２の基板、要素部品に対して基本処理を適用

Claims (16)

  1. 　第１の基板の設計情報を入力データとして利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の基本配線分布を求めるステップと、
    　前記基本配線分布を出力するステップとを備えたことを特徴とする電子システム設計手法。
  2. 　請求項１に記載の電子システム設計手法において、
    　前記設計情報は前記第１の基板の面積であることを特徴とする電子システム設計手法。
  3. 　請求項１に記載の電子システム設計手法において、
    　前記設計情報は前記第１の基板の層数であることを特徴とする電子システム設計手法。
  4. 　請求項１に記載の電子システム設計手法において、
    　前記設計情報は前記第１の基板に設置する部品の配置位置であることを特徴とする電子システム設計手法。
  5. 　請求項１に記載の電子システム設計手法において、
    　前記設計情報は前記第１の基板に設置する部品の入力あるいは出力の端子数であることを特徴とする電子システム設計手法。
  6. 　請求項１に記載の電子システム設計手法において、
    　前記設計情報は前記第１の基板のデザインルールであることを特徴とする電子システム設計手法。
  7. 　第１の基板の配線分布と電気特性による配線の構造制限とを入力情報として前記第１の基板の前記構造制限内の要素配線リソースを求めるステップと、
    　前記要素配線リソースを出力するステップとを備えたことを特徴とする電子システム設計手法。
  8. 　請求項７に記載の電子システム設計手法において、
    　前記電気特性は前記第１の基板の配線を伝播する信号の周波数であることを特徴とする電子システム設計手法。
  9. 　請求項７に記載の電子システム設計手法において、
    　前記電気特性は前記第１の基板の配線を伝播する信号の立ち上がり時間あるいは立ち下がり時間であることを特徴とする電子システム設計手法。
  10. 　第１の基板の設計情報を第１の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の基本配線分布を求めるステップと、
    　電気特性に基づく構造制限内の前記基本配線分布を求めて要素配線リソースとするステップと、
    　前記要素配線リソースと前記電気特性が必要な信号の要求数とを比較した結果を出力するステップとを備えたことを特徴とする電子システム設計手法。
  11. 　請求項１０に記載の電子システム設計手法において、
    　前記比較結果は前記第１の基板の配線設計法であることを特徴とする電子システム設計手法。
  12. 　第１の基板の設計情報を第１の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第１の基板の第１の基本配線分布を求め、電気特性に基づく構造制限内の前記基本配線分布を求めて第１の要素配線リソースとし該要素配線リソースと前記電気特性が必要な信号の要求数とを比較した第１の比較結果を出力するステップと、
    　第２の基板の設計情報を第２の入力データとして予測関数を利用し、基板の配線分布を予測するための予測関数によって前記第２の基板の第２の基本配線分布を求め、電気特性に基づく構造制限内の前記基本配線分布を求めて第２の要素配線リソースとし該要素配線リソースと前記電気特性が必要な信号の要求数とを比較した第２の比較結果を出力するステップと、
    　前記第１の比較結果と前記第２の比較結果とを比較した分析結果を出力するステップとを備えたことを特徴とする電子システム設計手法。
  13. 　請求項１２に記載の電子システム設計手法において、
    　前記分析結果を基にして前記第１の基板と前記第２の基板とのうちで優先して設計する基板を判定した結果を出力することを特徴とする電子システム設計手法。
  14. 　半導体チップと第１のパッケージとを接続する複数の接続手段から前記第１のパッケージの複数の外部接続手段と接続する各々の配線があり、前記複数の接続手段は１つの信号群であり、前記各々の配線は交差しないことを特徴とする電子装置。
  15. 　請求項１４に記載の電子装置において、
    　前記複数の外部接続手段は基板の第１の複数の接続端子と各々が接続しており、第２のパッケージの複数の外部接続手段と接続する基板の第２の複数の接続端子と接続する前記基板の各々の配線は前記１つの信号群であり交差をしないことを特徴とする電子装置。
  16. 　請求項１４に記載の電子装置において、
    　前記半導体チップと前記第１のパッケージとを搭載する基板は前記１つの信号群に専用の電源プレーンを配置することを特徴とする電子装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016038848A1 (ja) * 2014-09-09 2016-03-17 日本電気株式会社 制御回路、制御方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8527929B2 (en) * 2009-12-23 2013-09-03 Cadence Design Systems, Inc. Method and system for optimally connecting interfaces across multiple fabrics
US8479134B2 (en) * 2009-12-23 2013-07-02 Cadence Design Systems, Inc. Method and system for specifying system level constraints in a cross-fabric design environment

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154628A (ja) * 1997-06-06 1999-02-26 Matsushita Electron Corp Ｌｓｉ回路パターンの設計方法
JP2001338006A (ja) * 2000-05-24 2001-12-07 Hitachi Ltd 論理自動設計支援方法および装置
JP2003077921A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体装置の製造方法
JP2006190062A (ja) * 2005-01-06 2006-07-20 Hitachi Ltd 半導体集積回路のフロアプラン方法および計算機システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016256A (en) * 1997-11-14 2000-01-18 The Panda Project Multi-chip module having interconnect dies
US6327168B1 (en) * 2000-10-19 2001-12-04 Motorola, Inc. Single-source or single-destination signal routing through identical electronics module
JP2008009776A (ja) * 2006-06-29 2008-01-17 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法、設計装置、半導体集積回路システム、半導体集積回路実装基板、パッケージ、半導体集積回路
US8183087B2 (en) * 2008-09-09 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming a fan-out structure with integrated passive device and discrete component
US7772081B2 (en) * 2008-09-17 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of forming high-frequency circuit structure and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154628A (ja) * 1997-06-06 1999-02-26 Matsushita Electron Corp Ｌｓｉ回路パターンの設計方法
JP2001338006A (ja) * 2000-05-24 2001-12-07 Hitachi Ltd 論理自動設計支援方法および装置
JP2003077921A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体装置の製造方法
JP2006190062A (ja) * 2005-01-06 2006-07-20 Hitachi Ltd 半導体集積回路のフロアプラン方法および計算機システム

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DAVIS, J.A. ET AL.: "A Stochastic Wire-Length Distribution for Gigascale Integration(GSI)- Part I: Derivation and Validation", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 45, no. 3, March 1998 (1998-03-01), pages 580 - 589 *
JUNPEI INOUE ET AL.: "Netlist Kara no Haisencho Bunpu Doshutsu", DAI 64 KAI EXTENDED ABSTRACTS; THE JAPAN SOCIETY OF APPLIED PHYSICS, THE JAPAN SOCIETY OF APPLIED PHYSICS, vol. 2, 30 August 2003 (2003-08-30), pages 759 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016038848A1 (ja) * 2014-09-09 2016-03-17 日本電気株式会社 制御回路、制御方法
JPWO2016038848A1 (ja) * 2014-09-09 2017-08-03 日本電気株式会社 制御回路、制御方法

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