JP5832252B2 - ノイズ解析モデル及びノイズ解析方法 - Google Patents

Description

本発明はノイズ解析モデル及びノイズ解析方法に関し、特に基板を伝搬するノイズに対するノイズ解析モデル及びノイズ解析方法に関する。

電子機器などに搭載される半導体装置は、使用環境や半導体装置の回路基板上の他の素子の影響などにより、ノイズが入ることが有る。こうしたノイズは、半導体装置の基板を伝搬し、基板上に形成されたトランジスタなどの素子を誤動作させる原因となる。よって、半導体装置を正常に作動させるためには、半導体装置におけるノイズの影響を排除する必要がある。

そのため、半導体装置を設計するにあたって、設計段階でノイズの影響を見積もり、ノイズの影響を考慮した回路レイアウトを行う必要がある。そのため、半導体装置の設計段階におけるノイズ解析が行われる。

こうした半導体装置の基板を伝搬する基板ノイズの解析手法が既に提案されている（特許文献１）。この手法では、シリコンチップの基板結合ネットワーク及びグラウンド配線ネットワークを、抵抗メッシュ等価回路で表現している。そして、ノイズを発生する回路からノイズ感度を有する回路に至るシリコン基板のノイズ伝搬特性を、回路シミュレーションにより解析する。また、ノイズを発生する回路については、別途回路シミュレーションにより解析し、ノイズの発生量を得る。これらの独立した要素解析を統合することで、チップレベルのノイズ解析を実現している。

特開２００６−１００７１８号公報

しかし、発明者は、上述の手法には以下の問題点が有ることを見出した。上述の手法では、シリコンチップを、基板結合ネットワーク及びグラウンド配線ネットワークを抵抗メッシュ等価回路で表現する。これに対し、通常、シリコンチップは、一片が数ミリメートル程度の矩形で、０．５ミリメートル程度の厚さを有する。例えば、メッシュ分解能を１０マイクロメートル程度とすると、抵抗メッシュ等価回路に含まれる抵抗要素は数万個にも上る。

これに対し、最近のサブ１００ナノメートル級ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術では、ノイズ感度を有する回路を構成するトランジスタは、１ミクロン程度の大きさである。よって、ノイズ感度を有する回路を構成するトランジスタは、１０マイクロメートル程度のメッシュ分解能よりも十分に小さい。よって、このような微小なトランジスタ単位でのノイズ解析を行おうとすると、抵抗メッシュ等価回路に含まれる抵抗要素は更に増加してしまう。そのため、解析規模が膨大となり、大量の計算リソースが必要となる。その結果、許容され得る現実的な時間内に解析を完了させることが困難となる。

本発明の一態様であるノイズ解析モデルは、ノイズ発生源と前記ノイズ発生源から半導体基板を介して基板ノイズが伝搬するトランジスタとの間の前記半導体基板中に設定された第１の点と、前記トランジスタのバックゲート直下の前記半導体基板中に設定された第２の点と、の間の前記半導体基板中の基板抵抗を模擬する第１の抵抗と、前記第２の点と、前記トランジスタから最短距離にある固定電位領域と、の間の前記半導体基板中の基板抵抗を模擬する第２の抵抗と、前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第３の抵抗と、を備える、ものである。これにより、解析対象回路の素子を単純構成のノイズ解析モデルを用いてノイズの伝搬を解析することが可能となる。その結果、チップレベルのみならず解析対象回路内の素子のそれぞれについてノイズの影響を解析することができる。

本発明の一態様であるノイズ解析方法は、半導体装置の解析対象回路内のトランジスタの位置を特定し、第１の点を、前記半導体装置が形成される半導体基板を介してノイズ発生源から前記トランジスタへ基板ノイズが伝搬する経路内の前記半導体基板中に設定し、
第２の点を、前記トランジスタのバックゲート直下の前記半導体基板中に設定し、前記第１の点と前記第２の点との間の前記半導体基板中の基板抵抗を模擬する第１の抵抗を、前記第１の点と前記第２の点との間に配置し、前記第２の点と前記トランジスタから最短距離にある固定電位領域との間の前記半導体基板中の基板抵抗を模擬する第２の抵抗を、前記第２の点と前記固定電位領域との間に配置し、前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第３の抵抗を、前記固定電位領域と前記電源パッドとの間に配置することにより、ノイズ解析モデルを作成し、前記ノイズ解析モデルを含む前記解析対象回路のネットリストを作成し、前記解析対象回路のネットリストを用いて、前記トランジスタに到達する基板ノイズの影響を解析するものである。これにより、解析対象回路の素子を単純構成のノイズ解析モデルを用いてノイズの伝搬を解析することが可能となる。その結果、チップレベルのみならず解析対象回路内の素子のそれぞれについてノイズの影響を解析することができる。

本発明によれば、解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供することができる。

ノイズ解析の対象となる半導体装置１０１の構成例を模式的に示す上面図である。 半導体装置でのチップレベルのノイズ解析を模式的に示す上面図である。 半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。 半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。 半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。 半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。 実施の形態１にかかる素子レベルのノイズ解析方法で用いるノイズ解析モデル１００のモデル構成を模式的に示す上面図である。 実施の形態１にかかるノイズ解析モデル１００の等価回路図である。 図４で示した拡散層２とゲートフィンガーｆ１、ｆ２、ｆ３、ｆ４で構成されたトランジスタ本体部分の等価回路を示す回路図である。 ＮＭＯＳトランジスタを用いる場合のノイズ解析回路１００及びトランジスタ本体部分の等価回路を示す回路図である。 ＰＭＯＳトランジスタを用いる場合のノイズ解析回路１００及びトランジスタ本体部分の等価回路を示す回路図である。 抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値の決定方法を示すノイズ解析モデルの上面図である。 ノイズ解析モデル１００で表されるトランジスタと接続点１との位置関係を模式的に示す要部の上面図である。 複数のノイズ解析モデルを用いる場合の回路構成を示す回路図である。 抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値の決定方法を示すノイズ解析モデルの上面図である。 実施の形態１にかかるノイズ解析方法のフローを示すフロー図である。 実施の形態１にかかるノイズ解析モデル１００の作成フローのステップＳ２２の詳細を示すフロー図である。 実施の形態２にかかるノイズ解析方法のフローを示すフロー図である。 実施例１にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。 実施例１にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。 図１２Ａに示す配置における基板伝搬係数Ｇのゲートフィンガー数依存性を示すグラフである。 図１２Ｂに示す配置における基板伝搬係数Ｇのゲートフィンガー数依存性を示すグラフである。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
本発明の実施の形態１にかかる素子レベルのノイズ解析方法について説明する。まず、本実施の形態にかかる素子レベルのノイズ解析方法を理解するための前提として、半導体装置におけるノイズの伝搬について説明する。図１は、ノイズ解析の対象となる半導体装置１０１の構成例を模式的に示す上面図である。図１に示すように、ノイズ解析の対象となる半導体装置１０１は、半導体基板１０１１上にデジタル回路１０１２及びアナログ回路１０１３が形成されている。デジタル回路１０１２には、ノイズ発生源となる回路ブロックである、ノイズ発生ブロック１０１４が含まれている。ノイズ発生ブロック１０１４からは、ノイズ１０１５が周辺の回路に放射される。ノイズ１０１５は、半導体基板１０１１を伝搬して、デジタル回路１０１２の他のブロックや、アナログ回路１０１３に到達する。特に、アナログ回路１０１３にノイズ１０１５が到達すると、アナログ回路１０１３内の素子が誤動作を起こす原因となる。

一般に、ノイズ発生源からアナログ回路までのチップレベルのノイズ解析は、以下のように行われる。図２は、半導体装置でのチップレベルのノイズ解析を模式的に示す上面図である。半導体装置１０２でのチップレベルでのノイズ解析では、半導体基板１０１１を抵抗メッシュに区分した抵抗メッシュ等価回路を作成する。そして、抵抗メッシュ等価回路を用いて、ノイズ発生源１０２４からアナログ回路１０２３までのノイズ１０２５の伝搬を解析する。

前述のように、抵抗メッシュ等価回路を用いるのみでは、解析規模が膨大になるため、アナログ回路１０１３の素子レベルでのノイズ解析は、現実的に不可能である。例えば、正弦波等のノイズを仮定して、ノイズ感度を有する回路（アナログ回路１０２３）内の素子のサイズと比べて粗いメッシュの抵抗メッシュ等価回路を用いたチップレベルのノイズ解析を行ったとしても、ノイズに対するノイズ感度を有する回路（アナログ回路１０２３）の応答を大雑把に評価することしかできない。その結果、チップレベルのノイズ解析のみでは、ノイズ感度を有する回路内の各トランジスタのノイズの影響を予測する事ができず、精度の低いノイズ解析しかできない。

しかも、今後のＣＭＯＳプロセスの微細化の進展により、トランジスタのサイズはより小さくなり、かつ、ノイズ感度を有する回路に含まれるトランジスタ数が多くなることが予想される。こうした状況においては、ノイズ解析の精度はより低下すると考え得る。

これに対し、本実施の形態は、チップレベルのノイズ解析の結果を利用した素子レベルの解析を行うことにより、高精度のノイズ解析を行う方法にかかるものである。本方法では、素子レベルのノイズの影響を解析するためのノイズ解析モデルを用い、実現可能な処理時間内で、素子レベルのノイズの影響を考慮したノイズ解析が行われる。

続いて、本実施の形態にかかる素子レベルのノイズ解析方法を詳細に説明する。本実施の形態にかかる素子レベルのノイズ解析方法は、アナログ回路へのノイズの導入点となる接続点の前後のノイズ伝搬を解析する。換言すれば、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析と、接続点を介してアナログ回路内の素子に伝搬するノイズの解析と、が行われる。まず、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析について説明する。図３Ａ〜図３Ｄは、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。図３Ａに示すように、半導体基板１０１１上には、デジタル回路中のノイズ発生源１０２４、アナログ回路中のトランジスタ１０３、アナログ回路をノイズから遮蔽するためのガードバンド４、ガードバンドにグランド電位を供給するメタル配線６、外部からグランド電位を供給するためのパッド７が配置される。そしてノイズ発生源１０２４からノイズ（図示せず）がトランジスタ１０３に半導体基板１０１１を介して伝搬する。図３Ａに示すように、例えば半導体パッケージ中のワイヤーボンディング８によりチップ外部のグランド電位と接続されることにより、パッド７へグランド電位が供給される。図３Ａに示すグランド電位の供給方法は一例であり、ＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージに代表されるような、ワイヤーボンディングによらない方法等もある。

半導体基板１０１１上のチップレベルでのノイズ発生源１０２４からのノイズ解析は、例えば、図３Ｂに示すように、チップ全体に亘り半導体基板１０１１上をメッシュ状に分割する。そして、図３Ｃに示すように、基板結合ネットワーク及びグラウンド配線ネットワークを抵抗メッシュ等価回路（抵抗メッシュ）１０３０で表現、解析することが可能である。この際、トランジスタがノイズ発生源から受けるノイズの伝搬は、抵抗メッシュの交点の１つである接続点１（第１の点）を介して伝搬されるものとする。また、ノイズ発生源１０２４からのノイズ発生点を点０とする。

次いで、接続点を通じてアナログ回路内の素子に伝搬するノイズの解析について説明する。図３Ｄに示すように、前述したチップレベルでのノイズ解析では、抵抗メッシュ１０３０の交点の１つから接続点１（第１の点）を設定したが、これはトランジスタ１０３への伝搬ノイズの出力端子としてとらえることができる。一方、素子レベルのノイズ解析においては、この接続点１（第１の点）をトランジスタ１０３へのノイズ入力端子としてとらえることができる。よって、チップレベルでのノイズ解析により求めたトランジスタ１０３の位置までの伝搬ノイズの情報を、そのまま素子レベルのノイズ解析で使用することが可能となる。図３Ｄでは、符号Ａ１がチップレベルでのノイズ解析に相当し、符号Ａ２が素子レベルでのノイズ解析に相当する。

また、このように接続点１（第１の点）を伝搬ノイズの受け渡しのために共有ノードして使うことで、チップレベルでのノイズ解析と素子レベルのノイズ解析を独立して行うことが可能となる。これにより、それぞれ最適に、かつ独立して解析することが可能となる。本実施の形態は、接続点１（第１の点）を共有することによって、素子レベルのノイズ解析の方に注力することにより、結果として、アナログ回路内の素子に対するノイズの影響をより詳細に解析することを可能とするものである。素子レベルの解析は、以下に示すノイズ解析モデルを用いて実現される。

図４は、実施の形態１にかかる素子レベルのノイズ解析方法で用いるノイズ解析モデル１００のモデル構成を模式的に示す上面図である。ノイズ解析モデル１００は、複数のゲートフィンガーを有するＭＯＳトランジスタにかかるモデルである。図４に示すように、ノイズ解析モデル１００では、半導体基板（不図示）に、ソース・ドレイン領域を形成する拡散層２が形成される。拡散層２上には、ゲートフィンガーｆ１〜ｆ４が形成される。また、半導体基板（不図示）には、接地抵抗Ｒ_ＧＮＤを介して接地されたガードバンド４が形成されている。この接地抵抗Ｒ_ＧＮＤは、例えば図３Ａで示した、ガードバンド４からパッド７までを接続するメタル配線６の配線抵抗成分を表したものである。なお、図４は、４本のゲートフィンガーが形成されている例について表示しているが、ゲートフィンガーの数が４本に限られないことは勿論である。

ノイズ解析モデル１００では、上述のトランジスタ構造に対し、抵抗モデルを配置することにより構成される。まず、接続点１（第１の点）とゲートフィンガーｆ１〜ｆ４の下に位置するバックゲート直下の半導体基板中の、例えばそれぞれ中央の点ＢＧ１〜ＢＧ４（第２の点）との間には、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４がそれぞれ配置される。抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４は、接続点１（第１の点）からバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）のそれぞれまでの半導体基板を伝搬するノイズに作用する抵抗成分を表す。なお、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４は、半導体基板に存在するバックゲートと接続されていることを明示するため、ゲートフィンガーｆ１〜ｆ４の位置については、破線で表示している。

そして、ゲートフィンガーｆ１〜ｆ４直下のバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）のそれぞれとガードバンド４との間には、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４が配置される。抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４は、それぞれバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）からガードバンド４までの半導体基板を伝搬するノイズに作用する抵抗成分を表す。

図５Ａは、実施の形態１にかかるノイズ解析モデル１００の等価回路図である。図５Ａに示すように、ゲートフィンガーｆ１〜ｆ４のそれぞれの直下のバックゲートに作用するノイズの伝搬経路は、接続点１（第１の点）とガードバンド４との間に直列に接続された２つの抵抗と、ガードバンドの接地抵抗により表現される。

一方、図５Ｂは、図４で示した拡散層２とゲートフィンガーｆ１、ｆ２、ｆ３、ｆ４で構成されたトランジスタ本体部分の等価回路を示す回路図である。そして、素子レベルのノイズ解析においては、後述する図５Ｃに示すように、ノイズ伝搬に寄与するノイズ解析モデル（図５Ａ）とトランジスタ本体部分の等価回路（図５Ｂ）をバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）とが接続されるように組み合わせることで、素子レベルのノイズ解析が可能となる。このようにトランジスタレイアウトを反映させたトランジスタ等価回路（図５Ｂ）を用いるのと同様に、ノイズ解析モデルも実際のゲートフィンガーのレイアウトを反映させたもの（図５Ａ）とすることで精度の高いノイズ解析が可能となる。

図５Ｃは、ＮＭＯＳトランジスタを用いる場合のノイズ解析回路１００及びトランジスタ本体部分の等価回路を示す回路図である。また、図５Ｄは、ＰＭＯＳトランジスタを用いる場合のノイズ解析回路１００及びトランジスタ本体部分の等価回路を示す回路図である。なお、図５Ｄでは、寄生容量成分を追加で表示している。ＮＭＯＳトランジスタの例と同様にノイズ伝搬に寄与するノイズ解析モデル（図５Ａ）は、ＮＭＯＳトランジスタもＰＭＯＳトランジスタも同じものが使われるが、図５Ｄでは、トランジスタ本体部分の等価回路についてはＰＭＯＳトランジスタという点で素子が異なる。それに加え、ＰＭＯＳトランジスタの場合は、その断面構造が半導体基板（Ｐ型シリコン）中にＮウェルが形成され、そのＮウェルにトランジスタが形成される。そのため、図５Ｄに示すように、トランジスタのバックゲートとバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）の間にはそれぞれ、Ｎウェルの寄生容量成分が存在する。図５Ｄでは、寄生容量成分を、寄生容量Ｃ１〜Ｃ４で表示している。このように、寄生的な容量成分を素子レベルのノイズ解析モデルにさらに追加することで、解析精度をより高くすることが可能となる。

続いて、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４及び抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値の決定方法について説明する。図６は、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値の決定方法を示すノイズ解析モデルの上面図である。図６に示すように、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値は、接続点１（第１の点）とバックゲート直下の半導体基板中の点（第２の点）との距離に比例して決定される。例えば、接続点１（第１の点）と各バックゲートの直下の半導体基板中の点ＢＧｉとの距離をＬ_ｉとすると、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値は、以下の式（１）で示される。但し、ｃは任意の係数であり、ｉは１≦ｉ≦４の整数である。

なお、接続点１（第１の点）は、ノイズ解析モデル１００で表されるトランジスタの最も近くに位置する抵抗メッシュの交点が選択される。図７は、ノイズ解析モデル１００で表されるトランジスタと接続点１（第１の点）との位置関係を模式的に示す抵抗メッシュ（抵抗素子は図示せず）１０３０の要部の上面図である。ノイズ解析モデル１００で表されるトランジスタ１０３は、チップレベルのノイズ解析で抵抗メッシュ（図３Ａに示す抵抗メッシュ構造）が設定された半導体基板上に設けられている。半導体基板上におけるトランジスタ１０３の位置は、ネットリストから容易に算出することが可能である。図７に示すように、境界線１０３１で区切られた抵抗メッシュには、境界線１０３１の交差点が存在する。本実施の形態では、抵抗メッシュに対して十分に小さいトランジスタ１０３に最も近い境界線１０３１の交差点を、接続点１（第１の点）とする。

上述のように、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値は、接続点１（第１の点）とバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）との間の距離に比例する。よって、接続点１（第１の点）とバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）との間の距離が最短の場合に、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４の抵抗値は最小となる。つまり、トランジスタ１０３に最も近い境界線１０３１の交差点を、接続点１（第１の点）とすることで、バックゲートに伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。但し、より詳細な解析を行う場合には、接続点１（第１の点）以外の他の交差点１０３２〜１０３５をさらに接続点としたノイズ解析モデルを作成し、複数のノイズ解析モデルを用いたノイズ解析を行うことができることは勿論である。

図８は、複数のノイズ解析モデルを用いる場合の回路構成を示す回路図である。図８は、ノイズが接続点１（第１の点）から入力される場合に加え、図７で示した接続点１０３４からもノイズが伝搬・流入してくる場合を考慮した状態を示している。そのため、図５Ｃと比べると、ノイズ解析モデル１００のみではなく、ノイズ解析モデル１０１が追加される。ノイズ解析モデル１０１は、ノイズ解析モデル１００と同様の構成を有する。しかし、ノイズ解析モデル１０１は接続点１０３４と接続されるので、接続点とバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）までのそれぞれの抵抗成分は、ノイズ解析モデル１００と異なる。そのため、ノイズ解析モデル１００の抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４に対応する抵抗を、Ｒ_Ｓ１１〜Ｒ_Ｓ１４と表示している。

図９は、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値の決定方法を示すノイズ解析モデルの上面図である。図９に示すように、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値は、バックゲート直下の半導体基板中の点（第２の点）とガードバンドとの距離に比例して決定される。例えば、各々のバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）とガードバンドの距離をそれぞれＬ_Ｇ１〜Ｌ_Ｇ４とすると、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値は、以下の式（２）で示される。但し、ｄは任意の係数である。

ガードバンドは、半導体基板上の各所に形成されているが、本実施の形態では、各バックゲート直下の半導体基板中の点（第２の点）に最も近いガードバンドが選択される。図９に示すように、例えばバックゲート直下の半導体基板中の点ＢＧ１を基準として、左右上下方向のガードバンドを検索する。半導体基板上には、ガードバンド４の他に、例えばガードバンド４１及び４２が形成されているが、本実施の形態では、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）は、最も近いガードバンド４と接続される。なお、この例では、バックゲート直下の半導体基板中の点ＢＧ１を基準としたが、バックゲート直下の半導体基板中の点ＢＧ２〜ＢＧ４を基準としてもよい。また、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）のそれぞれを基準としてガードバンドを検索し、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）からの平均距離が最短のガードバンドを用いてもよい。

上述のように、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値は、バックゲート直下の半導体基板中の点（第２の点）とガードバンドとの距離に比例する。よって、バックゲート直下の半導体基板中の点（第２の点）とガードバンドとの距離が最短の場合に、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値は最小となる。つまり、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）から最も近い位置のガードバンドにバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）を接続することで、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）に伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。但し、より詳細な解析を行う場合には、最短距離にあるガードバンド４以外の他のガードバンドとの接続を考慮したノイズ解析モデルを作成し、複数のノイズ解析モデルを用いたノイズ解析を行うことができることは勿論である。その場合は、図８と同じように考えて、少なくとも、Ｒ_ＧＢ１〜Ｒ_ＧＢ４、Ｒ_ＧＮＤの値が変わったノイズ解析モデルがもう一つ追加・接続された解析が行われることになる（図は省略）。

続いて、本実施の形態にかかるノイズ解析方法の具体的手順について説明する。図１０は、実施の形態１にかかるノイズ解析方法のフローを示すフロー図である。本ノイズ解析方法では、半導体装置の回路レイアウト情報を示すＧＤＳデータ１０と回路図データ１２、そして、バイアス設定、入力・制御信号他の外部入力情報１３を基に、ノイズ解析を行う。なお、図１０では、半導体装置の回路レイアウトを示す情報としてＧＤＳデータを用いたが、他の形式のレイアウトデータを用いることも可能である。

まず、図１０に示すように、ノイズ発生源から接続点１（第１の点）までのチップレベルの基板ノイズ解析が行われる（ステップＳ１）。ステップＳ１では、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis、図１０に符号１１で表示）により、ＧＤＳデータ１０と回路図データ１２、そして、バイアス設定、入力・制御信号他の外部入力情報１３を用いて、チップレベルの基板ノイズ解析を行う（ステップＳ１１）。具体的には、ＳＰＩＣＥ１１によりノイズの基板伝搬解析を行い、複数（例えばｎ（ｎは１以上の整数）個）ある抵抗メッシュの交差点から接続点候補におけるノイズの電圧波形を取得する。これにより、各接続点候補におけるノイズの電圧レベルを取得できる。そして、後述するステップＳ２で決定される接続点１（第１の点）の情報ＩＮＦに応じ、これら各接続点候補のノイズ電圧波形から接続点１（第１の点）に該当するもののみ選択し（ステップＳ１２）、後述する素子レベル解析モデル（ステップＳ２）と組み合わせ（ステップＳ３）、最終的な解析を実行する（ステップＳ４）。なお、ノイズの基板伝搬解析を行う場合に、周波数をパラメータとすることで、各接続点候補におけるノイズの電圧レベルの周波数特性を取得することが可能である。

他方、接続点１（第１の点）に接続されるアナログ回路などの解析対象回路における素子レベルでのノイズ解析を行うフロー（ステップＳ２）について説明する。ステップＳ２では、まず、例えば一般的なＬＰＥ（Layout Parameter Extractor）ツールにより、ＧＤＳデータ１０からアナログ回路などの解析対象回路の位置情報を抽出する。そして、抽出した解析対象回路内の、基板ノイズを受けるトランジスタなどの素子の位置情報やレイアウトにおける寄生素子を含んだ素子情報を抽出する（ステップＳ２１）。

次いで、位置情報他の素子情報を抽出したトランジスタについて、図４に示す解析モデルを作成する（ステップＳ２２）。図１１は、実施の形態１にかかるノイズ解析モデル１００の作成フローのステップＳ２２の詳細を示すフロー図である。ステップＳ２２では、ステップＳ２１で抽出した素子情報２１とステップＳ１で抽出された接続点候補位置情報２２とを用いて、解析対象のトランジスタに対する接続点１（第１の点）を決定する（ステップＳ２２０）。そして、解析対象のトランジスタの各バックゲート直下の半導体基板中の点（第２の点）と接続点１（第１の点）までの距離Ｌ_ｉを検出する（ステップＳ２２１）。その後、距離Ｌ_ｉを式（１）に代入し、例えば各バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）に接続される抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４をそれぞれ算出する（ステップＳ２２２）。

また、ステップＳ２１で抽出した素子情報２１を用いて、解析対象のトランジスタ周辺のガードバンドを検出する（ステップＳ２２３）。一般的には、まずは最短距離のガードバンドを検出するのが良い。そして、解析対象のトランジスタの各バックゲート直下の半導体基板中の点（第２の点）とガードバンドまでの距離Ｌ_Ｇｉを検出する（ステップＳ２２４）。その後、距離Ｌ_Ｇｉを式（２）に代入し、例えば各バックゲート直下の半導体基板中の点（第２の点）に接続される抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４をそれぞれ算出する（ステップＳ２２５）。

また、ガードバンド４に接続される接地抵抗Ｒ_ＧＮＤの抵抗値についても、ステップＳ２２３で検出されたガードバンドと、その検出されたガードバンドからパッドまでの配線層他その抵抗成分等の接地抵抗情報２３と、を用いて、各ガードバンドの接地抵抗Ｒ_ＧＮＤｊを検出する（ステップＳ２２６）。そして、ガードバンド４にかかる接地抵抗Ｒ_ＧＮＤを検出する（ステップＳ２２７）。そして、例えば、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４、Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤをもとに、図４に示すノイズ解析モデル１００を作成する（ステップＳ２２８）。なお、解析対象となるアナログ回路には、複数のトランジスタが含まれるが、各トランジスタについて、上述の要領でノイズ解析モデル１００を作成することが可能である。

次いで、ステップＳ２２で作成したノイズ解析モデル１００を組み込んだ、解析対象回路のネットリストを作成する（ステップＳ２３）。

その後、ステップＳ２（ステップＳ２１〜Ｓ２３）で作成した解析対象回路のネットリストに、ステップＳ１で得たチップレベルでの基板ノイズ解析結果を統合する（ステップＳ３）。これにより、解析対象回路の素子におけるノイズ解析を行うことができる解析用ネットリストを作成することができる（ステップＳ４）。すでに図３Ｄの説明部分で前述したように、ステップＳ１でのチップレベルでの基板ノイズ解析とステップＳ２の素子レベルでの基板ノイズ解析の統合は接続点１（第１の点）を介して行われるが、接続点１（第１の点）はチップレベルでの基板ノイズ解析ではノイズの出力端子として働き、素子レベルでの基板ノイズ解析ではノイズの入力端子として働き、ノイズ情報の受け渡し点としての役割を果たしている。

以上より、本実施の形態にかかるノイズ解析方法では、解析対象回路内の素子の影響を評価するためのノイズ解析モデル１００を組み込んだ解析用ネットリストを作成することができる。この解析用ネットリストを用いて、例えばＳＰＩＣＥによりシミュレーションを行うことにより、素子レベルでの基板ノイズの影響を反映した半導体装置の出力波形解析を行うことが可能である。また、接続点１（第１の点）を介してチップレベルと素子レベルとのノイズ解析での必要な情報のやり取りが保証されているので、それぞれのレベルは互いに独立して解析を行うことが可能である。また、チップレベルのノイズ解析のメッシュ分解能を小さくすることなく、高分解能なノイズ解析が必要な解析対象回路内の素子レベルのノイズ解析においてのみ、高分解能化が可能である。よって、本ノイズ解析方法及びノイズ解析モデルによれば、現実的な解析時間で解析結果を得ることが可能である。

なお、半導体装置の出力波形解析の結果、ノイズの影響を低減しなければない場合には、レイアウトの再設計等を行うことにより対処することが考え得る。特に、本実施の形態にかかるノイズ解析方法では、ノイズ解析モデル１００を作成するにあたり、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値は、バックゲート直下の半導体基板中の点（第２の点）とガードバンドとの間の距離に依存する。そのため、ガードバンドの配置を変更することにより、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４の抵抗値を変化させることが可能である。例えば、バックゲート直下の半導体基板中の点（第２の点）から最短距離にあるガードバンドをさらにバックゲート直下の半導体基板中の点（第２の点）に接近させることにより、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４での電圧降下を低減することが可能となる。その結果、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４での電圧降下が大きくなるので、バックゲートに到達するノイズの電圧レベルを低減することができる。よって、本実施の形態にかかるノイズ解析方法による解析結果を利用することにより、半導体装置の回路レイアウト設計を行うに際し、解析対象回路内の素子の基板ノイズの影響低減の設計方針を容易に定めることが可能となる。

実施の形態２
本発明の実施の形態２にかかる素子レベルのノイズ解析方法について説明する。本実施の形態においては、実施の形態１と同じノイズ解析モデル１００を用いるが、具体的な手順が異なる。以下では、実施の形態２にかかるノイズ解析方法について、実施の形態１と異なる部分について説明する。図１２は、実施の形態２にかかるノイズ解析方法のフローを示すフロー図である。本ノイズ解析方法では、実施の形態１と同様に、半導体装置の回路レイアウト情報を示すＧＤＳデータ１０と回路図データ１２、そして、バイアス設定、入力・制御信号他の外部入力情報１３を基に、ノイズ解析を行う。なお、図１２では、半導体装置の回路レイアウトを示す情報としてＧＤＳデータを用いたが、実施の形態１と同様に、他の形式のレイアウトデータを用いることも可能である。

まず、図１２に示すように、ノイズ発生源から接続点１（第１の点）までのチップレベルの基板ノイズ解析が行われる（ステップＳ５）。ステップＳ５のステップＳ５１は図１０のステップＳ１１と同様であるので説明を省略する。

ステップＳ５１の後、ステップＳ５１のノイズの基板伝搬解析から、ノイズ発生源の電圧波形と、各接続点候補での電圧波形を取得する。そして、ノイズ発生源の電圧波形及び各接続点候補での電圧波形の振幅比から、チップレベルの基板伝搬係数αを算出する（ステップＳ５２）。そして、後述するように図１０と同様に、後述のステップＳ６にて決定される接続点１（第１の点）の情報ＩＮＦに応じ、これら各接続点候補のノイズ電圧波形から接続点１（第１の点）に該当するもののみ選択する（ステップＳ５３）。

他方、接続点１（第１の点）に接続されるアナログ回路などの解析対象回路における素子レベルでのノイズ解析を行う（ステップＳ６）。ステップＳ６のおけるステップＳ６１〜Ｓ６３は、図１０のステップＳ２のステップＳ２１〜Ｓ２３と同様であるので、説明を省略する。

ステップＳ６３の後、例えば一般的なＬＰＥツールにより、ノイズ解析モデル１００を用いた素子レベルのノイズの基板伝搬解析を行う。具体的には、一般的なＬＰＥツールによりノイズの基板伝搬解析を行い、接続点１（第１の点）からノイズ解析モデル１００を通じて出力されるノイズの電圧波形を取得する。また、ノイズ発生源の電圧波形を取得する。そして、接続点での電圧波形及びノイズ解析モデル１００を通じて出力されるノイズの電圧波形の振幅比から、素子レベルの基板伝搬係数βを算出する（ステップＳ６４）。

次いで、算出したチップレベルの基板伝搬係数αと素子レベルの基板伝搬係数βとを乗算し（ステップＳ７）、基板伝搬係数Ｇ＝α・βを算出することができる（ステップＳ８）。

以上より、本実施の形態にかかるノイズ解析方法では、ノイズ解析モデル１００を用いて、解析対象回路内の素子を考慮したノイズの基板伝搬係数Ｇを算出することができる。これにより、解析対象回路内の素子に対する基板ノイズの影響を、定量的に評価することが可能となる。従って、チップレベルの基板ノイズ解析のみを行う場合に比べて、よりアナログ回路などの解析対象回路内の素子に対するノイズの影響をより詳細に評価することが可能となる。

実施例１
ここで、実施の形態２にかかるノイズ解析方法の実施例１について説明する。図１３Ａ及び１３Ｂは、実施例１にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。図１３Ａ及び１３Ｂでは、差動対ＤＰを構成するトランジスタＱ１及びＱ２が、中心線ＣＬに対して線対称に配置される。また、ノイズ発生源ＮＳは、差動対ＤＰ外部の中心線ＣＬ上に配置される。そして、図１３Ａでは、接続点ＣＰ１は、トランジスタＱ１及びＱ２の中間点に配置される。図１３Ｂでは、接続点ＣＰ２は、接続点ＣＰ１よりもノイズ発生源ＮＳに１０μｍ近い位置に配置される。つまり、差動対に対しては、ＣＰ１のほうがＣＰ２に比べより近くに位置していることになる。この条件で、トランジスタＱ１及びＱ２のゲートフィンガー数、すなわち実質的なチャネル幅を変化させて、トランジスタＱ１及びＱ２にかかる基板伝搬係数Ｇの依存性を調べた。

実施例１では、ゲートフィンガー数を変化させたＢ０１〜Ｂ０５までのＩＤを有する５種類のトランジスタを用いた。これらのトランジスタＢ０１〜Ｂ０５でのゲートフィンガー幅（つまり、ＭＯＳトランジスタのゲート長）は０．１μｍ、ゲートフィンガーとソース・ドレイン拡散層とが接する領域のゲートフィンガーの長さ（つまり、フィンガー毎のＭＯＳトランジスタのゲート幅）を１１．４５μｍとした。トランジスタＢ０１〜Ｂ０５のゲートフィンガー数は、それぞれ１、２、４、８、１６本とした。

図１４Ａは、図１３Ａに示す配置における基板伝搬係数Ｇのゲートフィンガー数依存性を示すグラフである。この場合、ゲートフィンガー数が多い、すなわち実質的なチャネル幅が大きいトランジスタでは、各ゲートフィンガー位置の基板ノイズ量に対する感度が大きくなることが読み取れる。そのため、アナログ回路を構成するトランジスタのサイズによって、基板伝搬係数Ｇで表される基板ノイズ感度に差が生じる傾向が再現されていることがわかるが、素子レベルにおけるノイズ解析についてもフィンガーの形状を考慮した本実施例のモデルが解析精度を上げる上で重要であることが分かる。

図１４Ｂは、図１３Ｂに示す配置における基板伝搬係数Ｇのゲートフィンガー数依存性を示すグラフである。この場合では、接続点ＣＰ２を、アナログ回路を構成するトランジスタからノイズ発生源方向に離した位置に設定している。つまり、差動対に対しては、ＣＰ１のほうがＣＰ２に比べより近くに設定している。その結果、差動対に対し接続点が近い図１４Ａの結果の方が、相対的にノイズ感度が増加している傾向が再現されていることがわかる。これは、上述において説明した、「接続点１（第１の点）とバックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４（第２の点）との間の距離が最短の場合に、抵抗ＲＳ１〜ＲＳ４の抵抗値は最小となる。つまり、トランジスタ１０３に最も近い境界線１０３１の交差点を、接続点１（第１の点）とすることで、バックゲートに伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。」ということを裏付ける結果と言える。

以上のように、本実施例では、基板ノイズ応答特性をトランジスタごとに解析可能であることが確認できる。また、本実施例におけるように、例えば、解析対象となるアナログ回路に対する接続点の位置によっても、トランジスタの基板ノイズ応答特性が変化することが確認できる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施例１は、実施の形態２にかかるノイズ解析方法についての実施例であるが、実施の形態１にかかるノイズ解析方法についても同様の結果が成立する。すなわち、実施の形態１にかかるノイズ解析方法についても、接続点を解析対象となるアナログ回路のレイアウト対称軸上に設定することが好適であると結論できる。また、アナログ回路を構成するトランジスタのなるべく近傍に接続点を設定することが好適であると結論できる。

上述の実施の形態では、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤは、ガードバンド４と接続される例について説明したが、これは例示に過ぎない。すなわち、固定電位が供給される固定電位領域に抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤが接続されるのであれば、ガードバンドには限定されない。

０、ＣＰ１、ＣＰ２ 接続点
１ 接続点（第１の点）
２ 拡散層
４、４１、４２ ガードバンド
５ 素子
６ メタル配線
７ パッド
８ パッケージのワイヤーボンディング
１０ ＧＤＳデータ
１１ ＳＰＩＣＥ
２１ 素子情報
２２ 接続点候補位置情報
２３ 接地抵抗情報
１００ ノイズ解析モデル
１０１、１０２ 半導体装置
１０３、Ｑ１、Ｑ２ トランジスタ
１０１１ 半導体基板
１０１２ デジタル回路
１０１３、１０２３ アナログ回路
１０１４ ノイズ発生ブロック
１０１５、１０２５ ノイズ
１０２４、ＮＳ ノイズ発生源
１０３０ 抵抗メッシュ
１０３１ 境界線
１０３２〜１０３５ 交差点
ＢＧ１〜ＢＧ４ バックゲート直下の半導体基板中の点（第２の点）
Ｃ１〜Ｃ４ 寄生容量
ＣＬ 中心線
ＤＰ 差動対
ｆ１〜ｆ４ ゲートフィンガー
Ｒ_ＧＢ１〜Ｒ_ＧＢ４、Ｒ_Ｓ１〜Ｒ_Ｓ４ 抵抗
Ｒ_ＧＮＤ 接地抵抗

Claims (20)

1. ノイズ発生源と前記ノイズ発生源から半導体基板を介して基板ノイズが伝搬するトランジスタとの間の前記半導体基板中に設定された第１の点と、前記トランジスタのバックゲート直下の前記半導体基板中に設定された第２の点と、の間の前記半導体基板中の基板抵抗を模擬する第１の抵抗と、
   前記第２の点と、前記トランジスタの周囲の固定電位領域と、の間の前記半導体基板中の基板抵抗を模擬する第２の抵抗と、
   前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第３の抵抗と、を備える、
   ノイズ解析モデル。
2. 前記トランジスタは、フィンガー構造を有する複数の分割ゲートを備え、
   複数の前記分割ゲートのそれぞれのバックゲート直下の前記半導体基板中の点に対し、前記第１及び前記第２の抵抗が１つずつ接続されることを特徴とする、
   請求項１に記載のノイズ解析モデル。
3. 前記第１の抵抗の抵抗値は、前記第１の点と前記第２の点との間の距離に比例して決定されることを特徴とする、
   請求項１又は２に記載のノイズ解析モデル。
4. 前記固定電位領域は、固定電位と接続されるガードバンドであることを特徴とする、
   請求項１乃至３のいずれか一項に記載のノイズ解析モデル。
5. 前記第２の抵抗の抵抗値は、前記固定電位領域と前記第２の点との間の距離に比例して決定されることを特徴とする、
   請求項４に記載のノイズ解析モデル。
6. 前記固定電位領域と前記第２の点との間の距離は、当該固定電位領域とは異なる他の固定電位領域と前記第２の点との間の距離よりも短いことを特徴とする、
   請求項４又は５に記載のノイズ解析モデル。
7. 前記第１の点は、前記半導体基板に形成される半導体装置のチップレベルの基板ノイズ解析を行うことにより基板ノイズのレベルが算出される点の一つであることを特徴とする、
   請求項１乃至６のいずれか一項に記載のノイズ解析モデル。
8. 前記第１の点は、前記基板ノイズのレベルが算出される点のうちで、前記第２の点からの距離が最も短い点であることを特徴とする、
   請求項７に記載のノイズ解析モデル。
9. 半導体装置の解析対象回路内のトランジスタの位置を特定し、
   第１の点を、前記半導体装置が形成される半導体基板を介してノイズ発生源から前記トランジスタへ基板ノイズが伝搬する経路内の前記半導体基板中に設定し、
   第２の点を、前記トランジスタのバックゲート直下の前記半導体基板中に設定し、
   前記第１の点と前記第２の点との間の前記半導体基板中の基板抵抗を模擬する第１の抵抗を、前記第１の点と前記第２の点との間に配置し、
   前記第２の点と前記トランジスタの周囲の固定電位領域との間の前記半導体基板中の基板抵抗を模擬する第２の抵抗を、前記第２の点と前記固定電位領域との間に配置し、
   前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第３の抵抗を、前記固定電位領域と前記電源パッドとの間に配置することにより、ノイズ解析モデルを作成し、
   前記ノイズ解析モデルを含む前記解析対象回路のネットリストを作成し、
   前記解析対象回路のネットリストを用いて、前記トランジスタに到達する基板ノイズの影響を解析する、
   ノイズ解析方法。
10. 前記第１の点に入力する第１の信号の出力波形と、前記解析対象回路のネットリストに含まれる前記ノイズ解析モデルを介して出力される第２の信号波形と、の振幅比から第１のノイズ伝搬係数を算出することを特徴とする、
    請求項９に記載のノイズ解析方法。
11. 前記半導体装置のチップレベルの基板ノイズ解析を行うことにより、前記半導体基板上の点における基板ノイズのレベルを算出し、
    基板ノイズのレベルを算出した前記点を、前記第１の点として設定することを特徴とする、
    請求項９又は１０に記載のノイズ解析方法。
12. 前記ノイズ発生源における基板ノイズの波形と、前記第１の点における前記基板ノイズの信号波形と、の振幅比から第２のノイズ伝搬係数を算出することを特徴とする、
    請求項１１に記載のノイズ解析方法。
13. 前記第１の及び第２のノイズ伝搬係数を乗算することにより、第３のノイズ伝搬係数を算出することを特徴とする、
    請求項１２に記載のノイズ解析方法。
14. 前記第１の点は、前記半導体装置のチップレベルの基板ノイズ解析を行うことにより基板ノイズのレベルが算出される複数の点の一つであることを特徴とする、
    請求項１１乃至１３のいずれか一項に記載のノイズ解析方法。
15. 前記第１の点は、前記基板ノイズのレベルが算出される前記複数の点のうちで、前記第２の点からの距離が最も短い点であることを特徴とする、
    請求項１４に記載のノイズ解析方法。
16. 前記トランジスタは、フィンガー構造を有する複数の分割ゲートを備え、
    複数の前記分割ゲートのそれぞれのバックゲート直下の前記半導体基板中の点に対し、前記第１及び前記第２の抵抗が１つずつ接続することを特徴とする、
    請求項９乃至１５のいずれか一項に記載のノイズ解析方法。
17. 前記第１の抵抗の抵抗値を、前記第１の点と前記第２の点との間の距離に比例して決定することを特徴とする、
    請求項９乃至１６のいずれか一項に記載のノイズ解析方法。
18. 前記固定電位領域は、固定電位と接続されるガードバンドであることを特徴とする、
    請求項９乃至１７のいずれか一項に記載のノイズ解析方法。
19. 前記第２の抵抗の抵抗値を、前記固定電位領域と前記第２の点との間の距離に比例して決定することを特徴とする、
    請求項１８に記載のノイズ解析方法。
20. 前記固定電位領域と前記第２の点との間の距離は、当該固定電位領域とは異なる他の固定電位領域と前記第２の点との間の距離よりも短いことを特徴とする、
    請求項１８又は１９に記載のノイズ解析方法。

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