JP2011065377A - 寄生素子の抽出システムと抽出方法 - Google Patents

Abstract

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。
【選択図】図１

Description

本発明は、半導体集積回路の検証解析の分野に関し、その中でも特に寄生容量と寄生抵抗を抽出する手法に関する。

寄生容量と寄生抵抗の抽出／遅延計算／ＳＩ（クロストーク）解析分野において、従来からも電源配線に回り込んだノイズによる影響はあった。しかしながら、電源電圧が高く、また配線間の寄生容量と寄生抵抗も小さかったため、電源ノイズによる信号線への遅延の影響は精度的に無視できていた。

しかし、動作周波数の高速化や製造プロセスの微細化による寄生容量と寄生抵抗の増加、及び電源電圧の低電圧化により、遅延計算やタイミング設計に与える電源電圧ノイズによる電圧降下の影響が増大し無視できなくなっている。遅延計算時には従来からの信号配線のみではなく、従来では精度的に無視できていた電源電圧のノイズの影響による遅延変動をも考慮する必要性が高まってきた。そのため、電源配線についてもその寄生容量と寄生抵抗を抽出する必要性が高まってきた。

寄生素子抽出についての参考例として特許文献１を挙げる。図７は、この参考例において遅延を解析するための集積回路のパフォーマンスをシミュレートするために寄生抵抗及び寄生容量値を抽出するための一実施形態を示すフローチャートである。

ステップ２０１において、集積回路におけるインターコネクションの各々、即ち、ネットが抽出され得る。これは、各インターコネクションの寄生容量値が、カンダスデザインシステムズ［住所：カリフォルニア９５１３４サンノゼ市シーンリ通り２６５５、（Ｃａｎｄａｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ， Ｉｎｃ：２６５５ Ｓｅｅｌｙ Ａｖｅｎｕｅ， ＳａｎＪｏｓｅ， ＣＡ ９５１３４）によって製造される“バンパイア：Ｖａｍｐｉｒｅ”のようなソフトウェアツールを用いて測定され得る。インターコネクションとは、例えば、集積回路における例えばトランジスタのようなエレクトロニックデバイス間における配線又はネットを指す。

ステップ２０２において、集積回路におけるインターコネクションの各々の最大抵抗の推定値が、計算され得る。一実施形態において、集積回路におけるインターコネクションの各々の最大抵抗の推定値は、以下の等式を用いて計算され得る。
Ｒｅｓｔ＝（ｉｎｔＣａｐ＊ｍｅｔａｌＲｅｓ）／（ｍｉｎＭｅｔａｌＣａｐ＊ｍｉｎＷｉｒｅＷｉｄｔｈ） （式１）
ここで、Ｒｅｓｔは、インターコネクションの推定される最大抵抗であり、ｉｎｔＣａｐは、ステップ２０１において取得される接続の抽出される寄生容量値であり、ｍｅｔａｌＲｅｓは、インターコネクションの推定される抵抗率であり、ｍｉｎＭｅｔａｌＣａｐは、推定されるインターコネクションの最小寄生容量値であり、及びｍｉｎＷｉｒｅＷｉｄｔｈは、インターコネクションの推定される最短の長さである。インターコネクションの推定される抵抗率、最小の寄生容量値、最短の長さが、製造プロセスから受けられる抵抗率、寄生容量値、及びインターコネクションの長さの値によって取得することができる。

ステップ２０３において、推定される遅延は、集積回路における各インターコネクションに関して以下の等式を用いて計算され得る。
Ｄｅｌａｙｅｓｔ＝．５＊Ｒｅｓｔ＊ｉｎｔＣａｐ＋Ｒｅｓｔ＊Ｃｇａｔｅ （式２）
ただし、Ｄｅｌａｙｅｓｔは、インターコネクションにおけるある１地点から別の地点への電気的信号の推定される遅延であり、Ｃｇａｔｅは、インターコネクションに接続される各トランジスタの各ゲートの推定される総寄生容量である。インターコネクションに接続される各トランジスタの各ゲートの推定される総寄生容量は、製造プロセスから取得され得る。

参考例のもう１つの実施形態において、インターコネクションにおけるある１地点から別の地点への電気的信号の推定される遅延は、以下に記載されるインターコネクションの推定される寄生容量値と推定される抵抗を計算することによって決定され得る。

インターコネクションの寄生容量値は、以下の等式を用いて推定され得る。
Ｃａｐｅｓｔ＝（ｍａｘＤｉｓｔ＊ｍａｘＭｅｔａｌＣａｐ） （式３）
ただし、Ｃａｐｅｓｔは、インターコネクションの推定寄生容量であり、ｍａｘＤｉｓｔは、インターコネクションの最大距離の推定値であり、及びｍａｘＭｅｔａｌＣａｐは、インターコネクションの推定最大寄生容量である。推定最大距離は、レイアウトから取得され得るし、インターコネクションの最大寄生容量は、製造プロセスから取得され得る。

インターコネクションの抵抗は、以下の等式を用いて推定され得る。
Ｒｅｓｔ＝（ｍａｘＤｉｓｔ＊ｍｅｔａｌＲｅｓ）／ｍｉｎＷｉｒｅＷｉｄｔｈ （式４）
ただし、Ｒｅｓｔは、インターコネクションの推定抵抗であり、ｍｅｔａｌＲｅｓは、インターコネクションの推定抵抗率であり、及びｍｉｎＷｉｒｅＷｉｄｔｈは、インターコネクションの推定最短の長さである。

式３と式４の結果を用いて、集積回路におけるインターコネクションにおける１地点から他の地点への電気的信号の推定遅延は、以下の等式を用いて計算され得る。
Ｄｅｌａｙｅｓｔ＝．５＊Ｒｅｓｔ＊Ｃａｐｅｓｔ＋Ｒｅｓｔ＊Ｃｇａｔｅ （式５）
ただし、Ｄｅｌａｙｅｓｔは、インターコネクションの１地点から他の地点への電気的信号の推定遅延であり、及びＣｇａｔｅは、インターコネクションに接続される各トランジスタの各ゲートの推定総寄生容量である。

ステップ２０４において、重量なインターコネクションが識別され得る。一実施形態において、重要なインターコネクションは、ステップ２０３における計算されるインターコネクションにおいて１地点から他の地点への電気的信号の推定遅延が、予め選択される閾値を超えれば識別され得る。

ステップ２０５において、重要なインターコネクションを駆動（ｄｒｉｖｅ）する側におけるチャネル接続される領域におけるトランジスタと重要なインターコネクションを受信する側におけるトランジスタが識別され得る。即ち、重要なインターコネクションを駆動する側に接続される、チャネル接続される領域におけるトランジスタと、重要なインターコネクションを受信する側に接続されるトランジスタと、が識別され得る。インターコネクションの駆動側は、電気的信号がドライバから発生するインターコネクション側として称され得る。インターコネクションの受信する側は、電気的信号がレシーバによって受信されるために出力するインターコネクション側として称され得る。領域に接続されるチャネルは、重要なインターコネクションと電力供給と接地側レール（ｇｒｏｕｎｄ ｒａｉｌ）間に接続されるトランジスタの配列と称され得る。

ステップ２０６において、集積回路において全てのトランジスタのリストを含むネットリストあるいは全体リストは、このネットリストのうちステップ２０５において識別されるトランジスタを選択して、より小さいリストを生成することで簡略化される。

ステップ２０７において、重要なインターコネクションに接続されるレイアウト層は、集積回路のレイアウト全体から抽出され得る。即ち、重要なインターコネクションに電気的に接続される全てが抽出され得る。例えば、重要なインターコネクションに接続されるビアが抽出され得る。他の実施形態において、重要なインターコネクションに関する金属コンタクトが抽出され得る。重要なインターコネクションに接続されるレイアウト層は、バンパイアのような商品として入手可能である種々のソフトウェアツールを用いて抽出され得る。これらの座標は、集積回路のレイアウト全体におけるトランジスタのロケーションを示し得る。これらの座標は、以下に記載されるように抽出されるレイアウト層の各々の寄生容量と抵抗値は、簡略化されるネットリストにおける特定的なトランジスタに関連付けるために利用することができる。

ステップ２０８において、抽出されるレイアウト層の各々の寄生容量と抵抗値が、抽出され得る。抽出されるレイアウト層の各々の寄生容量と抵抗値が抽出され得る。即ち、バンパイアのような商品として入手可能である種々のソフトウェアツールを用いて、測定されてよい。

ステップ２０９において、レイアウト層の各々の抽出される寄生容量と抵抗値は、簡略化されるネットリストにおける特定的なトランジスタと関連づけることができる。上述したように、ステップ２０７において、抽出されるレイアウト層に接続されるトランジスタの座標が取得され得る。これらの座標を有することによって、抽出されるレイアウト層の各々の抽出される寄生容量と抵抗値が、簡略化されたネットリストにおけるこれらの抽出されるレイアウト層に接続されるトランジスタの各々と関連づけられ得る。ステップ２１０において、解析が実行され得る。

特表２００５−５３７５６６号公報

上記参考例では、それぞれのインターコネクションにおいて推定される最大抵抗や寄生容量などの情報から簡易的な計算を行うことで重要なインターコネクションが選択される。寄生容量と寄生抵抗抽出は、その選択された重要なインターコネクション部分のみにつき行われる。重要なインターコネクションと識別された以外のインターコネクションについてはその抽出と解析は行なわない。このような方法により、計算処理の高速化などが図られる。

一般的に電源配線は、最上層の配線層においては、外部入力となる電源パッドから接続され広範囲に敷き詰められた配線によって形成される。電源配線は更に、最上層からビア（以降ＶＩＡと称す）を経由して直下の配線層の電源用の配線に接続される。以下同様に最下層の配線層にまで電源配線がルーティングされる。最終的には個々の能動素子の電源端子に電源配線が接続される。電源配線は、このように、特に下層において複雑な構造を有している。

既述のように、電源配線の寄生容量と寄生抵抗を抽出する要求が高まっている。参考例においては、電源配線の寄生容量と寄生抵抗抽出を行う場合、電源配線の複雑で広範囲にわたる構造がすべてインターコネクションとして扱われる。また、１つのインターネットコネクションの寄生容量と寄生抵抗については、簡易的な抽出と簡易ではない抽出とのいずれかを行う必要がある。参考例では電源配線を重要なインターコネクションとして選択して、寄生容量と寄生抵抗について簡易的でない抽出をする。そのため電源配線の影響を詳細に考慮することができる。しかしながら、電源配線の構造が有する複雑な配線経路を、各配線層とその分岐の全てについて計算しなければならない。このような技術では、多くの実行時間と多くの消費メモリが必要になるという問題がある。

本発明による寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層配線層と下層配線層とを接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。

本発明による寄生素子の抽出方法は、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する工程と、上層配線層と下層配線層とを接続するビアを示すマーカーを生成する工程と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する工程と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する工程と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する工程とを備える。

本発明により、ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することが可能となる。

図１は、一実施形態における寄生容量と寄生抵抗を抽出する為のフロー図である。 図２は、一実施形態における上層配線と下層配線間のＶＩＡとマーカーのレイアウト例である。 図３Ａは、上層のレイアウトから抽出したネットリストの例である。 図３Ｂは、下層のレイアウトから抽出したネットリストの例である。 図３Ｃは、上層と下層を結合したネットリストの例である。 図４は、一実施形態に係る寄生容量と寄生抵抗を抽出する手法のハードウェア構成例を示すブロック図である。 図５は、第２実施形態による寄生容量と寄生抵抗を抽出する為のフロー図である。 図６は、第３実施形態による寄生容量と寄生抵抗を抽出する為のフロー図である。 図７は、参考例での寄生容量と寄生抵抗を抽出する為のフロー図である。 図８は、寄生素子の抽出システムの構成を示すブロック図である。

図４は、本発明の実施形態に係る寄生素子抽出システムのハードウェア構成例を示すブロック図である。キーボード２７は、各種キー入力を行うための文字キー、数字キー、機能指示キー等を備えている。マウス２８は、マウスカーソルの示す位置データを入力するために用いられる。これらキーボード２７及びマウス２８等の入力装置によって、本発明の実施形態に係る寄生素子抽出方法を実行するためのプログラムの実行を指示する入力が行われる。

処理装置２９は、ＣＰＵ、メモリ（ＲＯＭ及びＲＡＭ）等からなるマイクロコンピュータであり、この装置全体の制御を司る。処理装置２９は、寄生容量と寄生抵抗を抽出する演算の処理、寄生容量と寄生抵抗の抽出結果を記憶装置３０にファイル形式で記憶させる処理、記憶装置３０に記憶されている寄生容量と寄生抵抗の抽出結果を内部メモリに読み込む処理、寄生容量と寄生抵抗の抽出結果を表示装置３１に表示させるための処理等を行う。記憶装置３０は、ＨＤＤ（ハードディスク装置）等であって、レイアウト情報や、寄生容量と寄生抵抗の抽出結果等を記憶する。表示装置３１は、ＣＲＴ、ＬＣＤ等のディスプレイ装置であって、寄生容量と寄生抵抗抽出結果及び各種メッセージ等を表示する。

図８は、寄生素子抽出システムの機能ブロック図である。寄生素子抽出システム１は、分類部２と、マーカー生成部７と、上層寄生素子リスト生成部８と、下層寄生素子リスト生成部９と、寄生素子リスト生成部１０とを備える。分類部２は、詳細寄生素子リスト生成部３と、簡易寄生素子リスト生成部４と、下層配線層識別部５と、上層配線層識別部６とを備える。これらの各部は、処理装置２９が記憶装置３０に格納されたプログラムを読み出し、そのプログラムに記載された手順に従って動作することによって実現される機能ブロックである。

図１は、本発明の第１実施形態を説明するためのフロー図である。ステップＳ１０１〜ステップＳ１０４では、配線層ごとに簡易的な寄生容量と詳細な寄生容量との差分を求める。ある規定値より差分が大きい層は下層配線層と、差分の小さい層は上層配線層と決められる。

最初にステップＳ１０１では、寄生素子抽出システム１は、解析対象である製品の製造プロセスを特定するための情報が入力されると、それと同等な製造プロセスで形成される配線層を持つテストレイアウトを作成して記憶装置３０に格納する。このテストレイアウト作成は、該当プロセスで最初に製造された実製品などの既存のレイアウトデータを用いても良い。既存のデータがない場合には、新たに試行用として用意したレイアウトをテストレイアウトとして用いても良い。テストレイアウトのデータには、該当プロセスの配線間隔や配線ピッチなどを含む設計基準に沿った配線の情報が含まれる。配線層としては利用される全ての配線層が含まれていることが望ましい。配線層の回路構成や素子数などに関する制約は無い。

次にステップＳ１０２〜Ｓ１０４において、分類部２は、テストレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層に分類する。

ステップＳ１０２において、簡易寄生素子リスト生成部４は、ステップＳ１０１で作成されたテストレイアウトの中に含まれるインターコネクションに関してその配線層毎に簡易的な寄生容量の抽出を行う。簡易的な寄生容量の抽出は、以下のように行われる。通常の詳細な寄生容量の抽出（第１の方法による抽出）においては、該当インターコネクションと同じ配線層における配線の設計基準に従って、同一配線層内で所定の基準の範囲内の隣接配線や上下の配線層が考慮される。一方、簡易的な寄生容量の抽出（第２の方法による抽出）は、計算の対象とする隣接配線や上下の配線の本数を通常の方法よりも大幅に削減して行われる。この削減は、精度が著しく低下しないように決められた所定の削減基準に従って行われる。

ステップＳ１０３において、詳細寄生素子リスト生成部３は、ステップＳ１０２で簡易計算の対象としたインターコネクションの全てにつきそれぞれの配線層毎に詳細な寄生容量抽出を行う。

ステップＳ１０１からステップＳ１０３の間の処理は製造プロセスに依存する。そして、この処理においては、製造プロセスにより配線の構造、形状及びサイズが一意に決定する。このため、一度実行した処理と同等のプロセスで同一のテストレイアウトであれば、次回からの他の実製品への適用の際には事前の結果を用いることができる。この場合、ステップＳ１０１からステップＳ１０３の間の処理を省略する事ができる。

ステップＳ１０４では、次の処理が行われる。ステップＳ１０２においては、各インターコネクションにつき簡易的な寄生容量の抽出を実行することにより、寄生容量の値が算出された。この簡易値を用いて、配線層毎に寄生容量の総和である簡易総和値が算出される。ステップＳ１０３においては、各インターコネクションにつき詳細な寄生容量の抽出を実行することにより、寄生容量の値が算出された。この詳細値を用いて、配線層毎に寄生容量の総和が詳細総和値として算出される。更に、配線層毎に簡易総和値と詳細総和値との差分が算出される。

下層配線層識別部５は、各配線層について、算出された差分値が所定の閾値以上の場合は下層配線層であると識別する。上層配線層識別部６は、各配線層について、算出された差分値が所定の閾値よりも小さい層を上層配線層であると識別する。

半導体の製造においては、最下層においては最小の配線幅と最小の配線間隔を使用できる。そして、より上層の配線層となるにつれ下層との位置合わせ精度からより広い配線幅や配線間隔を用いている。すなわち下層配線層は上層配線層と比べて配線間隔が密であり配線幅が細い。そのため、下層配線層では、寄生容量と寄生抵抗を計算する際に考慮すべき隣接配線や上下配線の本数が多くなる。そのことから、設定した閾値を用いることで、上層と下層の配線層の境界が一通りのみに決定する。

ステップＳ１０５において、マーカー生成部は、寄生容量と寄生抵抗の抽出を行う対象である実設計データに対して、上層配線層と下層配線層とを接続するＶＩＡを示すマーカーを生成する。実設計データに対して、ステップＳ１０４によって識別された境界に対して、上層と下層の配線層に接続するＶＩＡのうち、その境界に接続する全てのＶＩＡを、境界ＶＩＡとして抽出する。そして全ての境界ＶＩＡについて、あらかじめ決定しておいた命名規則に従って、各ＶＩＡを個別に識別する識別子であるマーカーを付与する。

図２は、本発明の上層配線と下層配線間のＶＩＡとマーカーのレイアウト例である。図２において配線Ｍ３、Ｍ４が下層と認識された配線であり、配線Ｍ５、Ｍ６が上層と認識された配線である。配線Ｍ４と配線Ｍ５を接続する境界ＶＩＡに対して、マーカー７０、７１、７２が付加される。マーカーは、図１の処理を行うツールが管理する情報として処理実行中に保持することによって記憶することが可能である。または、マーカーを対象レイアウトの図形データに付与して保存することにより、本ツールの処理実行外でも保持することが可能である。マーカーの命名規則としては、例えば各マーカーに（ネット名）＿（ＶＩＡ名）＿（Ｘ座標）＿（Ｙ座標）という情報の組を生成することにより、各マーカーを識別することができる。このような情報を用いて、後のネットリスト統合の際にＶＩＡの確定を行うことが出来る。マーカーを全ての境界ＶＩＡに付与した後、処理はステップＳ１０６へ進む。

ステップＳ１０６において、上層寄生素子リスト生成部８は、予め記憶した第１の基準（簡易的な基準）に基づいて、上層配線層の寄生素子を抽出することにより、上層寄生素子リストを生成する。ステップＳ１０５で使用した実設計データに対して、インターコネクションのそれぞれについて上層であると識別した配線層の簡易的な寄生容量と寄生抵抗の抽出を行う。その結果は、ノード毎の寄生容量と寄生抵抗の値のネットリストとして出力する。このネットリストはステップＳ１０５にて付与したマーカーを接続情報として含む。

ステップＳ１０７において、下層寄生素子リスト生成部９は、第１の基準と異なる予め記憶した第２の基準（詳細な基準）に基づいて、下層配線層の寄生層を抽出することにより、下層寄生素子リストを生成する。ステップＳ１０５で使用した実設計データに対して、インターコネクションのそれぞれについて下層であると識別した配線層の詳細な寄生容量と寄生抵抗の抽出を行う。その結果は、ノード毎の寄生容量と寄生抵抗の値のネットリストとして出力する。このネットリストもステップＳ１０６と同一のステップＳ１０５にて付与したマーカーを接続情報として含む。

ステップＳ１０８において、寄生素子リスト作成部１０は、ステップＳ１０６で得られた上層配線層のネットリストである上層寄生素子リストと、ステップＳ１０７で得られた下層配線層のネットリストである下層寄生素子リストを入力する。寄生素子リスト作成部１０は、上層寄生素子リストと下層寄生素子リストとを結合して、実設計のレイアウトデータの寄生素子リストを生成する。

図３Ａ〜図３Ｃは、本発明のマーカーを用いたネットリストの例である。図３Ａは、上層配線層のレイアウトから抽出したネットリストの例である。図３Ｂは、下層配線層のレイアウトから抽出したネットリストの例である。図３Ｃは、上層のネットリストと下層のネットリストを結合したネットリストの例である。

上層配線層のレイアウトと下層配線層のレイアウトを分けるマーカーは、図３Ａの（２）と図３Ｂの（４）にそれぞれ記述されている「ＶＤＤ＿Ｖ４５＿１００＿２５０」である。図３Ｃにて、結合されたネットリストの（２）と（４）の「ＶＤＤ＿Ｖ４５＿１００＿２５０」が同一のノードとして扱われる。最終的には上層配線層のレイアウトで求められた「ＶＤＤ＿Ｖ４５＿１００＿２５０」にかかわる寄生容量のデータと、下層配線層のレイアウトで求められた「ＶＤＤ＿Ｖ４５＿１００＿２５０」にかかわる寄生容量のデータは合計して１つのインターコネクションの寄生容量値として出力される。

ステップＳ１０９では、結合されたネットリストを元に遅延計算やＳＩ解析を実行する。

本実施形態における寄生素子の抽出システムは、レイアウトを上層配線層と下層配線層とに分けて、上層配線層と下層配線層の境界接続部のＶＩＡにマーカーを生成する手段と、上層配線層と下層配線層とで異なる方法により寄生容量と寄生抵抗の抽出を行う手段と、上層配線層と下層配線層それぞれの寄生容量と寄生抵抗の抽出結果をマーカーを基準に結合する手段とを有している。参考例の技術では、電源配線をすべて詳細な寄生容量と寄生抵抗を求める必要があるという問題があった。それに対して本実施形態では、上層の配線層にかかわる電源配線については簡易な寄生容量と寄生抵抗抽出が簡易的に行われる。その結果、寄生容量と寄生抵抗抽出の処理する時間を短縮することができる。

図５は、本発明の第２実施形態による寄生容量と寄生抵抗を抽出する為のフロー図である。第１実施形態のステップＳ１０１、ステップＳ１０２、ステップＳ１０３が、第２実施形態ではステップＳ３０１に置き換わる。図５をもとに、第２実施形態のフローの説明をする。

ステップＳ３０１では、製造プロセスにより決定される配線構造により配線層毎に一意に決定された最小配線間隔を入力装置により入力する。ステップＳ１０４では、設定した閾値を、ステップＳ３０１で入力された各配線層の最小配線間隔と比較する。上層配線層識別部６は、最小配線間隔が設定した閾値より大きい層を上層配線層であると識別する。下層配線層識別部５は、最小配線間隔が設定した閾値より小さい層を下層配線層であると識別する。ステップＳ１０５以降の処理は、第１実施形態と同様である。

第２実施形態では、製造プロセスにより一意に決定される配線構造のうち、各配線層の最小配線間隔を上層と下層の識別に使用する。一般的に、製造プロセスによる最小配線間隔は、下層の配線層ほど狭く、上層の配線層ほど広い。また寄生容量と寄生抵抗は配線間隔が狭いほど値は大きくなり、詳細な抽出方法と簡易的な抽出方法での差は大きくなる。そのため、設定する閾値を各配線層の最小配線間隔と比較することにより、第１実施形態における認識方法（各配線層での詳細な抽出方法と簡易的な抽出方法との寄生容量の差分に基づく）の代わりとして用いることができる。本実施形態により、上層配線層と下層配線層の識別処理の時間を短縮できる。そのため全体の寄生容量と寄生抵抗を求めるための時間を少なくすることができる。

図６は、本発明の第３実施形態による寄生容量と寄生抵抗を抽出する為のフロー図である。第１実施形態のステップＳ１０１、ステップＳ１０２、ステップＳ１０３が、第３実施形態ではステップＳ４０１に置き換わる。図６をもとに、第３実施形態のフローの説明をする。

ステップＳ４０１では、実設計データと、電源配線を特定する電源配線名を入力する。そして電源配線用の配線のみからなる配線層と、電源配線と信号配線とを含む配線層を識別する。ステップＳ１０４において、上層配線層識別部６は、電源配線のみに使用される配線層を上層配線層として識別する。下層配線層識別部５は、電源配線と信号線の両方に使用される配線層を下層配線層として認識する。ステップＳ１０５以降の処理は、第１実施形態と同様である。

第３実施形態では製造プロセスにより一意に決定される配線構造のうち、電源配線と信号配線を識別し、電源配線のみに使用される配線層を上層として認識する。この処理により、上層配線層と下層の配線層識別処理が早く行うことができるため、全体の寄生容量と寄生抵抗を求めるための時間を少なくすることができる。

以上に説明した諸実施形態によって得ることができる効果について、更に説明する。第１の効果として、寄生容量と寄生抵抗を抽出するためのＴＡＴが改善される。その理由としては、参考例の技術では、重要なインターコネクションのみを寄生容量と寄生抵抗を抽出する対象とすることにより簡易計算が行われる。それ以外の重要でないインターコネクションの寄生容量と寄生抵抗の抽出を省略することで実行時間が短縮される。しかし、こうした技術では電源配線が重要なインターコネクションとして選択されることを避けようがない。そのため、複雑な配線経路の各配線層と配線経路の分岐の全てを計算しなければならず、多くの実行時間と多くの消費メモリが必要になる。

電源配線は信号配線に比べてインターコネクションが複雑である。そのため寄生容量と寄生抵抗の抽出においては、電源配線に関する部分が計算に必要な時間のほとんどを占める。本発明の実施形態においては、電源配線についての計算を上層について大幅に簡略化できるため、実行時間が大幅に短縮される。このため参考例の技術において電源配線における実行時間が膨大となるという課題を解決することができる。

第２の効果として、寄生容量と寄生抵抗を抽出する際に、高い網羅性を得ることができる。参考例では重要でないインターコネクションについては計算の対象から除かれてしまう。一方本発明の実施形態では、寄生容量と寄生抵抗を、すべてのインターコネクションでの値を抽出することにより解析している。そのため、参考例に比べてより高い網羅性が確保される。

１ 寄生素子抽出システム
２ 分類部
３ 詳細寄生素子リスト生成部
４ 簡易寄生素子リスト生成部
５ 下層配線層識別部
６ 上層配線層識別部
７ マーカー生成部
８ 上層寄生素子リスト生成部
９ 下層寄生素子リスト生成部
１０ 寄生素子リスト生成部
２７ キーボード
２８ マウス
２９ 処理装置
３０ 記憶装置
３１ 表示装置
７０、７１、７２ マーカー
Ｍ３、Ｍ４、Ｍ５、Ｍ６ 配線

Claims (8)

1. 半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、
   前記上層配線層と前記下層配線層とを接続するビアを示すマーカーを生成するマーカー生成部と、
   第１の基準に基づいて前記上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、
   前記第１の基準と異なる第２の基準に基づいて前記下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、
   前記マーカーを用いて前記上層寄生素子リストと前記下層寄生素子リストとを結合することにより前記レイアウトの寄生素子リストを生成する寄生素子リスト生成部
   とを具備する寄生素子の抽出システム。
2. 請求項１に記載された寄生素子の抽出システムであって、
   前記分類部は、
   前記レイアウトを構成する各配線層について第１の方法で寄生素子を抽出することにより詳細寄生素子リストを生成する詳細寄生素子リスト生成部と、
   前記各配線層について前記第１の方法よりも計算量が少ない第２の方法で寄生素子を抽出することにより簡易寄生素子リストを生成する簡易寄生素子リスト生成部と、
   前記各配線層のうち前記詳細寄生素子リストに示される寄生素子値と前記簡易寄生素子リストに示される寄生素子値との差が所定の閾値よりも大きい層を前記下層配線層として識別する下層配線層識別部と、
   前記各配線層のうち前記差が前記所定の閾値よりも小さい層を前記上層配線層として識別する上層配線層識別部
   とを具備する寄生素子の抽出システム。
3. 請求項１に記載された寄生素子の抽出システムであって、
   前記分類部は、
   前記レイアウトを構成する各配線層のうち最小配線感覚が所定の閾値よりも小さい層を前記下層配線層として識別する下層配線層識別部と、
   前記レイアウトを構成する各配線層のうち最小配線感覚が所定の閾値よりも大きい層を前記上層配線層として識別する上層配線層識別部
   とを具備する寄生素子の抽出システム。
4. 請求項１に記載された寄生素子の抽出システムであって、
   前記分類部は、
   前記レイアウトを構成する各配線層のうち電源配線のみからなる層を前記上層配線層として識別する上層配線層識別部と、
   前記レイアウトを構成する各配線層のうち電源配線以外の配線を含む層を前記下層配線層として識別する下層配線層識別部
   とを具備する寄生素子の抽出システム。
5. 半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する工程と、
   前記上層配線層と前記下層配線層とを接続するビアを示すマーカーを生成する工程と、
   第１の基準に基づいて前記上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する工程と、
   前記第１の基準と異なる第２の基準に基づいて前記下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する工程と、
   前記マーカーを用いて前記上層寄生素子リストと前記下層寄生素子リストとを結合することにより前記レイアウトの寄生素子リストを生成する工程
   とを具備する寄生素子の抽出方法。
6. 請求項５に記載された寄生素子の抽出方法であって、
   前記分類する工程は、
   前記レイアウトを構成する各配線層について第１の方法で寄生素子を抽出することにより詳細寄生素子リストを生成する工程と、
   前記各配線層について前記第１の方法よりも計算量が少ない第２の方法で寄生素子を抽出することにより簡易寄生素子リストを生成する工程と、
   前記各配線層のうち前記詳細寄生素子リストに示される寄生素子値と前記簡易寄生素子リストに示される寄生素子値との差が所定の閾値よりも大きい層を前記下層配線層として識別する工程と、
   前記各配線層のうち前記差が前記所定の閾値よりも小さい層を前記上層配線層として識別する工程
   とを具備する寄生素子の抽出方法。
7. 請求項５に記載された寄生素子の抽出方法であって、
   前記分類する工程は、
   前記レイアウトを構成する各配線層のうち最小配線感覚が所定の閾値よりも小さい層を前記下層配線層として識別する工程と、
   前記レイアウトを構成する各配線層のうち最小配線感覚が所定の閾値よりも大きい層を前記上層配線層として識別する工程
   とを具備する寄生素子の抽出方法。
8. 請求項５に記載された寄生素子の抽出方法であって、
   前記分類する工程は、
   前記レイアウトを構成する各配線層のうち電源配線のみからなる層を前記上層配線層として識別する工程と、
   前記レイアウトを構成する各配線層のうち電源配線以外の配線を含む層を前記下層配線層として識別する工程
   とを具備する寄生素子の抽出方法。

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