KR20080000709A - 반도체 집적회로의 타이밍 시뮬레이션 방법 - Google Patents

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Abstract

본 발명은 칩 레이아웃 결과 존재하는 기생 성분을 추출하는 캐드 알고리즘에 관한 것이다. 본 발명은 반도체 칩 설계를 위해 설계자가 입력한 마스크 레이아웃 정보를 독출하여 여러가지 종류의 세그먼트를 정의하고, 각각의 세그먼트에 노드 넘버, 세그먼트 넘버를 부여함으로서, 등가회로 생성에 필요한 기생 성분 계산을 위한 수치해석 영역을 정의할 수 있으며, 부여된 노드 넘버 및 세그먼트 넘버를 이용하여 쉽게 넷 리스트를 구성하는 방법을 제공한다.
반도체, CAD, EDA, 넷 리스트.

Description

반도체 집적회로의 타이밍 시뮬레이션 방법{METHOD FOR TIMING SIMULATION FOR SEMICONDUCTOR INTEGRATED CIRCUITS}
본 발명은 칩 레이아웃 결과 존재하는 기생 성분을 추출하는 캐드 알고리즘에 관한 것이다. 본 발명은 반도체 칩 설계를 위해 설계자가 입력한 마스크 레이아웃 정보를 독출하여 여러가지 종류의 세그먼트를 정의하고, 각각의 세그먼트에 노드 넘버, 세그먼트 넘버를 부여함으로서, 등가회로 생성에 필요한 기생 성분 계산을 위한 수치해석 영역을 정의할 수 있으며, 부여된 노드 넘버 및 세그먼트 넘버를 이용하여 쉽게 넷 리스트를 구성하는 방법을 제공한다.
종래에는 칩상에 존재하는 활성소자들 사이의 전기적인 연결도만을 찾아내어 등가회로를 생성하였으나, 전술한 바와 같이 배선에 존재하는 기생 성분의 영향이 상대적으로 커짐에 따라, 배선 레이아웃의 평면 기하학적인 좌표들을 이용하여 기생 성분들을 해석적으로 계산하여 등가회로에 포함하였다. 그러나 칩을 구성하는 배선의 기하학적인 형상이 복잡한 입체 형태를 갖게 됨에 따라, 더이상 계산된 기생 성분들이 정확한 값을 갖지 못하게 되었다. 따라서, 위 문제를 해결하기 위하여, 입체 수치해석적인 방법을 이용하여 기생 성분들을 계산하고자 하는 방법들이 제안되었으며, 수치해석 결과 또한 실제기생 성분의 값과 근사하게 계산되고 있다.
한편, 상기 수치해석적인 방법을 이용하여 계산되어 지는 기생 성분의 경우 독립된 배선에 대하여 덩어리진 기생 성분 형태로 주어지게 된다. 따라서, 경로길이가 긴 배선에 대해서는 덩어리진 기생 성분과 경로 길이를 이용하여 단위길이 당 기생 성분 값을 계산하여, 길이에 따른 분배된 기생 성분을 계산하고, 분배된 기생 성분을 이용하여 등가회로를 생성하게 된다.
그러나, 최근 칩에 사용되는 배선의 형상이 기하학적으로 복잡한 입체 형상을 갖게 됨에 따라 단위길이 당 기생 성분을 이용하여 계산되는 분배된 기생 성분을 이용한 등가회로로는 더이상 칩의 동작 특성을 정확하게 예측할 수 없을 것으로 예상되고 있으며, 칩의 기하학적인 형상이 고려된 분배된 기생 성분을 이용한 등가회로의 생성이 요구되고 있다.
따라서, 본 발명의 목적은 반도체 칩의 타이밍 동작 특성을 예측하고, 레이아웃을 검증하기 위하여, 분배된 기생 성분을 갖는 등가 회로를 생성하기 위한 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 칩의 타이밍 시뮬레이션을 수행하는 방법에 있어서, (a) 설계자의 마스크 레이아웃으로부터 정보를 독출하여 노드 세그먼트를 생성하고 노드 넘버를 부여하는 단계; (b) 상기 생성된 세그먼트들에 부여된 노드 넘버 및 세그먼트 넘버로부터 수치 해석 조건 데이터를 생성하는 단계; (c) 상기 생성된 수치 해석 조건 데이터를 이용하여 수치 해석적인 방법으로 기생 성분을 계산하는 단계; 및 (d) 상기 생성된 세그먼트들과 세그먼트들에 부여된 노드 넘버 및 세그먼트 넘버, 계산된 기생 성분을 조합하여 넷 리스트를 생성하여 SPICE 시뮬레이션을 수행하는 단계를 포함하는 타이밍 시뮬레이션 방법을 제공한다.
이하, 본 발명에 따른 타이밍 시뮬레이션 방법을 상세히 설명한다. 본 발명에 따른 타이밍 시뮬레이션 방법은 칩 설계를 위해 설계자가 입력한 마스크 레이아웃정보를 독출한 후, 독출된 마스크 레이아웃 정보를 이용하여 전기적 노드 세그먼트를 생성하고, 저항성 세그먼트를 생성한다. 각각의 세그먼트를 생성하기 위해 독출되는 마스크 레이아웃 정보는 개체 좌표 정보일 수 있으며, 세그먼트란 좌표들로 정의되는 입체 영역 정보일 수 있다.
레이아웃은 하부 배선을 정의하는 제1 마스크와 상부 배선을 정의하는 제2 마스크 및 비아를 정의하는 비아 마스크로 구성되어 있다. 전기적 노드 세그먼트는 배선의 양단 부분과 배선의 모서리 부분이 인접한 상하부 배선의 중첩되는 부분이 연결되는 부분에 생성된다. 생성된 노드 세그먼트는 기생 성분을 계산하기 위해 경계조건을 정의하는 영역으로 사용될 수 있으며, 생성된 전기적 노드 세그먼트는 각각 고유한 노드 넘버를 갖을 수 있다. 생성된 저항성 세그먼트는 기생 저항 및 기생 인덕턴스 계산을 위해 시뮬레이션 영역으로 사용될 수 있으며, 연결된 전기적 노드 세그먼트의 노드 넘버와 연결된 방향을 포함할 수 있다. 또한, 생성된 저항성 세그먼트는 각각 고유한 세그먼트 넘버를 포함할 수 있다.
전기적 노드 세그먼트와 전기적 노드 세그먼트와 연결된 이분된 저항성 세그먼트들을 포함하도록 생성된다. 따라서, 용량성 세그먼트와 전기적 노드 세그먼트의 수는 같게 된다. 생성된 용량성 세그먼트는 기생 캐패시턴스 계산을 위한 경계조건을 정의하는 영역으로 사용될 수 있으며, 용량성 세그먼트가 포함하는 전기적 노드 세그먼트의 고유한 노드 넘버와 동일한 세그먼트 넘버를 포함할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명은 설계자가 입력한 마스크 레이아웃 정보를 독출하여 전기적 노드 세그먼트, 저항성 세그먼트, 용량성 세그먼트를 생성하고, 각각의 세 그먼트에 노드 넘버 및 세그먼트 넘버를 부여함으로서, 등가회로 생성에 필요한 기생 성분 계산을 위한 수치해석 영역을 정의할 수 있게 된다.

Claims (1)

  1. 반도체 칩의 타이밍 시뮬레이션을 수행하는 방법에 있어서,
    (a) 설계자의 마스크 레이아웃으로부터 정보를 독출하여 노드 세그먼트를 생성하고 노드 넘버를 부여하는 단계;
    (b) 상기 생성된 세그먼트들에 부여된 노드 넘버 및 세그먼트 넘버로부터 수치 해석 조건 데이터를 생성하는 단계;
    (c) 상기 생성된 수치 해석 조건 데이터를 이용하여 수치 해석적인 방법으로 기생 성분을 계산하는 단계; 및
    (d) 상기 생성된 세그먼트들과 세그먼트들에 부여된 노드 넘버 및 세그먼트 넘버, 계산된 기생 성분을 조합하여 넷 리스트를 생성하여 SPICE 시뮬레이션을 수행하는 단계
    를 포함하는 타이밍 시뮬레이션 방법.
KR1020060058387A 2006-06-28 2006-06-28 반도체 집적회로의 타이밍 시뮬레이션 방법 KR20080000709A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
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KR20160115653A (ko) * 2015-03-27 2016-10-06 삼성전자주식회사 공정 변이를 고려한 집적 회로 분석 시스템 및 방법
KR20180136801A (ko) * 2017-06-15 2018-12-26 삼성전자주식회사 와이어의 공정 변이를 고려한 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
US11256846B2 (en) 2015-03-27 2022-02-22 Samsung Electronics Co., Ltd. System and method of analyzing integrated circuit in consideration of a process variation and a shift

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