CN103544333B - 半导体器件设计方法、系统和计算机程序产品 - Google Patents

Abstract

在通过至少一个处理器实施的半导体器件设计方法中，通过不同工具来提取位于半导体部件的布局区域内部的电部件之间的至少一个第一寄生参数以及位于布局区域外部的电部件之间的至少一个第二寄生参数。提取的寄生参数结合在布局中。本发明还提供了半导体器件设计系统和计算机程序产品。

Description

半导体器件设计方法、系统和计算机程序产品

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件设计方法、系统和计算机程序产品。

背景技术

近来，微型化集成电路(IC)中的趋势已经生成了与以前相比消耗较少功率，还以更高的速度提供更多功能的较小器件。实施制造前检查和测试以确保可以与所设计的一样地制造半导体器件并且运转。

发明内容

根据本发明的一方面，提供了一种通过至少一个处理器实施的半导体器件设计方法，所述方法包括：使用第一工具提取半导体器件的布局的区域内部的电部件之间的至少一个第一寄生参数，所述半导体器件具有多个电部件；使用不同于所述第一工具的第二工具提取所述布局的所述区域外部的电部件之间的至少一个第二寄生参数；以及将提取的第一寄生参数和提取的第二寄生参数结合在所述布局中。

该方法进一步包括：提取所述区域内部的至少一个电部件和所述区域外部的至少一个电部件之间的至少一个第三寄生参数；以及将提取的第三寄生参数结合在所述布局中。

在该方法中，使用所述第一工具提取所述第三寄生参数。

在该方法中，在设置在所述布局的两个不同层中的电部件之间提取所述第一寄生参数、所述第二寄生参数和所述第三寄生参数中的至少一个。

在该方法中，所述第一工具比所述第二工具更精确或者需要更大的计算资源。

在该方法中，所述第一工具包括使用3维(3D)方法的第一电阻和电容(RC)提取工具，并且所述第二工具包括使用不如所述3D方法精确的方法的第二RC提取工具。

在该方法中，从由1维(1D)方法、2维(2D)方法以及2.5维(2.5D)方法所组成的组中选择所述第二RC提取工具的方法。

在该方法中，通过3D方法提取所述区域内部的电部件之间的所有第一寄生参数，而没有将所述区域内部的电部件分成一个或者多个预定义图案。

在该方法中，所述寄生参数包括寄生电容。

该方法进一步包括：自动识别或者基于用户输入识别所述区域；插入代表所述区域内部的电部件和所述区域外部的电部件之间的电连接件的引脚；以及使用所述引脚将提取的寄生参数结合在所述布局中。

在该方法中，所述插入包括使用RC提取工具。

在该方法中，使用所述第二工具的所述提取包括将所述区域看作黑盒。

该方法进一步包括：识别所述布局中的多个3维(3D)区域；从每个3D区域内部的电部件中提取多个第一寄生参数，其中，使用所述第一工具提取至少一个3D区域内部的电部件之间的所述第一寄生参数；使用不如所述第一工具精确的所述第二工具提取所述3D区域外部的电部件之间的多个第二寄生参数；提取每一个均在一个3D区域内部的一个电部件和该3D区域外部的一个电部件之间的多个第三寄生参数；以及将提取的寄生参数结合在所述布局中。

在该方法中，使用不如所述第一工具精确但是比所述第二工具精确的第三工具提取位于至少一个3D区域内部的电部件之间的所述第一寄生参数。

在该方法中，使用比所述第二工具更精确的第三工具提取所述第三寄生参数。

根据本发明的另一方面，提供了一种半导体器件设计系统，包括至少一个处理器，所述至少一个处理器被配置成：电阻-电容(RC)提取工具，用于：提取半导体器件的布局中的多个区域的每个区域内部的电部件之间的第一寄生电容，和提取所述区域外部的电部件之间的第二寄生电容；以及网表生成工具，用于将提取的寄生电容结合在代表所述布局的网表中；其中，所述RC提取工具被配置成使用比用于提取所述第二寄生电容更精确的方法提取至少一个区域内部的所述第一寄生电容。

在该系统中，所述RC提取工具被配置成使用不同方法提取不同区域内部的所述第一寄生电容。

在该系统中，所述RC提取工具进一步被配置成使用比用于提取所述第二寄生电容更精确的方法提取每一个都在一个区域内部的一个电部件和该区域外部的一个电部件之间的第三寄生电容。

在该系统中，所述RC提取工具还被配置成：从所述网表中识别所述区域；并且插入代表每个区域内部的电部件和该区域外部的电部件之间的连接件的引脚；以及所述网表生成工具被配置成使用所述引脚以将所提取的寄生电容结合在所述网表中。

根据本发明的又一方面，提供了一种计算机程序产品，包括其中含有指令的非暂时计算机可读介质，当通过计算机执行所述指令时，所述指令使所述计算机在接收到具有多个电部件的半导体器件的布局时进行以下处理：使用第一工具提取所述布局的区域内部的电部件之间的至少一个第一寄生参数；使用不同于所述第一工具的第二工具提取所述布局的所述区域外部的电部件之间的至少一个第二寄生参数；以及将提取的第一寄生参数和提取的第二寄生参数结合在所述布局中。

附图说明

通过实例示出了一个或者多个实施例，并且不仅限于该一个或多个实施例，在通篇描述中，附图中的具有相同参考标号的元件指示相同的元件。除非另有说明，否则不必按比例绘制附图。

图1是根据一些实施例的半导体器件设计流程的至少一部分的功能流程图。

图2包括根据一些实施例的半导体器件区域和从该区域中提取的电部件的几种图案的示意透视图。

图3A至图3C是根据一些实施例的用于说明寄生参数提取工艺的半导体器件的区域的示意性侧视图或者俯视图。

图4A至图4B是根据一些实施例的用于说明寄生参数提取工艺的半导体器件的各种区域的示意图。

图5A至图5C是根据一些实施例的几种半导体器件设计系统的结构图。

图6是根据一些实施例的半导体器件设计方法的流程图。

图7是根据一些实施例的计算机系统的结构图。

具体实施方式

应当理解，以下发明提供了用于实现各种实施例的不同部件的多个不同的实施例或者实例。下面描述了部件和布置的具体实例以简化本发明。然而，可以以多种不同的形式来实现发明概念并且不应该理解为限于本文中所阐述的实施例；而且，提供这些实施例使得本说明书彻底和完整并且将发明概念完整地传达给本领域技术人员。然而，应该理解，不需这些具体的细节可以实施一个或者多个实施例。

在附图中，为了清楚放大了层和区域的厚度和宽度。附图中相同参考标号指的是相同元件。附图中所示的元件和区域实际上为示意性的，因此附图中所示的相对尺寸或者间距不旨在限制发明概念的范围。

一些实施例描述了一种半导体器件设计方法和系统，其中，通过不同工具和/或方法来提取位于半导体器件布局的区域内部和外部的寄生参数。例如，具有较高精度和需要较高计算资源的寄生参数提取工具/方法用于提取位于区域内部的寄生参数，但是具有较低精度和需要较低计算资源的另一种寄生参数提取工具/方法用于提取位于区域外部的寄生参数。结果，可能结合各种寄生参数提取工具和/或方法的精度和效率，同时实现快速精确的寄生参数提取结果。在一些实施例中，当第一RC提取工具或者方法被配置成与第二RC提取工具或者方法相比提取位于电部件之间的更多类型的寄生参数时，第一RC提取工具或者方法被认为比第二RC提取工具或者方法更精确。另外地或者可选地，如果在第一RC提取工具或者方法比第二RC提取工具或者方法考虑更多电部件的同时，第一RC提取工具或者方法提取寄生参数，当第二RC提取工具或者方法用于提取相同的寄生参数时，则第一RC提取工具或者方法被认为比第二RC提取工具或者方法更精确。

图1是根据一些实施例的半导体器件设计流程100的至少一部分的功能流程图。在制造相同器件之前，设计流程100使用用于测试半导体器件的设计的一种或者多种电子设计自动化(EDA)工具。在一些实施例中，EDA工具为通过处理器或者控制器或者编程的计算机执行的一组或者多组可执行指令以完成指定的功能。

在操作110中，通过电路工程师生成或者提供半导体器件设计。在一些实施例中，以诸如集成电路通用模拟程序(SPICE)网表的示意性网表的形式来生成或者提供该设计。在一些实施例中可使用用于描述设计的其他数据格式。

在操作120中，通过EDA工具(诸如，由Mountain View，California的Synopsys公司出售的HSPICE)对该设计实施预布局仿真以确定该设计是否符合预定规格。如果设计不符合预定规格，则重新设计半导体器件。在一些实施例中，对在操作110中生成或者提供的SPICE网表实施SPICE仿真。在其他实施例中，代替SPICE仿真或者除SPICE仿真之外，可使用其他仿真工具。

在操作130中，基于该设计生成半导体器件布局。在一些实施例中，通过EDA工具(诸如由San Jose，CA的Cadence Design Systems公司出售的VIRTUOSO)以图形设计系统(GDS)文件的形式生成布局。在其他实施例中，可使用用于描述布局的其他工具和/或数据格式。

在操作140中，实施布局与原理图(LVS)提取或者检查。运行LVS检查以确保生成的布局与设计相对应。具体地，LVS提取工具，即，EDA工具(例如，由Wilsonville，Oregon的Mentor Graphics公司出售的CALIBRE)从生成的布局图案中识别出电部件以及电部件之间的连接。然后，LVS提取工具生成代表识别的电部件和连接的布局网表。由该布局生成的布局网表与设计的原理网表进行比较。如果两个网表在匹配容限内匹配，则通过LVS检查。否则，通过将工艺返回至操作110和/或操作130来对布局或者设计中的至少一个进行校正。

在一些实施例中，例如，在LVS检查之前还实施设计规则检查(DRC)以确保布局满足某一制造设计规则，即，确保可以制造半导体器件。如果违背一个或者多个设计规则，则通过将工艺返回操作110和/或操作130来对布局或者设计中的至少一个进行校正。在其他实施例中可使用其他验证工艺。

在操作150中，通过EDA工具(例如，由Santa Clara，California的Silvaco公司出售的HIPEX)来实施电阻和电容(RC)提取。运行RC提取以确定用于在后续操作中定时仿真的半导体器件布局中的互连件的寄生参数(例如，寄生电阻和寄生电容)。电路设计师不想要这些寄生参数，更别提作为位于布局中的图案的配置和/或材料的原因生成这些寄生参数。在一些实施例中，通过RC提取工具，即，另一种EDA工具使用技术文件以提取寄生参数。提取的寄生参数添加到由LVS提取工具提供的网表以输出修改的网表。

在操作160中，考虑提取的寄生参数实施后布局仿真以确定布局是否符合预定规格。具体地，仿真工具，即，另一种EDA工具，对于由RC提取工具输出的修改网表实施仿真。如果仿真指示布局不符合预定规格，例如，如果寄生参数造成不期望的延迟，则通过将工艺返回操作110和/或操作130对布局或者设计中至少一个进行校正。否则，布局通过制造或者附加的验证工艺。在一些实施例中，后布局仿真为SPICE仿真。在一些实施例中，代替或者除SPICE之外可用其他仿真工具。

在一个或者多个实施例中，忽略上述的操作110至140和160中的一个或多个。

RC提取的精度和速度是在特定环境下可能是相互冲突的设计考虑因素。一方面，精确的RC提取导致后续后布局仿真中的精确的时序仿真，从而依次允许用于要制造的半导体器件的布局的精确评估。另一方面，精确的RC提取经常需要更多的计算资源并且因而慢于不太精确的RC提取。在较慢的工艺节点处，通过进行不太精确的RC提取，可能牺牲一定程度的精度以获得期望的RC提取速度。然而，在先进的工艺节点处，各种器件具有复杂的3-维(3D)结构和/或相对于彼此密集放置器件，该密集放置提高了时序关联性(timingconcern)。为了处理这些时序关联性以速度为代价来实施精确的RC提取。在某些情况下，要实施全部芯片RC提取，RC提取速度可以变得非期望的慢。

因此，一些实施例通过在RC提取精度是优选的区域中实施精确的RC提取并且在RC提取速度优选的区域中实施不太精确的RC提取提供了折衷。结果，可能实现在高级节点处适于整个芯片RC提取的又快又精确的混合RC提取。

图2包括根据一些实施例的半导体器件200的区域和从该区域中提取的电部件的几种图案的示意透视图。半导体器件200包括半导体衬底210，以及形成在半导体衬底210中和/或上方的多个电部件220。

半导体衬底210包括但不限于体硅、半导体晶圆、绝缘体上硅(SOI)衬底或者硅锗衬底。在一些实施例中使用包括III族、IV族以及V族元素的其他半导体材料。

电部件220中的每一个都包括有源元件或者无源元件的至少部分或者整体。有源元件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p-沟道和/或n-沟道场效应晶体管(PEFT/NEFT)等、具有凸起的源极/漏极的FinFET和平面MOS晶体管。无源元件的实例包括但不限于电容器、电感器、熔丝、电阻器和互连件。互连件的实例包括但不限于通孔、导电焊盘、导线以及导电再分布层。

在半导体器件200中，电部件220包括：定义氧化物(OD)区221、定义氧化物(OD)区222、布线部分223至226、通孔227、通孔228、金属部分229、金属部分230、多晶硅(PO)区231以及布线部分232。OD区221、222为限定晶体管的源极区和漏极区的掺杂区。在一个或者多个实施例中为金属的PO区231限定晶体管的栅电极。布线部分223、225以及通孔227串联连接OD区221与金属部分229。布线部分224、226以及通孔228串联连接OD区222串联与金属部分230。布线部分232连接至PO区231，并且布线部分232与金属部分229、230一起将晶体管的栅极、源极和漏极电连接至外部电路或者连接至半导体器件200的其他有源或者无源元件。

在半导体器件200的厚度方向(图2的附图中的垂直方向)上以位于一个堆叠在另一个顶部的各种层中的3D布置来布置电部件220。更具体地，在位于OD区221和222上方的层MD1中形成布线部分223、224，在位于层MD1上方的层MD2中形成布线部分225、226，在位于层MD2上方的通孔0(V0)层中形成通孔227、228，在位于V0层上方的金属1(M1)层中形成金属部分229、230，在半导体衬底210上方形成PO区231，并且在位于PO区231上方的层MP中形成布线部分232。上述结构仅是示例性结构，并且在各个实施例中，预期位于半导体器件200中的电部件的其他布置。例如，在一个或者多个实施例中，在M1层上方形成不止一个金属层，例如，金属2(M2)层和上层。通过诸如通孔1(V1)和上层的通孔层相互连接金属层，每个通孔层都介于一对相邻的金属层之间。

根据一些实施例的RC提取方法包括识别位于半导体器件200中的一个或者多个电部件的一种或者多种预定图案(也称为“原始图案”)，并且从识别的图案中提取寄生参数。例如，位于M1层中的金属部分229、230的图案241被识别为原始图案(诸如，通过参考原始图案的数据库)，并且提取位于金属部分229、230之间的寄生电容242。同样地，处于相同层的位于层MP中的布线部分232以及位于层MD2中的布线部分225的图案243被识别为原始图案，并且提取布线部分232、225之间的寄生电容244。处于不同层/级的位于层MP中的布线部分232以及位于层MD1中的布线部分223的图案245也被识别为原始图案，并且提取布线部分232、223之间的寄生电容246。

根据一些实施例，通过2.5维的(2.5D)RC提取方法可识别原始图案241、243、245。如图案245所示，由于2.5D RC提取方法允许一些3D方向上的寄生参数提取，2.5D RC提取方法比2维(2D)RC提取方法更精确。然而，2.5D RC提取方法不比3D RC提取方法精确。使用2.5D RC提取方法中的原始图案的优势是与3D RC提取方法相比减少了提取时间。在一些实施例中，用于减少寄生参数的2.5D RC提取期间的提取时间的第一方法使用电部件220的子集。例如，对于寄生参数246，用于2.5D RC提取的子集包括具有布线部分232和布线部分223的图案245。相反，对于提取相同的寄生参数，即，寄生电容246，除布线部分232和布线部分223的子集之外的电部件用在3D RC提取工具或者方法中。根据一些实施例，根据用于减少2.5D RC提取期间的提取时间的第二种方法(代替第一种方法或者除第一种方法之外)，寄生参数被预提取(或者预特征描述)并且存储在查询表中。因此，在从布局中识别原始图案(例如，图案245)之后，从查询表中取回相应的预提取寄生参数(例如，寄生电容246)，而不实施耗时提取。然而，根据一些实施例，与3D RC提取方法相比较，所述的2.5D RC提取方法在一个或者多个方面不太精确。首先，如上所述，在某个寄生参数的2.5D RC提取期间，一些电部件(也称为多边型)不包括在对应的原始图案中，因此，位于原始图案中的围绕一个或者多个多边形的电场与在根据一些实施例用3D RC提取方法提取整个芯片或者整个半导体器件200时不相同。例如，图案245不包括布线部分225，因此，位于图案245中的围绕一个或者多个布线部分232或者布线部分223的电场与在用3D RC提取方法提取整个芯片或者整个半导体器件200时不相同。因此，存在通过2.5D RC提取方法提取的寄生参数246的某种程度的不准确性。其次，实际上不易于通过一组原始图案表示各种布局。在一些实施例中，如果2.5D RC提取工具不能够找到与电部件的子集精确匹配的原始图案，则2.5D RC提取工具选择用于寄生参数提取的最接近的原始图案，从而导致被提取的寄生参数的某种程度的不准确性。

与此相反，3D RC提取方法比2.5D RC提取方法使用更多的电部件以提取相同的寄生参数，因此比2.5D RC提取方法更精确。在一些实施例中，3D RC提取方法提取用于电部件(包括位于半导体器件200中或者位于没有将电部件分成原始图案组的区域中的布线部分和通孔)的寄生参数。结果，3D RC提取方法比2.5D RC提取方法更精确。然而，2.5D RC提取方法包括更低的计算量，因此比3D RC提取方法更快。2.5D RC提取方法还需要更少的计算资源，包括但不限于处理时间、内存和/或存储空间、网络吞吐量、电功率和其他类似的计算资源。因此，较低级(即，2.5D)的RC提取方法更快、不精确以及在计算资源方面比较高(即，3D)的RC提取方法要求更少。这种方法应用于一系列的3D、2.5D、2D至1D RC提取方法。

一些实施例提供了折衷，即，具有更高精度以及需要更高计算资源的寄生参数提取工具/方法用于提取位于精度是优选的区域内部的寄生参数，但是具有更低精度和需要更低计算资源的另一种寄生参数提取工具/方法用于提取位于速度和/或效率是优选的区域外部的寄生参数。结果，可能结合各种寄生参数提取工具和/或方法的精度和效率，同时实现又快又精确的寄生参数提取结果。

图3A至图3C是根据一些实施例的用于说明寄生参数提取工艺的半导体器件300在半导体器件300的区域301附近的示意侧视图或者俯视图。类似于半导体器件200，半导体器件300包括多个电部件，例如，OD区域221、OD区域222、布线部分223至226，通孔227、通孔228、金属部分229、金属部分230、PO区域231以及布线部分232。如图3A所示，半导体器件300还包括在位于层MP中的布线部分232上方的V0层中形成的通孔333，以用于将PO区域231连接至在M1层中形成的金属部分334。半导体器件300进一步包括在M1层上方形成的金属2(M2)层335。在一些实施例中，半导体器件300还包括一个或者多个另外的OD区域、以及在其上方形成的一个或者多个布线部分、通孔、金属部分、PO区域以及布线部分。为了说明目的，在图3B中示出了OD区域322和对应的OD区域331和布线部分325。说明性结构是实例，并且一些实施例包括位于半导体器件300中的电部件的其他布置。

在一些实施例中，如图3A所示，区域301为在半导体器件300的厚度方向(Z方向)上具有Z边界341的3D区域。区域301还具有位于X-Y平面中的边界，例如，如图3B所示，在X方向上的X边界342和在Y方向上的Y边界343。通过用户指定和/或通过此后所述的半导体器件设计系统自动生成边界341至343。在一个或者多个实施例中，区域301不必为如图3A和3B所示的盒形。在一个或者多个实施例中，电部件部分位于区域301内部，并且部分位于区域301外部，例如，图3所示的通孔227、228、333。

在一些实施例中，用户指定位于半导体器件300的布局中的X边界342和Y边界343。例如，用户进一步通过识别半导体器件300厚度上包括在区域301中的层数来指定Z边界341。在一个或者多个实施例中，Z边界341包括半导体器件300的所有层。在一个或者多个实施例中，如图3A所示，Z边界341包括少于半导体器件300的所有层。

在一些实施例中，半导体器件设计系统从半导体器件300的布局中自动识别区域301作为RC提取精度优于效率的区域，并且自动识别区域301的所有边界341至343。例如，关于图1所述的LVS提取工具被配置成自动识别半导体器件300的各种电部件，例如晶体管、导体等。在一些实施例中，晶体管，尤其是具有复杂的3D结构的晶体管经受比用于导体的RC提取方法更精确的RC提取方法。因此，LVS提取工具自动识别这些晶体管的位置。然后，诸如RC提取工具的另一种EDA工具基于预定义规则使用晶体管的位置信息自动生成X边界342和Y边界343。在一些实施例中，经受比用于半导体器件300的其他电部件的RC提取方法更精确的RC提取方法的电部件的类型预先设置在RC提取工具中。

在一些实施例中，通过用户定义设置和半导体器件设计系统来自动识别区域301。例如，用户识别Z边界341，从而半导体器件设计系统自动识别区域301的X边界342和Y边界343。具体地，另一方面，例如，用户从衬底210至V0层中识别包括在区域301中的层作为Z边界341。另一方面，半导体器件设计系统使用如上所述RC提取工具自动识别区域301的X边界342和Y边界343。在另一个实例中，用户指定RC提取精度优于效率的区域(在X、Y、Z方向中的任何一个方向或者多个方向中)，并且半导体器件设计系统从用户指定区域中自动识别一个或者多个区域301。

使用比用于提取位于区域301外部的寄生参数的具有更高精度的寄生参数提取工具/方法来提取位于区域301内的寄生参数(本文中还称为“第一寄生参数”)。例如，通过3DRC提取方法来提取位于区域301内部的寄生参数，但是通过比用于区域301内部的3D RC提取方法更精度的2.5D或者2D RC提取方法来提取位于区域301外部的寄生参数。在图3A所示的具体实施例中，在3D空间中的各个方向上以及在各个电部件之间提取位于区域301内部的寄生参数，并且位于区域301内部的寄生参数包括但不限于关于图2所述的寄生电容242、244、246。在一些实施例中，位于区域301内部的提取寄生参数包括表面与表面电容、边缘与表面电容(即，边缘电容(fringe capacitance))以及边缘与边缘电容(即，边缘间电容(edgecapacitance))。在一些实施例中，区域301内部的寄生参数被提取，而不将区域301内部的电部件分成一组预定义图案或者原始图案。

为了说明目的，在图3A和3B中的361、362、363、364处指定位于区域301内部的几个电部件中的一些寄生电容。具体地，寄生电容361位于PO区域231和层MD1中的布线部分223之间。寄生电容362位于层MP中布线部分232和在区域301内部的通孔227的一部分之间。寄生电容363位于OD区域322和PO区域231之间。寄生电容364位于层MD2中的布线部分226和PO区域231之间。在图3A和3B所示的箭头方向上提取电容361、362、363、364。

使用具有比用于提取位于区域301内部的寄生参数更低的精度的寄生参数提取工具/方法来提取位于区域301外部的寄生参数(下文中还称为“第二寄生参数”)。例如，通过1D、2D或者2.5D RC提取方法来提取位于区域301外部的寄生参数，但是通过诸如2D、2.5D或者3D RC提取方法的较高的RC提取方法来提取位于区域301内部的寄生参数。在一些实施例中，位于区域301内部或者外部的提取寄生参数包括表面与表面的电容，边缘至表面电容(即，边缘电容)以及边缘至边缘电容(即，边缘间电容)。

为了说明目的，在图3A中的371、372、373、374处指定位于区域301外部的几个电部件之间的一些寄生电容。具体地，寄生电容371、372、373位于M1层的金属部分230、334、229和跨越金属部分230、334、229的上覆M2层的相应的金属部分之间。寄生电容371、372、373还可称为交叉电容。寄生电容374位于在相同的M1中的相邻金属部分334和229之间，并且还称为耦合电容。根据一些实施例，以2D RC提取方法提取交叉电容和耦合电容。根据一些实施例的2.5D RC提取方法提取通过2D RC提取方法覆盖的寄生电容和通过3D RC提取方法覆盖的少许寄生电容。以图3A中所示的箭头方向来提取寄生电容371、372、373、374。

在一些实施例中，在区域301内部的RC提取适于中间工序(MEOL，Mid-End-of-Line)技术，但是区域301外部的RC提取适于后道工序(BEOL)技术。

根据一些实施例，也提取位于区域301内部的电部件和位于区域301外部的电部件之间的寄生参数，本文中还称为“第三寄生参数”。在一个或者多个实施例中，使用比用于提取区域301外部的第二寄生参数具有更高精度的寄生参数提取工具/方法来提取第三寄生参数。在一个或者多个实施例中，使用与用于位于提取区域301外部的第二寄生参数相同的寄生参数提取工具/方法来提取第三寄生参数。在一个或者多个实施例中，使用比用于位于提取区域301内部的第一寄生参数更低精度的寄生参数提取工具/方法来提取第三寄生参数。在一个或者多个实施例中，使用与用于位于提取区域301内部的第一寄生参数相同的寄生参数提取工具/方法来提取第三寄生参数。

例如，使用2D、2.5D和3D RC提取方法来提取位于区域301外部的第二寄生参数、位于区域301内部和外部的电部件之间的第三寄生参数以及位于区域301内部的第一寄生参数。在另一个实例中，使用2D或者2.5D提取方法来提取第二寄生参数，但是通过比用于提取第二寄生参数的RC提取方法更高精度的相同的RC提取方法(例如，2.5D或者3D RC提取方法)来提取第三寄生参数和第一寄生参数。

为了说明目的，在图3A中的381和3B中的382处指示位于区域301内部的电部件和位于区域301外部的电部件之间的一些寄生电容。具体地，寄生电容381在位于区域301内部的层MD2中的布线部分226和位于区域301外部的M1层中的金属部分334之间。寄生电容382在位于区域301内部的层MD2中的布线部分225和位于区域301外部的PO区域231的一部分之间。以图3A和3B所示的箭头方向(即，从区域301的内部向外)提取寄生电容381、382。在一些实施例中，在两个区域的电部件之间提取第三寄生参数，其中，每个区域的RC提取精度都优于效率。例如，在图3B中也示出了与区域301类似并且RC提取精度优于效率的区域301’。区域301’包括类似于区域301的电部件的各个电部件。具体地，区域301’包括：对应于区域301布线部分225、226、325以及PO区域231、331的布线部分225’、226’、325’和PO区域231’、331’。在位于区域301内部的布线部分226和位于区域301’内部的布线部分226’之间提取第三寄生参数Ca。在位于区域301’内部的布线部分226’和位于区域301外部的PO区域231的一部分之间提取另一个第三寄生参数Cb。在本文中结合图4A和4B描述根据一些实施例用于提取寄生参数Ca、Cb的具体方法。

在一些实施例中，单独实施位于区域301内部和外部的RC提取。具体地，在将区域301当作黑盒(black box)的同时，实施区域301外部的RC提取。更具体地，当将区域301当作黑盒时，通过区域301外部的RC提取来忽略电部件以及区域301内部它们的互连件和耦合件。然后，例如，将单独提取的寄生参数共同结合在代表半导体器件300布局的网表中。为了在RC提取和网表组合期间保持电部件和/或他们的耦合件之间的层级连接件，在RC提取之前插入多个引脚并且该多个引脚用于将提取的寄生参数结合到网表中。

例如，如图3C所示，为了通过位于V0层中的通孔228的方式表示在位于层MD2中的布线部分226和位于M1层中的金属部分230之间的连接件，插入一对引脚O1和P1，其中，引脚P1位于区域301内部和位于布线部分226处并且引脚O1位于区域301外部并且位于金属部分230处。在另一个实例中，通过在区域301边界处插入的一对引脚O2和P2来表示在位于区域301内部的PO区域231的一部分和位于区域301外部的相同PO区域231的另一部分之间的连接件，其中，引脚P2位于区域301内部和引脚O2位于区域301外部。在另一个实例中，通过一对引脚O3和P3表示通过位于V0中的通孔327的方式位于PO区域331和M1层中的金属部分329之间的连接件，其中，引脚P3位于区域301内部和位于PO区域331处并且引脚O3位于区域301外部并且位于金属部分329处。插入的引脚O1至O3、P1至P3用于网表组合，其中，位于区域301内部的提取寄生参数经由连接件O1-P1、O2-P3、O3-P3耦合至位于区域301外部的相应的提取寄生参数。

在一些实施例中，多次提取一个或者多个寄生参数并且在网表组合工艺中结合一个或者多个寄生参数的提取值。在图4A中给出一个实例，其中，图4A是要提取寄生电容Ca(图3B)的半导体器件200的布局的部分示意图。寄生电容Ca位于区域301内部的布线部分226和区域301’内部的布线部分226’之间。根据一些实施例，网络是一个或者多个互联的电部件组，并且当通过RC提取精度优于效率的区域完全覆盖网络时，该网络被认为是内部网络。具体地，由于布线部分226位于区域301内部，因此它是内部网络，并且由于布线部分226’位于区域301’内部，因此它也是内部网络。寄生电容Ca是位于两个区域301、301’的两个内部网络之间的寄生参数。两次提取寄生电容Ca，即，从区域301’内至区域301内具有提取的电容数值C1，以及从区域301内至区域301’内具有提取的电容数值C2。诸如通过计算和接收C1和C2的平均值作为寄生电容Ca的提取值将提取的电容数值C1和C2结合在网表组合工艺中。

如图3A所示，在371处一次提取位于区域301或301’外部的电部件之间的寄生电容。位于区域301内部或者外部的寄生参数的RC提取在一些实施例中包括多于两次。

图4B是根据一些实施例提取寄生电容Cb(图3B)的区域301和301’的边界处的一部分的示意图。Cb是在位于区域301’中的布线部分226’和位于区域301的边界处的PO区域231之间的寄生电容。由于布线部分226’完全位于区域301’内，所以它是内部网络。PO区域231具有位于区域301内部的第一部分441和位于区域301外部的第二部分442。由于PO区域231没有完全位于对应的区域301内，所以它不是内部网络。在这种情况下，在一个或者多个实施例中，Cb是分解成两个寄生电容C4和C5。C4是位于布线部分226’和PO区域231的第一部分441之间的寄生电容，而C5是位于布线部分226’和PO区域231的第二部分442之间的寄生电容。由于第一部分441完全在区域301内，所以第一部分441被视为内部网络。提取两次寄生电容C4并且以类似于关于图4A描述的寄生电容Ca的提取方式将提取的寄生电容数值的平均值用作寄生电容C4，由于第二部分442位于区域301、301’外部，所以以类似于关于图3A描述的寄生电容381的提取方式从布线部分226’至第二部分442提取一次寄生电容C5。诸如简单区域近似的各种方法可用于一个或者多个实施例中以将Cb分解成C4和C5。使用如关于图3C所述的插入引脚来结合提取的电容值C4和C5。

在一些实施例中，通过结合较高精度的RC提取方法(例如，3D RC提取方法)和较低效率的RC提取方法(例如，2D或者2.5D RC提取方法)获得混合的、有效的和精确的RC提取方法。这种混合的RC提取方法尤其适于高级节点处的RC提取。混合的RC提取方法进一步尤其适于具有复杂3D结构的器件，例如，具有凸起的源极和漏极的FinFET和平面MOS。然而，在一些实施例中，混合的RC提取方法还适于其他不太高级的节点和/或没有或者具有不太复杂的3D结构的器件。在一个或者多个实施例中，通过使用高精度的RC提取方法(例如，3D RC提取方法)提取在位于区域内部的电部件和位于区域外部的电部件之间的寄生参数来保持期望精度。在一些实施例中，混合的RC提取方法还是灵活的并且可应用于各种半导体器件而不受器件层级、单元层级或者工具种类限制。在一个或多个实施例中，混合的RC提取方法可应用于各种提取场景，例如，FinFET RC提取、快速器件调节提取或者基于中介层的设计提取。

图5A是根据一些实施例的半导体器件设计系统500A的结构图。设计系统500A被布置成对于半导体器件(例如，半导体器件300)的布局510实施制造前测试和检查。为了该目的，设计系统500A包括LVS提取工具511、模块生成和引脚插入工具512、外部RC提取工具514、内部RC提取工具516、网表生成工具518。在一个或者多个实施例中，LVS提取工具511从设计系统500A中省略。在一个或者多个实施例中，模块生成和引脚插入工具512、外部RC提取工具514、内部RC提取工具516、网表生成工具518中的一个以上的工具结合在RC提取工具中。根据一些实施例，在设计系统500A中包括一种或者多种其他工具，例如布局生成工具、DRC工具。

在一个或者多个实施例中，通过如在本文中以下关于图7所述的计算机系统实施设计系统500A。这种计算机系统的处理器是硬件连接的和/或被编程以用作设计系统500A的一种或者多种工具。

在一个或者多个实施例中，通过几个计算机系统来实施设计系统500A。每个计算机系统的处理器都是硬件连接的和/或被编程以用作设计系统500A的一种或者多种工具。例如，通过一个计算机系统来实施LVS提取工具511，但是通过另一个计算机系统来实施外部RC提取工具514和RC内部提取工具516。在另一个实例中，通过不同的计算机系统来实施外部RC提取工具514和内部RC提取工具516。在一个或者多个实施例中，计算机系统之间的数据交换在连接计算机系统的网络上发生。在一些实施例中，可使用其他模式的数据交换，例如，电子邮件、外部硬盘驱动器。

在一个或者多个实施例中，通过几个处理器和/或计算机系统来实施设计系统500A的工具(例如，内部RC提取工具516)。在一些实施例中可使用其他布置。

如关于图1所述的，在设计系统500A中，布局510被输入对于布局510实施LVS提取的LVS提取工具511中并且输出网表。网表表示通过LVS提取工具511所识别的电部件和电部件之间的连接件。如关于图3C所述的，模块生成和引脚插入工具512使用通过LVS提取工具511输出的网表以插入多个引脚，从而表示识别的部件和耦合件之间的层级连接件。例如，当半导体器件300的布局510输入LVS提取工具511时，LVS提取工具511识别位于半导体器件300中的各种电部件，并且输出识别的电部件的位置信息。模块生成和引脚插入工具512使用位置信息以将一个或者多个区域520、530作为RC提取精度优于效率的区域。例如，在一个或者多个实施例中，晶体管和/或有源元件，尤其具有复杂3D结构的晶体管和/或有源元件使用比用于导体和/或无源元件更精确的RC提取方法。因此，通过LVS提取工具511和模块生成和引脚插入工具512识别布局中的晶体管和/或有源元件的区域作为区域520、530。模块生成和引脚插入工具512还指定位于区域520、530外部并且RC提取效率优于精度的区域540。在一些实施例中，通过从LVS提取工具511接收网表的不同工具来指定区域520、530、540。在一些实施例中，如图3A和3B所述的，自动指定和/或基于用户输入指定区域520、530、540。

模块生成和引脚插入工具512进一步插入用于区域540的引脚525、用于区域530的引脚536以及用于区域520的引脚545、546。引脚525和545指示位于区域540和区域520之间的连接件。引脚536和546指示区域530和区域520之间的连接件。在通过LVS提取工具511输出的网表中包括区域520、530、540以及对应的引脚525、536、545、546。引脚525、536、545、546用于如关于图3C所述的网表组合工艺。

从模块生成和引脚插入工具512输出的网表用作用于外部RC提取工具514和内部RC提取工具516的输入数据。如关于图3A和3B所述，外部RC提取工具514被配置成使用具有比通过内部RC提取工具516使用的更低精度的RC提取方法来实施位于区域520、530外部的电部件之间的寄生参数的RC提取，其中，内部RC提取工具516用于提取位于区域520、530中的至少一个内部的电部件之间寄生参数。在一些实施例中，用于提取位于区域520内部的寄生参数的RC提取方法不同于用于提取位于区域530内部的寄生参数的RC提取方法。在一些实施例中，通过使用用于提取位于区域520、530内部和位于区域520、530外部的寄生参数的不同RC提取方法的单个RC提取工具来实施外部RC提取工具514和内部RC提取工具516。在一些实施例中，多于两个RC提取工具用于提取位于不同区域520、530内部和外部的寄生参数。

在一些实施例中，如关于图3A和3B所述，使用与用于提取位于区域520内部的寄生参数相同或者更低的RC提取方法通过RC提取工具516或者不同的RC提取工具也提取位于区域520内部的电部件和位于区域520外部的电部件之间的寄生参数。类似地，通过诸如用于提取位于区域530内部的寄生参数相同或者更低的RC提取方法也提取位于区域530内部的电部件和位于区域530外部的电部件之间的寄生参数。在一些实施例中，通过用于提取位于区域520和/或区域530内部的寄生参数的RC提取方法来提取位于区域520内部的电部件和位于区域530(被视为520外部)内部的电部件之间的寄生参数。在一个或者多个实施例中，两次提取在位于区域520内部的电部件和位于区域530内部的电部件之间的寄生参数，并且如关于图4A-4B所述地组合提取的数值。

从区域520提取的寄生参数为Ci1、Ri1，从区域530提取的寄生参数为Ci2、Ri2，并且从区域520、530外部提取的寄生参数为Co、Ro。提取的寄生参数发送到网表生成工具518或者通过网表生成工具518获得提取的寄生参数，以将提取的寄生参数结合在表示半导体器件300的布局510的网表内。如关于图3C、4A和4B所述，引脚525、545、546、536用于网表组合。例如，与区域540和520相关的引脚525、545在组合网表550中的555处结合在一起，以通过提取的寄生参数Ci1、Ri1、Co、Ro连接区域520、540。类似地，与区域530和区域520相关的引脚536、546在组合网表550中的556处结合在一起，以通过提取的寄生参数Ci1、Ri1、Ci2、Ri2连接相应的区域520、530。

在一些实施例中，通过RC提取工具514、516和/或通过网表生成工具518实施网表简化工艺。

组合网表550和/或它们的部分用在后布局仿真中以检查半导体器件是否符合如关于图1所述的某种规格。

图5B是根据一些实施例的半导体器件设计系统500B的结构图。在为了简化省略描述的多个方面，设计系统500B类似于设计系统500A。在设计系统500B中，模块生成和引脚插入工具512被布置成经由诸如应用程序接口(API)接收用户输入560。模块生成和引脚插入工具512基于如关于图3A和3B所述的用户输入560指定RC提取精度优于效率的一个或者多个区域520、530。设计系统500B的剩余结构和/或操作类似于设计系统500A的结构和/或操作。

图5C是根据一些实施例的半导体设计系统500C的结构图。在为了简化省略描述的多个方面设计系统500C类似于设计系统500A。在设计系统500C中，诸如内部RC提取工具5161和内部RC提取工具5162的不同RC提取工具用于提取位于不同区域520、530内部的寄生参数。设计系统500C的剩余结构和/或操作类似于设计系统500A的结构和/或操作。

图6是根据一些实施例的半导体设计方法600的流程图。通过关于图7所述的一个或者多个计算机系统的一个或者多个处理器来实施方法600。所述一个或者多个处理器为硬件连接的和/或被编程以限定关于图5A至5C所述的一种或者多种工具。

在操作610中，通过半导体器件设计系统接收具有多个电部件的半导体器件的布局。例如，通过半导体器件设计系统500A、500B或者500C来接收具有多个电部件320的半导体器件300的布局510。

在操作620中，使用第一工具提取位于布局的区域内部的电部件之间的第一寄生参数。例如，使用执行高精度RC提取方法(例如，3D RC提取方法)的内部RC提取工具516提取位于布局的区域310内部的电部件之间的第一寄生参数。

在操作630中，使用不同于第一工具的第二工具提取位于布局的区域外部的电部件之间的第二寄生参数。例如，使用实施不太精确(但是较快)的RC提取方法(例如，2D或者2.5D RC提取方法)的外部RC提取工具514来提取位于布局的区域310外部的电部件之间的第二寄生参数。

在操作640中，提取的第一寄生参数和第二寄生参数结合在布局中。例如，提取的第一寄生参数和第二寄生参数通过诸如网表生成工具518结合在布局510中以获得组合的或者校正的布局550。

图7是根据一些实施例的计算机系统700的结构图。在一些实施例中，通过7的一个或者多个计算机系统700来实现关于图1至图6所述的一种或者多种工具和/或系统和/或操作。系统700包括经由总线704或者其他互联的通信机构通信耦合的处理器701、内存702、网络接口(I/F)706、存储器710、输入/输出(I/O)设备708。

在一些实施例中，内存702包括耦合至总线704的用于存储由处理器701(例如，内核714、用户区716、内核和/或用户区的部分、它们的组合)执行的数据和/或指令的随机存储器(RAM)和/或其他动态存储器和/或只读存储器(ROM)和/或其他静态存储器。在一些实施例中，内存702还用于存储通过处理器701执行的指令的执行期间的临时变量或者其他中间信息。

在一些实施例中，存储器710(例如，磁盘或者光盘)耦合至总线704以用于存储要通过诸如内核714、用户区716等执行的数据和/或指令。I/O设备708包括能够使用户与系统700交互的输入设备、输出设备和/或组合的输入/输出设备。例如，输入设备包括用于向处理器701传送信息和命令的诸如键盘、按键、鼠标、轨迹球、轨迹板和/或光标方向键。输出设备包括用于将信息传递给用户的诸如显示器、打印机、语音合成器等等。

在一些实施例中，通过被编程用于执行这些操作和/或功能的处理器701来实现关于图1至图6所述的工具和/或系统的一种或者多种操作和/或功能。内存702、I/F706、存储器710、I/O设备708、硬件部件以及总线704中的一个或者多个可操作地接收通过处理器701处理的指令、数据、设计规则、网表、布局、模型和/或其他参数。

在一些实施例中，通过与处理器701分离或者代替处理器701的具体配置的硬件(例如，通过包括的一种或者多种专用集成电路(ASIC))来实施关于图1至图6所述的工具和/或系统的一种或者多种操作和/或功能。一些实施例将比所述的操作和/或功能中的一个更多的功能和/或操作结合在单个ASIC中。

在一些实施例中，实现操作和/或功能作为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置的存储单元或者内存单元，例如，光盘的一种或者多种(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、RAM、存储卡等)。

上述方法包括示例性操作，但是不必需要以所示顺序执行该示例性操作。根据本发明的实施例的精神和范围，以适当地添加、替换、变换顺序和/或去除操作。结合不同部件和/或不同实施例的实施例在本发明的范围内并且在审阅本发明之后本领域普通技术人员容易理解这些实施例。

根据一些实施例，在通过至少一个处理器实施的半导体器件设计方法中，接收具有多个电部件的半导体器件的布局。使用第一工具提取位于布局的区域内部的电部件之间的至少一个第一寄生参数。使用与第一工具不同的第二工具提取位于布局的区域外部的电部件之间的至少一个第二寄生参数。提取的第一寄生参数和第二寄生参数结合在布局中。

根据一些实施例，半导体器件设计系统包括被配置为电阻-电容(RC)提供工具和网表工具的至少一种处理器。该RC提取工具被配置成在位于半导体器件的布局中的多个区域的每个区域内部的电部件之间提取第一寄生电容，并且在位于所述区域外部的电部件之间提取第二寄生电容。网表生成器被配置成将提取的寄生电容结合在表示布局的网表中。RC提取工具配成使用比用于提取第二寄生电容更精确的方法提取位于至少一个区域内部的第一寄生电容。

根据一些实施例，计算机程序产品包括在其内含有指令的非暂时计算机可读介质，当通过计算机执行指令时，该指定使计算机根据接收具有多个电部件的半导体器件的布局进行处理。在处理中，通过不同工具来提取位于布局区域内部的电部件之间的至少一个第一寄生参数以及位于布局区域外部的电部件之间的至少一个第二寄生参数。提取的第一寄生参数和第二寄生参数结合在布局中。

本领域技术人员可以看出公开的实施例中的一个或者多个实现了上面阐述的一个或者多个优点。在阅读以上说明书之后，本领域技术人员能够影响各种变化、等同替换以及本文中广泛公开的的各种其他实施例。因此，制作仅通过所附的权利要求和他们的等同物中包含的限定来限制授予的保护。

Claims (20)

1.一种通过至少一个处理器实施的半导体器件设计方法，所述方法包括：

使用第一工具提取半导体器件的布局的区域内部的电部件之间的至少一个第一寄生参数，所述半导体器件具有多个电部件；

使用不同于所述第一工具的第二工具提取所述布局的所述区域外部的电部件之间的至少一个第二寄生参数；以及

将提取的第一寄生参数和提取的第二寄生参数结合在所述布局中。

2.根据权利要求1所述的方法，进一步包括：

提取所述区域内部的至少一个电部件和所述区域外部的至少一个电部件之间的至少一个第三寄生参数；以及

将提取的第三寄生参数结合在所述布局中。

3.根据权利要求2所述的方法，其中，

使用所述第一工具提取所述第三寄生参数。

4.根据权利要求2所述的方法，其中，

在设置在所述布局的两个不同层中的电部件之间提取所述第一寄生参数、所述第二寄生参数和所述第三寄生参数中的至少一个。

5.根据权利要求1所述的方法，其中，

所述第一工具比所述第二工具更精确或者需要更大的计算资源。

6.根据权利要求1所述的方法，其中，

所述第一工具包括使用3维(3D)方法的第一电阻-电容(RC)提取工具，并且

所述第二工具包括使用不如所述3维方法精确的方法的第二电阻-电容提取工具。

7.根据权利要求6所述的方法，其中，

从由1维(1D)方法、2维(2D)方法以及2.5维(2.5D)方法所组成的组中选择所述第二电阻-电容提取工具的方法。

8.根据权利要求6所述的方法，其中，

通过3维方法提取所述区域内部的电部件之间的所有第一寄生参数，而没有将所述区域内部的电部件分成一个或者多个预定义图案。

9.根据权利要求1所述的方法，其中，

所述寄生参数包括寄生电容。

10.根据权利要求1所述的方法，进一步包括：

自动识别或者基于用户输入识别所述区域；

插入代表所述区域内部的电部件和所述区域外部的电部件之间的电连接件的引脚；以及

使用所述引脚将提取的寄生参数结合在所述布局中。

11.根据权利要求10所述的方法，其中，

所述插入包括使用电阻-电容提取工具。

12.根据权利要求1所述的方法，其中，

使用所述第二工具的所述提取包括将所述区域看作黑盒。

13.根据权利要求1所述的方法，进一步包括：

识别所述布局中的多个3维(3D)区域；

从每个3维区域内部的电部件中提取多个第一寄生参数，其中，使用所述第一工具提取至少一个3维区域内部的电部件之间的所述第一寄生参数；

使用不如所述第一工具精确的所述第二工具提取所述3维区域外部的电部件之间的多个第二寄生参数；

提取每一个均在一个3维区域内部的一个电部件和该3维区域外部的一个电部件之间的多个第三寄生参数；以及

将提取的寄生参数结合在所述布局中。

14.根据权利要求13所述的方法，其中，

使用不如所述第一工具精确但是比所述第二工具精确的第三工具提取位于至少一个3维区域内部的电部件之间的所述第一寄生参数。

15.根据权利要求13所述的方法，其中，

使用比所述第二工具更精确的第三工具提取所述第三寄生参数。

16.一种半导体器件设计系统，包括至少一个处理器，所述至少一个处理器被配置成：

电阻-电容(RC)提取工具，用于：

提取半导体器件的布局中的多个区域的每个区域内部的电部件之间的第一寄生电容，和

提取所述区域外部的电部件之间的第二寄生电容；以及

网表生成工具，用于将提取的寄生电容结合在代表所述布局的网表中；

其中，所述电阻-电容提取工具被配置成使用比用于提取所述第二寄生电容更精确的方法提取至少一个区域内部的所述第一寄生电容。

17.根据权利要求16的系统，其中，

所述电阻-电容提取工具被配置成使用不同方法提取不同区域内部的所述第一寄生电容。

18.根据权利要求16的系统，其中，

所述电阻-电容提取工具进一步被配置成使用比用于提取所述第二寄生电容更精确的方法提取每一个都在一个区域内部的一个电部件和该区域外部的一个电部件之间的第三寄生电容。

19.根据权利要求16的系统，其中，

所述电阻-电容提取工具还被配置成：

从所述网表中识别所述区域；并且

插入代表每个区域内部的电部件和该区域外部的电部件之间的连接件的引脚；以及

所述网表生成工具被配置成使用所述引脚以将所提取的寄生电容结合在所述网表中。

20.一种用于半导体器件设计的装置，包括：

第一提取模块，使用第一工具提取半导体器件的布局的区域内部的电部件之间的至少一个第一寄生参数；

第二提取模块，使用不同于所述第一工具的第二工具提取所述布局的所述区域外部的电部件之间的至少一个第二寄生参数；以及

结合模块，将提取的第一寄生参数和提取的第二寄生参数结合在所述布局中。