CN103294842B - 半导体器件设计方法、系统和计算机可读介质 - Google Patents

半导体器件设计方法、系统和计算机可读介质 Download PDF

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Abstract

在通过至少一个处理器执行的半导体器件设计方法中，从半导体器件的布局中提取第一电子部件和第二电子部件。半导体器件具有半导体衬底以及半导体衬底中的第一电子部件和第二电子部件。使用第一工具提取第一电子部件和第二电子部件之间的半导体衬底中的耦合件的寄生参数。使用不同于第一工具的第二工具提取第一电子部件和第二电子部件的固有参数。所提取的寄生参数和固有参数组合到半导体器件的模型中。基于第二工具所包括的耦合件的模型来提取耦合件的寄生参数。本发明还提供了半导体器件设计方法、系统和计算机可读介质。

Description

半导体器件设计方法、系统和计算机可读介质
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件设计方法、系统和计算机可读介质。
背景技术
近来使集成电路(IC)小型化的趋势产生了比以前更小的器件，这种更小的器件消耗更少功率并且以更快的速度提供更多功能。小型化工艺还产生了更加严格的设计和制造规格。进行预加工检查和测试以确保可以制造半导体器件并且将以所设计的进行工作。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种通过至少一个处理器执行的半导体器件设计方法，所述方法包括：从半导体器件的布局中提取第一电子部件和第二电子部件，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一电子部件和所述第二电子部件；使用第一工具提取所述第一电子部件和所述第二电子部件之间的所述半导体衬底中的耦合件的寄生参数；使用第二工具提取所述第一电子部件和所述第二电子部件的固有参数，所述第二工具不同于所述第一工具；以及将所提取的寄生参数和固有参数组合到所述半导体器件的模型中；其中，基于所述第二工具所包括的所述耦合件的模型来提取所述耦合件的寄生参数。
在该方法中，基于所述第一电子部件和所述第二电子部件之间的距离提取所述耦合件的所述寄生参数。
该方法还包括：通过所述第一工具确定所述第一电子部件和所述第二电子部件之间的距离。
该方法还包括：修改所述第一工具的技术文件，以包括所述第二工具所包括的所述耦合件的模型；其中，所述第一工具使用修改的技术文件来提取所述耦合件的寄生参数。
该方法还包括：通过所述第一工具确定所述第一电子部件和所述第二电子部件之间的距离；将来自所述第一工具的确定距离输入到所述第二工具包括的所述耦合件的模型中；使用输入的距离和所述耦合件的模型，通过所述第二工具计算所述耦合件的寄生参数。
在该方法中，所述耦合件的模型是侧重于集成电路的模拟程序(SPICE)模型。
在该方法中，所述半导体器件的模型是SPICE模型。
在该方法中，所述第二工具基于电子部件的SPICE模型提取所述第一电子部件和所述第二电子部件中的每一个的固有参数。
该方法还包括：使用所述半导体器件的模型以及所提取的寄生参数和固有参数来执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
在该方法中，所述耦合件的寄生参数包括寄生电阻和寄生电容。
在该方法中，每个电子部件的固有参数都包括电阻、电感和电容。
在该方法中，所述第一工具是电阻-电容(RC)提取工具，其确定所述第一电子部件和所述第二电子部件之间的距离并基于确定的距离提取所述耦合件的寄生参数；以及通过布局与原理图比较(LVS)提取工具来提取所述第一电子部件和所述第二电子部件，其中，所述LVS提取工具在确定所述第一电子部件和所述第二电子部件之间的距离方面没有所述RC提取工具精确。
在该方法中，所述第一电子部件和所述第二电子部件包括半导体通孔(TSV)。
根据本发明的另一方面，提供了一种半导体器件设计系统，包括至少一个处理器，所述至少一个处理器被配置成限定电阻-电容(RC)提取工具，所述RC提取工具用于确定从半导体器件的布局中提取的第一半导体通孔和第二半导体通孔之间的距离，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一半导体通孔和所述第二半导体通孔；以及基于通过所述RC提取工具确定的距离以及模拟工具包括的耦合件的模型来提取所述耦合件的寄生参数。
在该系统中，所述RC提取工具包括被修改以包括所述模拟工具包括的所述耦合件的模型的技术文件。
在该系统中，所述至少一个处理器进一步被配置成限定将所述第一半导体通孔和所述第二半导体通孔之间的确定距离从所述RC提取工具输入所述模拟工具，以及基于所输入的距离和所述耦合件的模型，将通过所述模拟工具计算的提取寄生参数返回所述RC提取工具。
在该系统中，所述至少一个处理器被进一步配置成限定所述模拟工具，所述模拟工具进一步包括用于所述第一半导体通孔和所述第二半导体通孔中的每一个的模型，基于对应的模型提取所述第一半导体通孔和所述第二半导体通孔的固有参数，以及使用所述第一半导体通孔、所述第二半导体通孔和它们之间的耦合件的模型以及提取的寄生参数和固有参数执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
在该系统中，所述至少一个处理器被进一步配置成接收用于所述第一半导体通孔和所述第二半导体通孔的用户定义模型，基于对应模型提取所述第一半导体通孔和所述第二半导体通孔的固有参数，以及使用所述第一半导体通孔、所述第二半导体通孔和它们之间的耦合件的模型以及提取的寄生参数和固有参数执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
在该系统中，所述耦合件的模型是侧重于集成电路的模拟程序(SPICE)模型。
根据本发明的又一方面，提供了一种非暂时计算机可读介质，其中包含指令，当通过计算机执行所述指令时，所述指令使计算机限定电阻-电容(RC)提取工具，所述RC提取工具用于确定从半导体器件的布局中提取的第一半导体通孔和第二半导体通孔之间的距离，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一半导体通孔和所述第二半导体通孔；以及基于通过所述RC提取工具确定的距离以及模拟工具包括的耦合件的模型来提取所述耦合件的寄生参数。
附图说明
在附图中通过实例示出一个或多个实施例，但本发明不仅限于在附图中所示的一个或多个实施例，其中，在全部附图中，具有相同参考标号的元件表示类似的元件。除非另有指定，否则附图不按比例绘制。
图1是根据一些实施例的设计流程的一部分的流程图。
图2A是根据一些实施例的半导体器件的示意性截面图。
图2B是根据一些实施例的半导体器件的模型。
图3是根据一些实施例的设计系统的框图。
图4至图5是根据一些实施例的各种设计方法的流程图。
图6是根据一些实施例的计算机系统的框图。
具体实施方式
应该理解，以下公开内容提供了许多不同的用于实施各个实施例的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本公开内容。然而，可以以许多不同的形式来实现发明概念，并且不应限于本文所阐述的实施例；提供这些实施例使得本说明变得完整并且向本领域技术人员完全阐明发明概念。然而，应该明白，在不具有这些具体细节的情况下也可以实现一个或多个实施例。
在附图中，为了清楚放大层和区域的厚度和宽度。图中类似的参考标号表示类似的元件。附图所示的元件和区域是示意性的，因此图中所示的相对尺寸或间隔不用于限制发明概念的范围。
一些实施例提供了设计方法和系统，其中，基于电子部件和模型之间的距离来提取半导体衬底中的电子部件之间的耦合件的寄生参数。通过第一工具(例如，RC提取工具)提供距离。通过第二个不同的工具(例如，模拟工具)来提供模型。
图1是根据一些实施例的设计流程100的一部分的流程图。设计流程100利用一个或多个电子设计自动化(EDA)工具，用于在制造半导体器件之前测试半导体器件的设计。
在操作110中，通过电路设计者来生成或提供半导体器件的设计。在一些实施例中，以网表(诸如侧重于集成电路的模拟程序(SPICE)网表)的形式生成或提供设计。可以在又一些实施例中使用描述设计的其他数据格式。
在操作120中，对设计执行预布局模拟以确定设计是否满足预定规范。如果设计不满足预定规范，则重新设计半导体器件。在一些实施例中，对操作110中生成或提供的SPICE网表执行SPICE模拟。在其他实施例中，代替SPICE模拟或者除SPICE模拟之外，可以使用其他模拟工具。
在操作130中，基于设计生成半导体器件的布局。在一些实施例中，以图形设计系统(GDS)文件的形式生成布局。可以在其他实施例中使用描述布局的其他数据格式。
在操作140中，执行布局与原理图比较(LVS)提取或检查。进行LVS检查以确保所生成的布局对应于设计。具体地，LVS提取工具根据布局图案识别电子部件以及它们之间的连接。然后，LVS提取工具生成表示所识别的电子部件和耦合件的网表。根据布局生成的网表与设计的网表进行比较。如果两个网表匹配，则通过LVS检查。否则，对该布局进行校正。
在一些实施例中，还执行设计规则检查(DRC)以确保布局满足特定的制造设计规则，即，确保可以制造半导体器件。如果违反了一个或多个设计规则，则对布局进行校正。可以在其他实施例中使用其他验证工艺。
在操作150中，执行电阻和电容(RC)提取。进行RC提取以确定半导体器件布局中的互连件的寄生参数(例如，寄生电阻和寄生电容)用于后续操作的定时模拟。电路设计者不希望看到这种寄生参数，但是由于布局中图案的结构和/或材料仍然会产生寄生参数。在一些实施例中，通过RC提取工具使用技术文件来提取寄生参数。所提取的寄生参数被添加至LVS提取工具提供的网表中以输出修改的网表。
在操作160中，考虑到所提取的寄生参数，执行后布局模拟以确定布局是否满足预定规范。具体地，模拟工具对RC提取工具输出的修改网表执行模拟。如果模拟表明布局不满足预定规范，例如，如果寄生参数引起不希望的延迟，则对布局进行校正。否则，布局被转到制造工艺或者其他验证工艺。在一些实施例中，后布局模拟为SPICE模拟。在又一些实施例中，代替SPICE或者除SPICE之外，可以使用其他模拟工具。
图2A是根据一些实施例的半导体器件200A的示意性截面图。半导体器件200A包括半导体衬底210、形成在半导体衬底210中的多个电子部件220、230。
半导体衬底210包括但不限于体硅、半导体晶片、绝缘体上硅(SOI)衬底和硅锗衬底。在一些实施例中使用包括III族、IV族和V族的其他半导体材料。
电子部件220、230的每一个都包括有源电子部件或无源电子部件。有源电子部件的实例包括但不限于晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)和二极管。无源电子部件的实例包括但不限于电容器、电感器、熔丝、电阻器和互连件。互连件的实例包括但不限于通孔、导电焊盘、导电图案、导电再分布层。
在一些实施例中，半导体器件200A是插入到三维集成电路(3D IC)中相互堆叠的芯片(IC)之间的中介层。中介层包括嵌入半导体衬底210的一个或多个有源电子部件和/或无源电子部件220、230。在一个或多个实施例中，中介层不包括有源电子部件，并且被称为无源中介层。在一些实施例中，半导体器件200A为芯片、芯片叠层(芯片一个堆在另一个顶部的叠层)或芯片封装件(包括至少一个芯片和其上安装至少一个芯片的载体(carrier))。
在根据图2A所公开的一些实施例的具体结构中，半导体器件200A为中介层，并且电子部件220、230是从半导体衬底210的一侧延伸到相对侧的半导体通孔(TSV)。TSV 220、230被配置成限定互连结构，该互连结构将3D IC结构中的半导体器件200A的相对侧上的芯片互连在一起。
TSV 220包括导电通孔222和衬垫224，该衬垫用于将导电通孔222与半导体衬底210的周围半导体材料电绝缘。导电焊盘226和228连接至导电通孔222的相对端以限定与3D IC结构中的对应芯片的电耦合件。类似地，TSV 230包括导电通孔232和衬垫224，该衬垫用于将导电通孔232与半导体衬底210的周围半导体材料电绝缘。导电焊盘236和238连接至导电通孔232的相对端以限定与3D IC结构中的对应芯片的电耦合件。
在TSV 220、230之间的半导体衬底210中存在耦合件(coupling)240。如上所述，半导体器件制造和设计的趋势为减小半导体器件尺寸，同时以更快的速度和/或更高的频率提供更多的功能。随着半导体尺寸减小和/或工作频率增加，电子部件(诸如TSV 220、230)之间的耦合噪声(例如，由耦合件240引起)例如由于TSV 220、230之间的较短距离d而增加。这种增加耦合噪声可能增加信号延迟和/或引起信号完整性问题。为了优化半导体器件220A的设计和/或布局以补偿这种潜在不期望的效应，考虑耦合件240对半导体器件200A的性能的影响。如关于图1所述，通过RC提取工具来提取表示耦合件240的寄生参数，所提取的寄生参数被添加至LVS提取工具输出的网表，并且对修改的网表执行后布局模拟以预测由耦合件240引起的潜在不期望的效应。如果RC提取工具将耦合件240视为寄生电容，则不考虑半导体衬底210的半导体特性和/或高频耦合噪声，这在特定情况下会导致不精确的模拟评价。
图2B是根据一些实施例的半导体器件200A的模型200B。在模型200B中，通过对应的模型221、231来表示TSV 220、230中的每一个，并且通过模型241表示耦合件240。
模型221、231中的每一个都包括对应TSV 220、230的多个固有参数，即，一个或多个固有电阻Ri、一个或多个固有电感Li以及一个或多个固有电容Ci。具体地，两个固有电感Li与位于两个固有电感Li之间的两个固有电阻Ri的串联耦合件表示TSV 220的导电通孔222或TSV 230的导电通孔232。连接至串联耦合件中的两个固有电阻Ri之间的中间点的固有电容Ci表示衬垫224或234。在一个或多个实施例中，模型221或231不包括固有电阻Ri、固有电感Li或固有电容Ci中的一个或多个。在一个或多个实施例中，使用固有电阻Ri、固有电感Li和/或固有电容Ci中的不同布置和/或连接。在一个或多个实施例中，半导体器件200A包括除TSV之外的一个或多个电子部件，并且在模型200B中使用表示这种电子部件的适当模型。
模型241包括耦合件240的多个寄生参数，即，彼此并联的寄生电阻Rp和寄生电容Cp。并联连接的寄生电阻Rp和寄生电容Cp串联在模型221和231的固有电容Ci之间以反映TSV 220、230之间的耦合件240的特性。在模型241中包括寄生电阻Rp和寄生电容Cp使得模型241表示半导体衬底210的半导体特性和/或用于精确的模拟结果的高频耦合噪声。在一个或多个实施例中，模型241还包括寄生电感。在一个或多个实施例中，使用寄生电阻Rp、寄生电容Cp和/或寄生电感之间的不同布置和/或连接。
在一些实施例中，模型221、231、241中的一个或多个包括在模拟工具中，诸如用于参照图1描述的后布局模拟的模拟工具。模拟工具被配置成使用对应模型提取LVS提取工具提供的网表中表示的各种电子部件的固有参数。然而，耦合件240的模型241中的寄生参数依赖于对应电子部件之间的距离，诸如参照图2描述的TSV 220、230之间的距离d。在通过LVS提取工具提供的网表不表示电子部件之间的距离的情况下，模拟工具不具有精确提取耦合件240的寄生参数的足够信息。另一方面，RC提取工具被配置成以比LVS提取工具高的精度来提取电子部件之间的距离。
因此，一些实施例提供了设计方法和系统，其利用(i)第一工具(例如，RC提取工具)精确地确定半导体衬底中的电子部件之间的距离的能力和(ii)第二个不同的工具(例如，模拟工具)中包括的模型表示电子部件之间的半导体衬底中的耦合件的精度的优点。
图3是根据一些实施例的半导体器件设计系统300的框图。设计系统200被配置成对半导体器件的布局310执行预加工测试和检查。为此，设计系统300包括LVS提取工具312、模拟工具314和RC提取工具316。在一个或多个实施例中，从设计系统300中省略LVS提取工具312和/或模拟工具314。在根据又一些实施例的设计系统300中包括诸如布局生成工具、DRC工具等的一个或多个其他工具。
在一个或多个实施例中，通过本文在下文中参照图6描述的计算机系统实施设计系统300。这种计算机系统的处理器进行导线硬连接和/或对其编程以用作设计系统300的一个或多个工具。
在一个或多个实施例中，通过多个计算机系统来实施设计系统300。每个计算机系统的处理器都进行导线硬连接和/或对其编程以用作设计系统300的一个或多个工具。例如，通过一个计算机系统实施LVS提取工具312，而通过另一个计算机系统实施模拟工具314和RC提取工具316。在一个或多个实施例中，在连接计算机系统的网络上进行计算机系统之间的数据交换。在又一些实施例中，可使用数据交换的其他模式，诸如电子邮件、外部硬盘驱动器。
在一个或多个实施例中，通过多个处理器和/或计算机系统来实施设计系统300的工具(例如，模拟工具316)。在又一些实施例中可以使用其他布置。
如参照图1所描述的，在设计系统300中，布局310被输入LVS提取工具312，其对布局310执行LVS提取并输出网表。网表表示通过LVS提取工具312所识别的电子部件以及电子部件之间的耦合件。LVS提取工具312进一步插入多个引脚以表示所识别的部件和耦合件之间的分级连接。例如，当将类似于半导体器件200A的半导体器件的布局310输入LVS提取工具312时，LVS提取工具312识别两个电子部件320和330以及它们之间的耦合件340。LVS提取工具312进一步插入用于电子部件320的引脚325、用于电子部件330的引脚336和用于耦合件340的引脚345、346。引脚325和345指示电子部件320和耦合件340之间的连接。引脚336和346指示电子部件330和耦合件340之间的连接。所识别的电子部件320、330和耦合件340以及对应的引脚325、336、345、346包括在通过LVS提取工具312所输出的网表中。然而，在一个或多个实施例中，例如由于LVS提取工具312确定电子部件之间的距离的限制，在网表中没有指示所识别电子部件320、330之间的距离。
LVS提取工具312将网表提供给模拟工具314。模拟工具314包括用于所识别电子部件320、330和耦合件340的对应模型。例如，模拟工具314从网表中识别出电子部件320、330为TSV，提供如参照图2B所描述的用于电子部件320、330的对应TSV模型321、331，并使用TSV模型321、331来提取用于每个TSV的固有参数Ci、Ri、Li。模拟工具314还包括如参照图2B所描述的用于耦合件340的模型341。然而，在一个或多个实施例中，由于例如网表缺乏关于电子部件320、330之间的距离的数据，所以模拟工具314不使用模型341来提取耦合件340的寄生参数。代替地，向用于寄生参数提取的RC提取工具316提供模型341。
RC提取工具316被配置成从LVS提取工具312接收网表。在一些实施例中，RC提取工具316被进一步配置成接收布局310。RC提取工具316使用布局310和网表来提取电子部件之间的距离。例如，当类似于半导体器件200A的半导体器件的布局310和对应网表被输入RC提取工具316时，RC提取工具316提取电子部件320、330之间的距离d。然后，RC提取工具316使用所提取的距离和由模拟工具314提供的模型来确定耦合件340的寄生参数。所提取或确定的耦合件340的寄生参数Cp、Rp被添加至LVS提取工具312所提供的网表，并且在参照图1描述的随后的后布局模拟中使用修改的网表。
在后布局模拟中，设计系统300使模型321、331、341与提取的固有参数Ci、Ri、Li和寄生参数Cp、Rp组合成为用于由布局310表示的半导体器件的组合模型350。通过LVS提取工具312插入的引脚被用于组合。例如，与电子部件320和耦合件340相关联的引脚325、345在组合模型350中的355处组合到一起，以连接对应模型321、341。类似地，与电子部件330和耦合件340相关联的引脚336、346在组合模型350中的356处组合到一起，以连接对应模型331、341。在后布局模拟中使用组合模型350和/或其部分以检查半导体器件是否满足特定规范。在一些实施例中，通过模拟工具314执行后布局模拟。在又一些实施例中可以使用另一模拟工具。在一个或多个实施例中，模拟工具314为SPICE工具。
在一些实施例中，通过修改RC提取模块316的技术文件360，模拟工具314将耦合件340的模型341提供给RC提取工具316。在图3中示出了技术文件360的一部分。修改技术文件360以包括反映包括在模拟工具314中的模型341的附加指令364。例如，模型341为SPICE模型，其包括如参照图2B描述的并联的寄生电阻Rp和寄生电容Cp。根据SPICE模型如下表示寄生电容Cp：
Cp＝C0+C1*C2**(a1*tdis+a0)
其中，“tdis”为电子部件(例如，TSV)之间的距离，C0、C1、C2、a1、a0是反映半导体衬底的材料和/或要模拟半导体器件的频率的各种系数。根据一些实施例，针对不同的半导体衬底材料使用不同的等式。在寄生电容Cp的计算中，所添加的指令364向RC提取工具316使用的技术文件360中引入系数C0、C1、a1、a0。如上所述，通过RC提取文件316来提取电子部件之间的距离。相同的指令364可用于根据电子部件对的电子部件之间的不同距离来计算不同的电子部件对之间的寄生电容。对技术文件360进行类似的改变，以根据模拟工具314的模型341合并用于计算寄生电阻Rp的适当系数和/或等式，并且通过RC提取工具316来提取电子部件之间的距离。
在一些实施例中，不需要从模拟工具314向RC提取工具316提供耦合件340的模型341。代替地，在模拟工具314和RC提取工具316之间设置应用程序接口(API)。电子部件之间的距离通过RC提取工具316来提取并经由API发送至模拟工具314。模拟工具314使用输入的距离和模拟工具314中包括的模型341来计算耦合件340的寄生参数Rp、Cp。所计算的寄生参数Rp、Cp返回给RC提取工具316，以通过RC提取工具316将其添加至随后提供给后布局模拟工具的网表。在一个或多个实施例中，模拟工具314直接使用提取的寄生参数用于后布局模拟，而不将它们返回给RC提取工具316。
在一些实施例中，模拟工具314不需要使用模拟工具314所包括的电子部件320、330的模型321、331来提取电子部件的固有参数。代替地，模拟工具314使用用于对应电子部件的由用户输入的一个或多个模型。
图4是根据一些实施例的半导体器件设计方法400的流程图。通过一个或多个计算机系统的一个或多个处理器(下面参照图6进行描述)来执行方法400。一个或多个处理器进行导线硬连接和/或对其编程以至少限定RC提取工具。
在操作410中，RC提取工具确定根据半导体器件(包括其中嵌入第一TSV和第二TSV的半导体衬底)的布局提取的第一TSV和第二TSV之间的距离。例如，半导体器件为中介层，如参照图2A所描述的，其包括嵌入半导体衬底210的TSV 220、230并在它们之间具有耦合件240。中介层的布局被提供给RC提取工具，如参照图3中的RC提取工具316所描述的，该RC提取工具提取TSV之间的距离。
在操作420中，基于通过RC提取工具所确定的距离以及模拟工具所包括的耦合件的模型，提取TSV之间的半导体衬底中的耦合件的寄生参数。例如，与所确定的TSV之间的距离一起使用模拟工具314所包括的模型341，以提取TSV之间的耦合件的寄生参数。耦合件的模型包括在RC提取工具的技术文件中或者经由参照图3描述的API进行访问。如参照图1描述的，在一些实施例中在操作410、420之前和/或之后和/或之间，执行一个或多个附加操作(诸如预布局模拟、后布局模拟、LVS提取、DRC验证等)。
图5是根据一些实施例的半导体器件设计方法500的流程图。通过后面参照图6描述的一个或多个计算机系统的一个或多个处理器来执行方法500。
在操作510中，从布局中提取第一电子部件和第二电子部件。例如，如参照图3所描述的，通过LVS提取工具312从布局310中提取出第一电子部件320和第二电子部件330。
在操作520中，使用第一工具提取第一电子部件和第二电子部件之间的耦合件的寄生参数。例如，如参照图3所描述的，使用RC提取工具316来提取第一电子部件320和第二电子部件330之间的耦合件340的寄生参数Rp、Cp。使用包括在第二工具中的耦合件的模型(诸如模拟工具314中包括的模型341)执行寄生参数提取。
在操作530中，使用第二工具提取第一电子部件和第二电子部件的固有参数。例如，如参照图3所描述的，使用模拟工具314来提取第一电子部件320和第二电子部件330的固有参数Li、Ci、Ri。
在操作540中，所提取的寄生参数和固有参数被组合到半导体器件的模型中。例如，如参照图3所描述的，所提取的寄生参数和固有参数被组合到半导体器件的模型350中。在一些实施例中，如参照图1所描述的，在操作510至540之前和/或之后和/或之间，执行一个或多个附加操作，诸如预布局模拟、后布局模拟、DRC验证等。
根据一些实施例中，提供半导体器件设计方法和/或系统，以快速地用于提供具有半导体衬底的半导体器件中的电子部件和电子部件之间的耦合件的精确模型。为此，在一个或多个实施例中，第一工具(例如，RC提取工具)的技术文件被简单修改以包括反映第二不同工具(例如，模拟工具)中包括的模型的指令和/或系数。当使用不同的模型和/或以不同的频率模拟半导体器件时，足以更新技术文件中的对应指令和/或系数。可选地，在一个或多个实施例中，通过用于寄生参数提取的第一工具来提取电子部件之间的距离，并例如经由API被输入第二工具。因此，进行最小的改变(即，修改的技术文件或附加API)，但仍然可以实现精确的建模。
具有所提取寄生参数的半导体器件的模型精确地反映半导体衬底的半导体特性以及与半导体器件的工作频率相关的各种效果(尤其在宽频带(GHz)应用中)。一些实施例对于不同频率处的TSV和TSV-TSV耦合件的高精度RC提取和/或半导体衬底的各种半导体材料来说尤其有用，该半导体衬底包括高R衬底、外延衬底或掺杂衬底。一些实施例不仅用于TSV的RC提取，而且还用于嵌入半导体衬底的电子部件的RC提取。对于GDS和自动电镀和布线(APR)设计流程确保一致的寄生参数提取。
图6是根据一些实施例的计算机系统600的框图。通过图6的一个或多个计算机系统600，在一些实施例中实现参照图1至图5描述的工具和/或系统和/或操作中的一个或多个。系统600包括经由总线604或其它互连通信机构通信连接的处理器601、存储器602、网络接口(I/F)606、存储610、输入/输出(I/O)设备608以及一个或多个硬件组件618。
在一些实施例中，存储器602包括随机存取存储器(RAM)和/或其它动态存储设备和/或只读存储器(ROM)和/或其它静态存储设备，这些存储器或存储设备连接至总线604并且用于存储将由处理器601执行的数据和/或指令，例如，内核614、用户空间616、内核和/或用户空间的多个部分以及它们的组合。在一些实施例中，在执行将被处理器601执行的指令期间，存储器602还用于存储临时变量或其他中间信息。
在一些实施例中，存储设备610(诸如磁盘或光盘)连接至总线604用于存储数据和/或指令(例如，内核614、用户空间616等)。I/O设备608包括输入设备、输出设备和/或输入/输出设备的组合，用于能够使用户与系统600交互。例如，输入设备包括键盘、小键盘、鼠标、跟踪球、触控板和/或光标方向键，用于向处理器601传送信息和命令。例如，输出设备包括显示器、打印机、声音合成器等，用于向用户传送信息。
在一些实施例中，通过处理器601来实现参照图1至图5描述的工具和/或系统的一个或多个操作和/或功能，其中，处理器601被编程用于执行这些操作和/或功能。存储器602、I/F 606、存储310、I/O设备608、硬件组件618和总线604中的一个或多个可用于接收被处理器601处理的指令、数据、设计规则、网表、布局、模型和/或其他参数。
在一些实施例中，通过与处理器601分离或者代替处理器601的具体配置的硬件(例如，通过包括的一个或多个专用集成电路或ASIC)来实施参照图1至图5描述的工具和/或系统的一个或多个操作和/或功能。一些实施例在单个ASIC中合并多于一个的所描述操作和/或功能。
在一些实施例中，操作和/或功能实现为存储在非暂时计算机可读存储介质中的程序的功能。非暂时计算机可读存储介质的实例包括但不限于外部\可移动和/或内部/嵌入存储器或存储单元，例如，一个或多个光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等。
上述方法包括示例性操作，但它们不需要以所示顺序来执行。根据本公开内容的精神和范围，可以适当地增加操作、替换操作、改变操作顺序和/或去除操作。组合不同特征和/或不同实施例的实施例在本公开内容的范围内，并且对于阅读本公开内容之后的技术人员来说是显而易见的。
根据一些实施例，在通过至少一个处理器执行的半导体器件设计方法中，从半导体器件的布局中提取第一电子部件和第二电子部件。半导体器件具有半导体衬底以及半导体衬底中的第一电子部件和第二电子部件。使用第一工具提取第一电子部件和第二电子部件之间的半导体衬底中的耦合件的寄生参数。使用不同于第一工具的第二工具提取第一电子部件和第二电子部件的固有参数。所提取的寄生参数和固有参数组合到半导体器件的模型中。基于第二工具所包括的耦合件的模型来提取耦合件的寄生参数。
根据一些实施例，一种计算机系统包括至少一个处理器，其被配置成限定电阻-电容(RC)提取工具。RC提取工具被配置成用于确定从半导体器件布局中提取的第一半导体通孔和第二半导体通孔之间的距离。半导体器件具有半导体衬底以及半导体衬底中的第一半导体通孔和第二半导体通孔。至少一个处理器进一步被配置成基于通过RC提取工具确定的距离以及模拟工具包括的耦合件的模型来提取第一半导体通孔和第二半导体通孔之间的耦合件的寄生参数。
根据一些实施例，非暂时计算机可读介质在其中包含指令，当计算机执行这些指令时，指令用于使计算机限定电阻-电容(RC)提取工具。RC提取工具被配置成用于确定从半导体器件布局中提取的第一半导体通孔和第二半导体通孔之间的距离。半导体器件具有半导体衬底以及半导体衬底中的第一半导体通孔和第二半导体通孔。当执行指令时，这些指令进一步使计算机基于通过RC提取工具确定的距离以及模拟工具包括的耦合件的模型来提取第一半导体通孔和第二半导体通孔之间的耦合件的寄生参数。
本领域的技术人员应该明白，所公开的一个或多个实施例实现了上述一个或多个优点。在阅读前面的说明之后，本领域的技术人员能够实现各种改变、等效替换和各种其他实施例。因此，通过所附权利要求及其等同物包含的限定来限制保护范围。

Claims (20)

1.一种通过至少一个处理器执行的半导体器件设计方法，所述方法包括：
从半导体器件的布局中提取第一电子部件和第二电子部件，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一电子部件和所述第二电子部件；
使用第一工具提取所述第一电子部件和所述第二电子部件之间的所述半导体衬底中的耦合件的寄生参数；
使用第二工具提取所述第一电子部件和所述第二电子部件的固有参数，所述第二工具不同于所述第一工具；以及
将所提取的寄生参数和固有参数组合到所述半导体器件的模型中；
其中，基于所述第二工具所包括的所述耦合件的模型来提取所述耦合件的寄生参数。
2.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，基于所述第一电子部件和所述第二电子部件之间的距离提取所述耦合件的所述寄生参数。
3.根据权利要求2所述的通过至少一个处理器执行的半导体器件设计方法，还包括：
通过所述第一工具确定所述第一电子部件和所述第二电子部件之间的距离。
4.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，还包括：
修改所述第一工具的技术文件，以包括所述第二工具所包括的所述耦合件的模型；
其中，所述第一工具使用修改的技术文件来提取所述耦合件的寄生参数。
5.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，还包括：
通过所述第一工具确定所述第一电子部件和所述第二电子部件之间的距离；
将来自所述第一工具的确定距离输入到所述第二工具包括的所述耦合件的模型中；
使用输入的距离和所述耦合件的模型，通过所述第二工具计算所述耦合件的寄生参数。
6.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，所述耦合件的模型是侧重于集成电路的模拟程序模型。
7.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，所述半导体器件的模型是集成电路的模拟程序模型。
8.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，所述第二工具基于电子部件的集成电路的模拟程序模型提取所述第一电子部件和所述第二电子部件中的每一个的固有参数。
9.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，还包括：
使用所述半导体器件的模型以及所提取的寄生参数和固有参数来执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
10.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，所述耦合件的寄生参数包括寄生电阻和寄生电容。
11.根据权利要求10所述的通过至少一个处理器执行的半导体器件设计方法，其中，每个电子部件的固有参数都包括电阻、电感和电容。
12.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，
所述第一工具是电阻-电容提取工具，其确定所述第一电子部件和所述第二电子部件之间的距离并基于确定的距离提取所述耦合件的寄生参数；以及
通过布局与原理图比较提取工具来提取所述第一电子部件和所述第二电子部件，其中，所述布局与原理图比较提取工具在确定所述第一电子部件和所述第二电子部件之间的距离方面没有所述电阻-电容提取工具精确。
13.根据权利要求1所述的通过至少一个处理器执行的半导体器件设计方法，其中，所述第一电子部件和所述第二电子部件包括半导体通孔。
14.一种半导体器件设计系统，包括至少一个处理器，所述至少一个处理器被配置成
限定电阻-电容提取工具，所述电阻-电容提取工具用于确定从半导体器件的布局中提取的第一半导体通孔和第二半导体通孔之间的距离，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一半导体通孔和所述第二半导体通孔；以及
基于通过所述电阻-电容提取工具确定的距离以及模拟工具包括的耦合件的模型来提取所述耦合件的寄生参数。
15.根据权利要求14所述的半导体器件设计系统，其中，所述电阻-电容提取工具包括被修改以包括所述模拟工具包括的所述耦合件的模型的技术文件。
16.根据权利要求14所述的半导体器件设计系统，其中，所述至少一个处理器进一步被配置成限定
将所述第一半导体通孔和所述第二半导体通孔之间的确定距离从所述电阻-电容提取工具输入所述模拟工具，以及
基于所输入的距离和所述耦合件的模型，将通过所述模拟工具计算的提取寄生参数返回所述电阻-电容提取工具。
17.根据权利要求14所述的半导体器件设计系统，其中，所述至少一个处理器被进一步配置成
限定所述模拟工具，所述模拟工具进一步包括用于所述第一半导体通孔和所述第二半导体通孔中的每一个的模型，
基于对应的模型提取所述第一半导体通孔和所述第二半导体通孔的固有参数，以及
使用所述第一半导体通孔、所述第二半导体通孔和它们之间的耦合件的模型以及提取的寄生参数和固有参数执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
18.根据权利要求14所述的半导体器件设计系统，其中，所述至少一个处理器被进一步配置成
接收用于所述第一半导体通孔和所述第二半导体通孔的用户定义模型，
基于对应模型提取所述第一半导体通孔和所述第二半导体通孔的固有参数，以及
使用所述第一半导体通孔、所述第二半导体通孔和它们之间的耦合件的模型以及提取的寄生参数和固有参数执行后布局模拟，以确定所述半导体器件的布局是否满足预定规范。
19.根据权利要求14所述的半导体器件设计系统，其中，所述耦合件的模型是侧重于集成电路的模拟程序模型。
20.一种半导体器件设计方法，其包括：
限定电阻-电容提取工具，所述电阻-电容提取工具用于确定从半导体器件的布局中提取的第一半导体通孔和第二半导体通孔之间的距离，所述半导体器件具有半导体衬底以及位于所述半导体衬底中的所述第一半导体通孔和所述第二半导体通孔；以及
基于通过所述电阻-电容提取工具确定的距离以及模拟工具包括的耦合件的模型来提取所述耦合件的寄生参数。
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