JP4455359B2 - 半導体装置設計プログラム - Google Patents

Description

本発明は、半導体装置を設計するための技術に関する。特に、本発明は、半導体装置のレイアウトに対してＬＰＥ（Layout Parameter Extraction）処理を行うための技術に関する。

コンピュータ（ＣＡＤシステム）を用いた半導体装置の設計においては、論理設計が行われた後、ネットリスト（論理素子の接続関係を示す情報）に基づいてレイアウト設計が行われる。レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを有するデバイスが正常に動作するか等について、様々な検証が行われる。その検証工程において行われる処理の１つとして、ＬＰＥ（Layout Parameter Extraction）が知られている。

ＬＰＥ処理においては、得られたレイアウト中の配線に関わる寄生抵抗及び寄生容量（以下、「寄生ＲＣ」と参照される）の抽出が行われる。そのような寄生ＲＣは、レイアウトが得られて初めて決定され得るパラメータであり、上述のネットリストには含まれていない。よって、抽出された寄生ＲＣは上述のネットリストに付加され、その結果、寄生ＲＣが付加されたネットリスト（以下、「寄生ＲＣ付ネットリスト」と参照される）が作成される。つまり、ＬＰＥを実行するツールは、ネットリスト及びレイアウトデータを入力し、寄生ＲＣ付ネットリストを出力する。

その後、得られた寄生ＲＣ付ネットリストを用いることによって、設計中のデバイスに対する遅延検証・タイミング検証が行われる。それら検証の結果が“フェイル”であった場合、上記レイアウト設計工程が再度実行される。そして、ＬＰＥ処理が再度実行され、検証が再度実行される。レイアウトが検証に“パス”するまで、上記作業が繰り返される。検証の結果が“パス”になると、最終的なレイアウトデータが決定される。

ＬＰＥに関する技術が特許文献１に開示されている。特許文献１に開示された回路シミュレーション装置は、集積回路のレイアウト情報を格納する手段と、配線ばらつき情報を格納する手段と、集積回路の製造工程を示すプロセス情報を格納する手段と、配線抵抗・容量抽出手段と、シミュレーション手段を備える。配線抵抗・容量抽出手段は、レイアウト情報と配線ばらつき情報とプロセス情報とに基づいて、ばらつきが考慮された配線抵抗と配線容量を抽出し、これら抽出された配線抵抗と配線容量を含むネットリストを生成する。シミュレーション手段は、生成されたネットリストを入力し、配線のばらつきを考慮して集積回路の遅延解析を行う。

特開２００１−２６５８２６号公報

上述の通り、ＬＰＥ処理は、設計される半導体装置が正常に動作するかどうかに関わる重要な処理であり、高い精度が求められる。ここで、半導体装置の実際の製造プロセスにおいては、配線等の構造は狙いどおりに製造されない場合がある。つまり、配線幅や配線層の厚さ、層間絶縁膜の厚さ等は、所望の値からばらつく可能性がある。このようなばらつきは、以下「プロセスばらつき」と参照される。プロセスばらつきは、回路内の遅延に影響を与える。つまり、プロセスばらつきが起こり得るため、設計されたレイアウトがたとえコンピュータ上での動作検証をパスしたとしても、実際の製品が正常に動作しないことも起こり得る。

従って、ＬＰＥ処理においては、プロセスばらつきをも考慮して、寄生ＲＣを抽出することが望ましい。そして、プロセスばらつきが考慮された複数の寄生ＲＣ付ネットリストに対して検証が行われることが望ましい。それにより、ある程度のプロセスばらつきに対応することが可能なレイアウトデータが生成される。そのレイアウトデータに基づいて製品が製造されれば、プロセスばらつきが発生したとしても、その製品が不良品となる確率は低減される。

しかしながら、プロセスばらつきが考慮される場合、それが考慮されない場合に比べて、ＬＰＥや遅延検証を行うための時間は著しく増大する。上述の通り、プロセスばらつきは、配線幅や層間絶縁膜の厚さなどの複数のパラメータのばらつきを含んでおり、それらの組み合わせの数は膨大である。全ての組み合わせについて寄生ＲＣを抽出し、遅延検証を行うことは事実上不可能である。上述の特許文献１に開示された技術によれば、プロセスばらつきを考慮したＬＰＥ処理や検証についての示唆はなされているが、それらに掛かる時間を短縮するための具体的な手法は開示されていない。プロセスばらつきを考慮しつつ、半導体装置の設計に掛かる時間を短縮することができる技術が望まれている。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

まず、本発明によれば、プロセスばらつきが考慮される。そのプロセスばらつきは、複数のファクターを原因として有しており、配線幅のばらつきや、層間絶縁膜の厚さのばらつき等を含む。ここで、本発明によれば、遅延に関連する複数のファクターのうち、最も強い影響を有する配線幅及び配線層の厚さが重点的に考慮される。ターゲット配線の所望の幅及び所望の膜厚を、それぞれＷ_０及びＴ_０とする。また、ターゲット配線の（製造時の）幅分布及び膜厚分布の標準偏差を、それぞれσ_Ｗ及びσ_Ｔとする。この時、ターゲット配線の“製造時の幅Ｗ及び膜厚Ｔ”は、所定の係数α_Ｗとα_Ｔを用いることにより、
Ｗ＝Ｗ_０＋α_Ｗ×σ_Ｗ
Ｔ＝Ｔ_０＋α_Ｔ×σ_Ｔ
で表される。係数α_Ｗと係数α_Ｔの各々は、−Ａから＋Ａまでの値をとり得るとする。この値Ａは、例えば３である。この時、幅Ｗは、中心値Ｗ_０から±３σ_Ｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。膜厚Ｔについても同様である。係数α_Ｗが±Ａの場合は、幅Ｗが最大限ばらついた場合に相当する。また、係数α_Ｔが±Ａの場合は、膜厚Ｔが最大限ばらついた場合に相当する。

ここで、半導体装置の一般的な製造プロセスを考えると、配線層の厚さが決定される工程と、配線の幅が決定される工程とは別であることがわかる。すなわち、“幅Ｗのばらつき”という事象と“膜厚Ｔのばらつき”という事象とは、互いに独立であることがわかる。これは、例えば、幅Ｗと膜厚Ｔの両方が同時に最大限ばらつく確率Ｐ（α_Ｗ＝±Ａ，α_Ｔ＝±Ａ）は極めて小さいことを意味する。そのような極端な状況まで考慮に入れられると、その極端な状況をもサポートするようなレイアウトデータを作成する必要がでてくる。それは、レイアウト及び検証のやり直し回数の増加を意味し、ＴＡＴ（Turn Around Time）の増大を意味する。そのため、本発明によれば、プロセスばらつきは考慮されるが、上述の極端な状況は考慮から除外される。具体的には、プロセスばらつきが考慮される際に「α_Ｗ ^２＋α_Ｔ ^２＝Ａ^２（一定）」という条件が課される。これにより、例えば、幅Ｗと膜厚Ｔの両方が同時に最大限ばらつく状況が除外される。このような工夫は、これ以降、本明細書において、「統計的緩和」と呼ばれる。

本発明に係るＬＰＥプログラム（３０）は、まず、ＬＰＥ処理時に参照される「ＲＣライブラリ（１１）」を作成する。このＲＣライブラリ（１１）は、ターゲット配線（７０）に関連する寄生抵抗及び寄生容量を示すパラメータ（以下、「ＲＣパラメータ」と参照される）を格納するライブラリである。具体的には、ＬＰＥプログラム（３０）は、コンピュータに、（Ａ）ターゲット配線（７０）を含む配線構造を、複数のパターン用意するステップと、（Ｂ）その複数のパターンの各々について、配線構造のプロセスばらつきに応じた「複数の条件」に対するＲＣパラメータ（Ｒ，Ｃ，β_Ｒ，β_Ｃ）を算出するステップとを実行させる。

上記複数の条件は、第０〜第４条件を含む。第０条件は、幅Ｗ及び膜厚Ｔが、それぞれＷ_０及びＴ_０の場合であり、所望の構造が得られる場合に相当する。第１〜第４条件が、プロセスばらつきが考慮された場合に相当し、上記ＲＣパラメータ（Ｒ，Ｃ，β_Ｒ，β_Ｃ）を算出する際に「統計的緩和」が実行される。すなわち、第１条件及び第３条件は、α_Ｗ ^２＋α_Ｔ ^２が一定の条件下でターゲット配線（７０）における遅延が“最大”になる場合である。一方、第２条件及び第４条件は、α_Ｗ ^２＋α_Ｔ ^２が一定の条件下でターゲット配線（７０）における遅延が“最小”になる場合である。

第１条件と第３条件の違い、また、第２条件と第４条件の違いは、幅Ｗと膜厚Ｔ以外で遅延に関連する他のファクター（Ｄ，ε）のばらつきである。ここで、前記他のファクターのばらつき範囲は、±σ_ｏで表されるとする。ばらつきσ_ｏは、ばらつきの幅を示す。この時、第１条件においては、他のファクターのばらつきが＋σ_ｏと−σ_ｏの一方に設定され、第３条件においては、他のファクターのばらつきが＋σ_ｏと−σ_ｏの他方に設定される。また、第２条件においては、他のファクターのばらつきが＋σ_ｏと−σ_ｏの一方に設定され、第４条件においては、他のファクターのばらつきが＋σ_ｏと−σ_ｏの他方に設定される。以上、第０〜第４条件のそれぞれの場合について、ＲＣパラメータ（Ｒ，Ｃ，β_Ｒ，β_Ｃ）が求められ、ＲＣライブラリ（１１）に格納される。このようにして、本発明に係るＲＣライブラリ（１１）が構築される。

続いて、本発明に係るＬＰＥプログラム（３０）は、（Ｃ）ＬＳＩのネットリスト（１２）を読み込むステップと、（Ｄ）ＬＳＩのレイアウトを示すレイアウトデータ（１３）を読み込むステップと、（Ｅ）ＲＣライブラリ（１１）に格納されたＲＣパラメータ（Ｒ，Ｃ，β_Ｒ，β_Ｃ）を参照することによって、レイアウトに含まれる全ての配線に関して、「複数の条件」のそれぞれにおける寄生抵抗及び寄生容量を算出するステップと、（Ｆ）算出された寄生抵抗及び寄生容量をネットリスト（１１）に付加することによって、寄生ＲＣ付ネットリスト（１４）を生成するステップと、をコンピュータに実行させる。このようにして、本発明に係るＬＰＥ処理が実行される。

本発明によれば、プロセスばらつきを示す様々な条件は、上述の第１〜第４条件に集約される。そのため、一回のＬＰＥ処理につき、４種類の寄生ＲＣ付ネットリスト（１４）だけが生成される。そして、それら４種類の寄生ＲＣ付ネットリスト（１４）だけに対して、遅延検証が実行されればよい。従って、一回のＬＰＥ処理・遅延検証にかかる時間が短縮される。更に、本発明によれば、上述の第１〜第４条件に対するＲＣパラメータ（Ｒ，Ｃ，β_Ｒ，β_Ｃ）を算出する際に、「統計的緩和」が考慮されている。つまり、プロセスばらつきのうち統計的にあり得ないケースは排除されている。極端な状況をもサポートするようなレイアウトデータ（１３）を作成する必要がなくなるので、レイアウト及び検証のやり直し回数が大幅に低減される。従って、ＴＡＴが短縮され、半導体装置の設計時間が短縮される。

本発明に係る半導体装置の設計技術によれば、プロセスばらつきを示す複数の条件の数が限定される。特に、プロセスばらつきを示す条件は、必要最小限の４条件に絞られる。このため、一回のＬＰＥ処理にかかる時間が短縮される。すなわち、半導体装置の設計時間の短縮が実現される。

更に、本発明に係る半導体装置の設計技術によれば、プロセスばらつきのうち統計的にあり得ないケースが排除されてＬＰＥが行われる。つまり、ＬＰＥに「統計的緩和」が適用される。不必要なケースまでサポートする必要がないので、遅延検証におけるフェイル率が低下する。遅延検証のフェイル率が低下するため、レイアウトを修正し、再度遅延検証を行う回数が大幅に削減される。つまり、ＴＡＴ（Turn Around Time）が短縮され、半導体装置の設計時間の短縮が実現される。

添付図面を参照して、本発明による半導体装置設計システム、半導体装置設計プログラム、及びＲＣライブラリを説明する。

図１は、本発明に係る半導体装置設計システムの構成を示すブロック図である。この半導体装置設計システム１は、コンピュータシステム（CAD; Computer Aided Design）により実現される。この半導体装置設計システム１は、記憶装置１０、演算処理装置２０、ＬＰＥツール３０、検証ツール４０、入力装置５０、及び表示装置６０を備えている。

記憶装置１０は、例えばハードディスク装置により実現され、ＲＣライブラリ１１、ネットリスト１２、レイアウトデータ１３、寄生ＲＣ付ネットリスト１４、及び配線長データ１５を格納するように構成されている。後に詳しく説明されるように、ＲＣライブラリ１１は、ＬＰＥ処理時に参照されるライブラリであり、配線に対する寄生容量や寄生抵抗（以下、「寄生ＲＣ」と参照される）に関するパラメータ（以下、「ＲＣパラメータ」と参照される）を示している。ネットリスト１２は、設計中の半導体装置（ＬＳＩ）における論理素子の接続関係を示すデータである。レイアウトデータ１３は、設計中のＬＳＩのレイアウトを示すデータである。このレイアウトデータ１３は、自動レイアウトツール（図示されない）によって作成され記憶装置１０に格納される。寄生ＲＣ付ネットリスト１４は、後述のＬＰＥ処理によって得られる寄生ＲＣが付加されたネットリストである。配線長データ１５は、レイアウト中における各配線の配線長を示すデータである。

演算処理装置２０は、記憶装置１０にアクセス可能である。ＬＰＥツール３０は、演算処理装置２０によって実行されるコンピュータプログラム（ソフトウェア・プロダクト）である。このＬＰＥツール３０は、ＲＣライブラリ１１を構築する機能を有するライブラリ構築部３１と、ＬＰＥを実行する機能を有するＲＣ抽出部３２とを備えている。検証ツール４０は、演算処理装置２０によって実行されるコンピュータプログラムであり、設計されたＬＳＩの動作検証（遅延検証，タイミング検証）を実行する機能を有する。

入力装置５０としては、キーボードやマウスが例示される。ユーザ（設計者）は、表示装置６０に表示された情報を参照しながら、入力装置５０を用いて様々なデータやコマンドを入力することが可能である。このような、半導体装置設計システム１によって、ＬＰＥ処理や動作検証が行われる。

図２は、本発明に係る半導体装置設計システム１の動作を示すフローチャートである。図２を参照することによって、本発明における全体的な流れを俯瞰する。本発明の詳しい内容は、更に後に説明される。
上述のＬＰＥツール３０及び検証ツール４０の命令に従って、演算処理装置２０は、以下に示される処理を実行する。

ステップＳ１０：
まず、ＬＰＥツール３０に内蔵されたライブラリ構築部３１により、ＲＣライブラリ１１が構築される。ＲＣライブラリ１１は、ＲＣが抽出される対象である配線（以下、「ターゲット配線」と参照される）に対する寄生ＲＣを示すＲＣパラメータを格納する。ＲＣパラメータとして、寄生ＲＣの値そのものが格納されていてもよいし、所定の基準値に対する寄生ＲＣの比が格納されていてもよい。ＲＣパラメータは、様々な配線層や、ターゲット配線の様々な形状（幅・厚さ）や、ターゲット配線周囲の様々な配線状況ごとに算出される。このような形状や周囲の配線環境は、以下「パターン（配線構造）」と参照される。

図３Ａ及び図３Ｂは、様々なパターンを説明するための図であり、ターゲット配線７０を含む様々な配線構造を示している。パターンは、断面構造で与えられる。図３Ａ及び図３Ｂにおいては、例として、複数の配線層Ｍ１〜Ｍ３が示されている。また、例として、ターゲット配線７０は、配線層Ｍ２に形成されているとする。ターゲット配線７０の周囲には、他の配線７１が形成されており、配線層間には層間絶縁膜７２が形成されている。図３Ａと図３Ｂとでは、ターゲット配線７０の形状（幅・厚さ）や周囲の環境は異なっており、ターゲット配線７０に付く寄生ＲＣは異なる。

ライブラリ構築部３１は、想定される様々なパターンを自動的に生成し、その様々なパターンの各々に対する寄生ＲＣを計算（シミュレーション）する。算出された寄生ＲＣ（ＲＣパラメータ）は、ＲＣライブラリ１１として記憶装置１０に格納される。つまり、ＲＣライブラリ１１は、様々なパターンに対するＲＣパラメータを示している。ここで、本発明によれば、ＲＣライブラリ１１は、１つのパターンについて、「複数の条件」における複数のＲＣパラメータを示している。複数の条件とは、製造時の様々なばらつき（プロセスばらつき）に対応するものである。これら複数の条件については、更に後に詳しく説明される。尚、ＲＣライブラリ１１は、１つのテクロノジ（プロセス）につき、あらかじめ一回だけ実行されればよい。同一のテクノロジに基づく全ての製品に、同一のＲＣライブラリ１１が用いられる。

ステップＳ２０：
図示されない自動レイアウトツールや手作業によって、ネットリスト１２に相当するＬＳＩのレイアウトが決定される。決定されたレイアウトを示すレイアウトデータ１３は、記憶装置１０に格納される。
ステップＳ３０：
次に、ＬＰＥツール３０に内蔵されたＲＣ抽出部３２によって、ＬＰＥ処理（寄生ＲＣ抽出処理）が実行される。まず、ＲＣ抽出部３２（演算処理装置２０）は、記憶装置１０に格納されたネットリスト１２とレイアウトデータ１３を読み込む。

ステップＳ４０：
次に、ＲＣ抽出部３２は、そのレイアウトデータ１３が示すレイアウトに含まれる全ての配線について、寄生ＲＣを抽出（算出）する。図４は、寄生ＲＣ抽出処理を説明するための概念図である。図４においては、ある１本のターゲット配線７０のレイアウトが示されている。このターゲット配線７０は、例として、配線層Ｍ１に形成される第１配線と、配線層Ｍ２に形成される第２配線から構成されている。寄生ＲＣ抽出処理においては、例えば、図中の矢印で示されるように、ターゲット配線７０が順番に解析されていく。ここで、上記ＲＣライブラリ１１を参照することによって、各点における配線構造（断面構造）に応じたパターンが選択される。例えば、第１配線と第２配線に対しては、それぞれ異なるパターンが選択される。選択されたパターンに対応付けられたＲＣパラメータが読み出されることによって、ターゲット配線７０に関する寄生ＲＣが算出される。レイアウト中の全ての配線を順番にターゲット配線７０とすることによって、全ての配線に関する寄生ＲＣが算出される。

ステップＳ５０：
ＲＣ抽出部３２は、上記ステップＳ４０で算出された寄生ＲＣをネットリスト１２に付加することによって、寄生ＲＣ付ネットリスト１４を作成する。図５Ａ及び図５Ｂのそれぞれは、ネットリスト１２及び寄生ＲＣ付ネットリスト１４を説明するための概念図である。例として、図５Ａ及び図５Ｂには、図４で示されたターゲット配線７０に関連するネットリスト１２及び寄生ＲＣ付ネットリスト１４が示されている。図５Ａ及び図５Ｂに示されているように、寄生ＲＣ付ネットリスト１４には、寄生抵抗及び寄生容量が付加されている。ＲＣ抽出部３２は、作成した寄生ＲＣ付ネットリスト１４を出力し、記憶装置１０に格納する。

ステップＳ６０：
次に、検証ツール４０によって、設計されたＬＳＩの動作検証（遅延検証・タイミング検証）が行われる。検証ツール４０（演算処理装置２０）は、上記ステップＳ５０で作成された寄生ＲＣ付ネットリスト１４を記憶装置１０から読み出し、その寄生ＲＣ付ネットリスト１４に基づいて動作検証を行う。その動作検証の結果が“フェイル”であった場合（ステップＳ７０；Ｎｏ）、ステップＳ２０が再度実行される。つまり、検証結果に基づいてレイアウトの修正が行われ、レイアウトデータ１３が再度作成される。その後、再度ＬＰＥ処理及び動作検証が行われる。動作検証の結果が“パス”であった場合（ステップＳ７０；Ｙｅｓ）、ステップＳ２０で作成されたレイアウトデータ１３が最終的なレイアウトデータとして採用される。

後に明らかになるように、本発明によれば、上記ステップＳ４０における処理時間が短縮される。また、上記ステップＳ７０からステップＳ２０に戻る回数が低減される。これにより、半導体装置の設計時間が大幅に短縮される。以下、上述の俯瞰に基づいて、本発明のより詳細な説明が行われる。

１．プロセスばらつき
まず、本発明で扱われる「プロセスばらつき」について詳しく説明する。半導体装置の実際の製造プロセスにおいては、配線等の構造は狙いどおりに製造されない場合がある。つまり、配線の断面積（幅・厚さ）、層間絶縁膜の厚さ等は、所望の値からばらつく可能性がある。そのようなプロセスばらつきは、配線の寄生ＲＣに影響を与え、ひいては遅延に影響を与える。

図６Ａ及び図６Ｂは、プロセスばらつきを説明するための断面構造の概念図であり、ターゲット配線７０を含む「あるパターン」を示している。図６Ａは、設計上の所望のパターンを示し、図６Ｂは、実際に製造され得るパターンを示している。図６Ａ及び図６Ｂにおいて、ターゲット配線７０は、配線層Ｍ１に形成されており、その周囲には配線７１ａ〜７１ｃが形成されている。配線層Ｍ１と配線層Ｍ２の間には層間絶縁膜７２が形成されている。

図６Ａに示されるように、ターゲット配線７０の所望の幅及び所望の膜厚を、それぞれＷ_０及びＴ_０とする。また、層間絶縁膜７２の厚さ及び比誘電率を、それぞれＤ_０及びε_０とする。これら所望の値は、以下「センター条件」と参照される。実際に製造される半導体装置の構造は、このセンター条件からずれるのが普通である。つまり、図６Ｂに示されるように、ターゲット配線７０の幅及び膜厚、層間絶縁膜７２の厚さ及び比誘電率は、それぞれ、Ｗ、Ｔ、Ｄ及びεとなる。尚、図６Ｂにおいて、点線はセンター条件を表している。これら寄生ＲＣに関連する複数のファクターのうち、最も強い影響を有するのは配線幅Ｗ及び配線層の厚さＴである。幅Ｗ及び厚さＴの、センター条件からのばらつきは、チップ毎に異なる。よって、ターゲット配線７０の製造時の幅分布の標準偏差σ_Ｗ、及び、その膜厚分布の標準偏差σ_Ｔが定義され得る。この時、幅Ｗ及び膜厚Ｔは、所定の係数α_Ｗとα_Ｔを用いることにより、以下の式で表される。

係数α_Ｗと係数α_Ｔの各々は、−Ａから＋Ａまでの値をとり得るとする。この値Ａは、例えば３である。この時、幅Ｗは、中心値Ｗ_０から±３σ_Ｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。膜厚Ｔについても同様である。係数α_Ｗが±Ａの場合は、幅Ｗが最大限ばらついた場合に相当する。また、係数α_Ｔが±Ａの場合は、膜厚Ｔが最大限ばらついた場合に相当する。

本発明によれば、幅Ｗと膜厚Ｔに対する以下の相関関係が考慮される。

相関１：ある配線に関して、幅Ｗのばらつきと膜厚Ｔのばらつきの間に相関はない。つまり、“幅Ｗのばらつき”という事象と、“膜厚Ｔのばらつき”という事象とは、互いに独立である。すなわち、係数α_Ｗと係数α_Ｔは、互いに独立した変数である。これは、半導体装置の一般的な製造プロセスにおいて、配線層の厚さが決定される工程と配線の幅が決定される工程が別であることから明らかである。例えば、図６Ａ及び図６Ｂに示されるように、ターゲット配線７０の幅Ｗはセンター条件Ｗ_０より大きいが、その膜厚Ｔはセンター条件Ｔ_０より小さい。

相関２：同じ配線層に関して、配線の幅Ｗのばらつきの間に相関がある。これは、半導体装置の一般的な製造プロセスにおいて、配線が、マスク及びエッチングを用いて形成されることから明らかである。例えば、図６Ａ及び図６Ｂに示されるように、配線層Ｍ１において、ターゲット配線７０の幅Ｗがセンター条件Ｗ_０より大きくなる時、配線７１ａの幅も同様に大きくなる。また、同じ配線層に関して、配線の膜厚Ｔのばらつきの間に相関がある。これは、半導体装置の一般的な製造プロセスにおいて、配線層が、ＣＭＰ（Chemical Mechanical Polishing）を用いて形成されることから明らかである。例えば、図６Ａ及び図６Ｂに示されるように、配線層Ｍ１において、ターゲット配線７０の膜厚Ｔがセンター条件Ｔ_０より小さくなる時、配線７１ａの厚さも同様に小さくなる。

相関３：異なる配線層に関して、配線の幅Ｗのばらつきの間に相関はない。また、異なる配線層に関して、配線の膜厚Ｔのばらつきの間に相関はない。これは、半導体装置の一般的な製造プロセスにおいて、異なる配線層は異なる工程で形成されることから明らかである。例えば、図６Ａ及び図６Ｂに示されるように、配線層Ｍ１に形成されるターゲット配線７０の幅Ｗはセンター条件Ｗ_０より大きくなるが、配線層Ｍ２に形成される配線７１ｂの幅はセンター条件より小さくなる。また、配線層Ｍ１に形成されるターゲット配線７０の膜厚Ｔはセンター条件Ｔ_０より大きくなるが、配線層Ｍ２に形成される配線７１ｂの膜厚はセンター条件より大きくなる。

２．ＲＣライブラリの構築
次に、本発明に係るＲＣライブラリ１１の構築、すなわち図２におけるステップＳ１０について詳しく説明する。ＲＣライブラリ１１は、１つのパターンについて、「複数の条件」における複数のＲＣパラメータを格納する。その複数の条件には、上記センター条件と共に、プロセスばらつきに応じた条件も含まれる。ここで、プロセスばらつきに関連するファクターは様々であり、その全ての組み合わせを考慮することは現実的ではない。ＬＰＥ処理の結果は遅延検証に用いられるので、プロセスばらつきのうち遅延が最大・最小になる条件（以下、「コーナー条件」と参照される）さえ分かればよい。

図７は、本発明に係るコーナー条件の決定方法を説明するための図である。図７において、横軸及び縦軸のそれぞれは、配線（ターゲット配線７０）の幅Ｗ及び膜厚Ｔを示している。また、原点Ｏは、センター条件（Ｗ_０，Ｔ_０）を示している。よって、図７において、原点Ｏからの距離は、“プロセスばらつき”を示している。上述の数式（１）を参照して、この平面上の点Ｐの座標は、（α_Ｗσ_Ｗ，α_Ｔσ_Ｔ）で表される。上述の通り、係数α_Ｗと係数α_Ｔの各々は、例として、−３から＋３までの値をとり得るとする。この時、幅Ｗは、センター条件Ｗ_０から±３σ_Ｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。膜厚Ｔについても同様である。

係数α_Ｗが±３の場合は、幅Ｗが最大限ばらついた場合に相当する。また、係数α_Ｔが±３の場合は、膜厚Ｔが最大限ばらついた場合に相当する。ここで、上述の通り、幅Ｗのばらつきと膜厚Ｔのばらつきの間に相関はなく、係数α_Ｗと係数α_Ｔは、互いに独立した変数であることが着目されるべきである（相関１）。これは、幅Ｗと膜厚Ｔの両方が同時に最大限ばらつく確率Ｐ（α_Ｗ＝±３，α_Ｔ＝±３）は極めて小さいことを意味する。例えば、図７中の点Ｑ（＋３σ_Ｗ，＋３σ_Ｔ）で示されるばらつきは、悲観的すぎる。そのような極端な状況まで考慮に入れられると、その極端な状況をもサポートするようなレイアウトデータを作成する必要がでてくる。それは、レイアウト及び検証のやり直し回数の増加を意味し、ＴＡＴの増大を意味する。そのため、本発明によれば、プロセスばらつきは考慮されるが、上述の極端な状況は考慮から除外される。このような工夫は、これ以降、本明細書において、「統計的緩和」と呼ばれる。具体的には、係数α_Ｗと係数α_Ｔに、次の式で表される制限が課される。

つまり、幅Ｗ及び膜厚Ｔに関して、ばらつきの標準偏差に対する比（α_Ｗ，α_Ｔ）の二乗和が一定という制限が課される。この制限の下で、ターゲット配線７０での遅延が最大・最小となるコーナー条件が計算されればよい。つまり、図７に示される円ＣＩＲＣ上の点Ｐであって、遅延が最大・最小となる場合に対応する点Ｐが、シミュレーション計算により探索されればよい。これにより、幅Ｗと膜厚Ｔの両方が同時に最大限ばらつく場合が除外される。そのシミュレーションにおいて、他のファクター（層間絶縁膜７２の厚さＤや比誘電率εなど）は、センター条件であると仮定される。

図８は、そのシミュレーションの結果の１例を示している。図８において、縦軸は、あるパターンに対して、シミュレーションにより得られた遅延時間を示している。また、横軸は、点ＰのＷ軸に対する角度θ（図７参照）を示している。図８に示されるように、遅延時間は、角度θに対してサインカーブの形状で変化する。この例の場合、θ＝３０°の時に遅延時間は最大となり、θ＝２１０°の時に遅延時間は最小となる。よって、図９に示される点Ｐ１（θ＝３０°）及び点Ｐ２（θ＝２１０°）が、シミュレーションされたパターンのコーナー条件に対応する。遅延が最大になる点Ｐ１と、遅延が最小になる点Ｐ２とは１８０°離れている。

また、図１０Ａは、寄生抵抗の角度θに対する依存性を示すグラフ図であり、図１０Ｂは、寄生容量の角度θに対する依存性を示すグラフ図である。図１０Ａにおいて、縦軸は、シミュレーションにより計算される寄生抵抗の、センター条件（Ｗ_０，Ｔ_０）での寄生抵抗に対する比β_Ｒを示している。また、図１０Ｂにおいて、縦軸は、シミュレーションにより計算される寄生容量の、センター条件での寄生容量に対する比β_Ｃを示している。これら比β_Ｒ及びβ_Ｃは、以下「コーナー比」と参照される。

図１０Ａ及び図１０Ｂに示されるように、ターゲット配線７０に関する寄生抵抗及び寄生容量は、角度θに対してサインカーブの形状で変化する。この例の場合、点Ｐ１（θ＝３０°）において寄生抵抗は最小となり、寄生容量は最大となる。逆に、点Ｐ２（θ＝２１０°）において寄生抵抗は最大となり、寄生容量は最小となる。寄生抵抗と寄生容量の変化が逆になるのは、抵抗は配線断面積に対する減少関数であり、容量は配線断面積に対する増加関数であるからである。また、図１０Ａに示された寄生抵抗の変化は、寄生抵抗×寄生容量（Ｒ×Ｃ）の変化と同様である。それは、図１０Ａ及び図１０Ｂに示された線の振幅を比較すれば明らかなように、抵抗の方が容量よりも形状の変化に対する感度が大きいからである。尚、この例に挙げられたパターンにおいて、寄生抵抗が最小となり寄生容量が最大となる場合が、遅延時間が最大となる場合に対応していた（点Ｐ１）。また、寄生抵抗が最大となり寄生容量が最小となる場合が、遅延時間が最小となる場合に対応していた（点Ｐ２）。この傾向はパターンの種類に依存する。場合によっては、対応関係が図１０Ａ及び図１０Ｂに示されたものと逆になる。但し、対応関係が逆になったとしても、点Ｐ１、Ｐ２の位置（角度）は変わらない。

以上に説明されたように、本発明によれば、「統計的緩和」が考慮され、遅延時間が最大・最小となるコーナー条件が算出される。つまり、プロセスばらつきに応じた条件は、少なくとも２つのコーナー条件（第１条件、第２条件）を含む。上記説明においては、配線の幅Ｗと膜厚Ｔだけが考慮されたが、遅延時間に関連する他のファクターが考慮されてもよい。他のファクターとして、例えば、層間絶縁膜の厚さ、層間絶縁膜の比誘電率、ビア抵抗が挙げられる。この時、それら他のファクターの各々は、最大限ばらつくように設定される（±３σ）。

図１１は、本発明に係るコーナー条件を示す図表である。例えば、第１条件において、幅Ｗはα_Ｗ１・σ_Ｗで与えられ、膜厚Ｔはα_Ｔ１・σ_Ｔで与えられ、層間絶縁膜の厚さは−３σで与えられ、比誘電率は＋３σで与えられ、ビア抵抗は＋３σで与えられる。係数α_Ｗ１及び係数α_Ｔ１は、例えば上記点Ｐ１に対応し、寄生容量が最大になり寄生抵抗が最小になる場合（Ｃｍａｘ，Ｒｍｉｎ）に対応する。また、第３条件において、幅Ｗはα_Ｗ３・σ_Ｗで与えられ、膜厚Ｔはα_Ｔ３・σ_Ｔで与えられ、層間絶縁膜の厚さは＋３σで与えられ、比誘電率は−３σで与えられ、ビア抵抗は−３σで与えられる。係数α_Ｗ３及び係数α_Ｔ３も、上記点Ｐ１に対応し、寄生容量が最大になり寄生抵抗が最小になる場合（Ｃｍａｘ´，Ｒｍｉｎ´）に対応する。つまり、係数α_Ｗ１及びα_Ｗ３は等しく、係数α_Ｔ１及びα_Ｔ３は等しい。しかしながら、第１条件と第３条件とでは、他のファクターのばらつきが異なる。第１条件においては、他のファクターのばらつきが±３σの一方に設定され、第３条件においては、他のファクターのばらつきが±３σの他方に設定される。よって、第１条件と第３条件とでは、算出される寄生ＲＣは互いに異なる。

また、第２条件において、幅Ｗはα_Ｗ２・σ_Ｗで与えられ、膜厚Ｔはα_Ｔ２・σ_Ｔで与えられ、層間絶縁膜の厚さは−３σで与えられ、比誘電率は＋３σで与えられ、ビア抵抗は＋３σで与えられる。係数α_Ｗ２及び係数α_Ｔ２は、例えば上記点Ｐ２に対応し、寄生容量が最小になり寄生抵抗が最大になる場合（Ｃｍｉｎ，Ｒｍａｚ）に対応する。また、第４条件において、幅Ｗはα_Ｗ４・σ_Ｗで与えられ、膜厚Ｔはα_Ｔ４・σ_Ｔで与えられ、層間絶縁膜の厚さは＋３σで与えられ、比誘電率は−３σで与えられ、ビア抵抗は−３σで与えられる。係数α_Ｗ４及び係数α_Ｔ４も、上記点Ｐ２に対応し、寄生容量が最小になり寄生抵抗が最大になる場合（Ｃｍｉｎ´，Ｒｍａｘ´）に対応する。つまり、係数α_Ｗ２及びα_Ｗ４は等しく、係数α_Ｔ２及びα_Ｔ４は等しい。しかしながら、第２条件と第４条件とでは、他のファクターのばらつきが異なる。第２条件においては、他のファクターのばらつきが±３σの一方に設定され、第４条件においては、他のファクターのばらつきが±３σの他方に設定される。よって、第２条件と第４条件とでは、算出される寄生ＲＣは互いに異なる。

このように、本発明に係る４つのコーナー条件（以下、「コーナー４条件」と参照される）が決定される。センター条件（第０条件）及びコーナー４条件（第１〜第４条件）を含む５つの条件のそれぞれについて、寄生ＲＣがシミュレーションにより計算されればよい。このようにして、本発明に係るＲＣライブラリ１１が構築される。

図１２は、本発明に係るＲＣライブラリ１１の作成方法を要約的に示すフローチャートであり、ステップＳ１０に含まれる内容を示している。まず、ターゲット配線７０を含む複数のパターン（図３Ａ及び図３Ｂ参照）が準備される（ステップＳ１１）。続いて、複数のパターンから１つのパターンが選択される（ステップＳ１２）。次に、統計的緩和が考慮され、上記式（１）に示された条件の下で、遅延が最大・最小となる点が探索される（ステップＳ１３）。これにより、コーナー４条件が決定される（図１１参照）。次に、センター条件における寄生ＲＣが計算され、また、コーナー４条件のそれぞれに対する寄生ＲＣが計算される（ステップＳ１４）。

次に、算出された寄生ＲＣを示すＲＣパラメータが、ＲＣライブラリ１１に格納される（ステップＳ１５）。ここで例えば、センター条件に関しては、算出された寄生ＲＣがそのままＲＣパラメータとして格納される。一方、コーナー４条件に関しては、センター条件における寄生ＲＣに対する比（コーナー比β_Ｒ，β_Ｃ）が、ＲＣパラメータとして格納される。これにより、後述されるように、ＬＰＥ処理時の計算時間が削減される。全パターンについて計算処理が完了していない場合（ステップＳ１６；Ｎｏ）、他のパターンについて上記ステップＳ１３〜Ｓ１５が繰り返される。全パターンについて計算処理が完了すると（ステップＳ１６；Ｙｅｓ）、本発明に係るＲＣライブラリ１１が完成する（ステップＳ１７）。

図１３は、完成したＲＣライブラリ１１の例を示している。図１３に示されるように、ＲＣライブラリ１１は、複数のパターンに対するＲＣパラメータ（寄生容量パラメータ，寄生抵抗パラメータ）を格納している。ここで、各パターンには、１つのデータブロックが割り当てられており、各データブロックには、複数の条件に対するＲＣパラメータが格納されている。すなわち、ＲＣライブラリ１１は、１つのパターンについて、センター条件（Ｃｅｎｔｅｒ）及びコーナー４条件（ｍａｘ，ｍｉｎ，ｍａｘ´，ｍｉｎ´）におけるＲＣパラメータを格納している。例えば、パターンＮｏ．１におけるセンター条件に関しては、容量値Ｃ１（センター容量値）が寄生容量パラメータとして格納され、抵抗値Ｒ１（センター抵抗値）が寄生抵抗パラメータとして格納されている。また、コーナー４条件に関しては、コーナー比β_Ｃ１（β_Ｃ１−１〜β_Ｃ１−４）が寄生容量パラメータとして格納され、コーナー比β_Ｒ１（β_Ｒ１−１〜β_Ｒ１−４）が寄生抵抗パラメータとして格納されている。

このように、本発明に係るＲＣライブラリ１１によれば、プロセスばらつきが考慮されるが、そのプロセスばらつきはコーナー４条件に集約されている。よって、メモリ容量が節約される。また、次に説明されるように、このように作成されたＲＣライブラリ１１を用いることによって、ＬＰＥ処理にかかる時間が短縮される。尚、ＲＣライブラリ１１は、１つのテクロノジ（最小寸法）につき、あらかじめ一回だけ実行されればよい。同一のテクノロジに基づく全ての製品に、同一のＲＣライブラリ１１が用いられる。

３．ＬＰＥ処理（ＲＣ抽出処理）
次に、本発明に係るＬＰＥ処理、すなわち図２におけるステップＳ４０について詳しく説明する。図１４は、本発明に係るＬＰＥ処理を要約的に示すフローチャートであり、ステップＳ４０に含まれる内容を示している。このＬＰＥ処理では、上述のように作成されたＲＣライブラリ１１が参照される。

（第１の実施の形態）
まず、設計中のＬＳＩのレイアウトに含まれる複数の配線から、１つのターゲット配線７０が選択される（ステップＳ４１）。次に、図１３に示されたＲＣライブラリ１１が参照され、センター条件Ｃｅｎｔｅｒにおける、ターゲット配線７０の寄生ＲＣが抽出される（ステップＳ４２）。この寄生ＲＣの抽出処理は、上述の図４に示された手法で実行される。つまり、１つのターゲット配線７０に対して、様々なパターンが順次参照されればよい。例えば、図１５は、本実施の形態に係る寄生ＲＣの抽出処理を概念的に示している。この例において、ターゲット配線７０は、配線層Ｍ１に形成される第１配線と、配線層Ｍ２に形成される第２配線と、配線層Ｍ３に形成される第３配線とから構成されている。この時、例えば、第１配線に関連する寄生ＲＣとして、パターン１（図１３参照）に対応付けられたセンター容量値Ｃ１及びセンター抵抗値Ｒ１が用いられる。同様に、第２配線の寄生ＲＣとしてパターン２が参照され、第３配線の寄生ＲＣとしてパターン３が参照される。このようにして、ターゲット配線７０に関するセンター条件における寄生ＲＣが抽出される。

次に、コーナー条件における、ターゲット配線７０の寄生ＲＣが抽出される。具体的には、ステップＳ４２で参照された複数のパターンの各々について、コーナー比β_Ｒ及びβ_Ｃ（ＲＣパラメータ）が読み込まれる（ステップＳ４３）。例えば、パターン１に対応付けられたコーナー比β_Ｃ１−１〜β_Ｃ１−４、及びβ_Ｒ１−１〜β_Ｒ１−４が読み込まれる。次に、読み込まれたコーナー比に対して補正処理を実行するかどうか選択される（ステップＳ４４）。本発明の第１の実施の形態においては、その補正処理は実行されず、読み込まれたコーナー比β_Ｒ及びβ_Ｃがそのまま次の計算に用いられる（ステップＳ４４；Ｎｏ）。具体的には、ステップＳ４２で得られたセンター抵抗値Ｒ（Ｃｅｎｔｅｒ）と、あるコーナー比β_Ｒとを掛けることによって、あるコーナー条件における抵抗値Ｒ（Ｃｏｒｎｅｒ）が算出される。また、ステップＳ４２で得られたセンター容量値Ｃ（Ｃｅｎｔｅｒ）と、あるコーナー比β_Ｃとを掛けることによって、あるコーナー条件における容量値Ｃ（Ｃｏｒｎｅｒ）が算出される（ステップＳ４５）。

例えば、図１５に示されたターゲット配線７０に関する、第１条件における寄生ＲＣを算出する場合を考える。その場合、第１配線〜第３配線の各々について、上記式（３）に示された計算が実行される。具体的には、パターン１に適合する第１配線に関しては、センター抵抗値Ｒ１とコーナー比β_Ｒ１−１とをかけることによって、第１条件における寄生抵抗が算出される。また、センター容量値Ｃ１とコーナー比β_Ｃ１−１とをかけることによって、第１条件における寄生容量が算出される。また、パターン２に適合する第２配線に関しては、センター抵抗値Ｒ２とコーナー比β_Ｒ２−１とをかけることによって、第１条件における寄生抵抗が算出される。また、センター容量値Ｃ２とコーナー比β_Ｃ２−１とをかけることによって、第１条件における寄生容量が算出される。また、パターン３に適合する第３配線に関しては、センター抵抗値Ｒ３とコーナー比β_Ｒ３−１とをかけることによって、第１条件における寄生抵抗が算出される。また、センター容量値Ｃ３とコーナー比β_Ｃ３−１とをかけることによって、第１条件における寄生容量が算出される。他のコーナー条件（第２条件〜第４条件）に関しても、同様の処理が実行される。このようにして、１つのターゲット配線７０について、コーナー４条件における寄生ＲＣが抽出される。

ある配線が、ＲＣライブラリ１１に格納された複数のパターンのうちどれに適合するかは、上記ステップＳ４２において既に実行されている。よって、ステップＳ４５においては、配線構造とＲＣライブラリ１１に格納された複数のパターンとの照合処理を行う必要はない。そして、コーナー４条件に関するＲＣパラメータはコーナー比β_Ｒ，β_Ｃの形式で格納されているので、上記式（３）に示される簡単な計算により、コーナー４条件に対する寄生ＲＣを算出することが可能である。従って、コンピュータの負荷が軽減され、計算速度が向上する。

レイアウトに含まれる全ての配線について、ＲＣ抽出処理が完了していない場合（ステップＳ４６；Ｎｏ）、ターゲット配線７０は他の配線に設定され、上記ステップＳ４２〜Ｓ４５が繰り返される。レイアウトに含まれる全ての配線について、ＲＣ抽出処理が完了すると（ステップＳ４６；Ｙｅｓ）、ＬＰＥ処理は終了する。

以上に説明されたように、本発明によれば、プロセスばらつきを示す様々な条件は、上述の第１〜第４条件に集約される。そのため、一回のＬＰＥ処理につき、図２に示されるステップＳ５０において、４種類の寄生ＲＣ付ネットリスト１４だけが生成される。そして、ステップＳ６０において、それら４種類の寄生ＲＣ付ネットリスト１４だけに対して、遅延検証が実行されればよい。従って、一回のＬＰＥ処理・遅延検証にかかる時間が短縮される。すなわち、半導体装置の設計時間の短縮が実現される。

更に、本発明によれば、上述の第１〜第４条件に対するＲＣパラメータを算出する際に、「統計的緩和」が考慮されている。つまり、プロセスばらつきのうち統計的にあり得ないケースは排除されている。不必要なケースまでサポートする必要がないので、遅延検証におけるフェイル率が低下する。遅延検証のフェイル率が低下するため、レイアウトを修正し、再度遅延検証を行う回数が大幅に削減される。言い換えれば、極端な状況をもサポートするようなレイアウトデータ１３を作成する必要がなくなるので、レイアウト及び検証のやり直し回数が大幅に低減される。従って、ＴＡＴが短縮され、半導体装置の設計時間が短縮される。

（第２の実施の形態）
本発明の第２の実施の形態によれば、図１４に示された上述のステップＳ４３において読み込まれたコーナー比β_Ｒ，β_Ｃに対して、後に示される補正処理が行われる（ステップＳ４７）。その補正処理によって、コーナー比β_Ｒから補正比β_Ｒ’が導出され、コーナー比β_Ｃから補正比β_Ｃ’が導出される。そして、導出された補正比β_Ｒ’及びβ_Ｃ’を用いることによって、コーナー条件における、ターゲット配線７０の寄生ＲＣが抽出される。具体的には、ステップＳ４２で得られたセンター抵抗値Ｒ（Ｃｅｎｔｅｒ）と、ある補正比β_Ｒ’とを掛けることによって、あるコーナー条件における抵抗値Ｒ（Ｃｏｒｎｅｒ）が算出される。また、ステップＳ４２で得られたセンター容量値Ｃ（Ｃｅｎｔｅｒ）と、ある補正比β_Ｃ’とを掛けることによって、あるコーナー条件における容量値Ｃ（Ｃｏｒｎｅｒ）が算出される（ステップＳ４５）。

本実施の形態において、補正比β_Ｒ’及びβ_Ｃ’は、所定の補正パラメータγ_Ｒ及びγ_Ｃを用いることによって、次の式で与えられる。

この補正パラメータγ_Ｒ及びγ_Ｃは、以下に示されるように、「統計的緩和」の考え方に基づいて決定される。図１６は、本実施の形態に係る寄生ＲＣの抽出処理を説明するための概念図である。図１６において、ノード８０は、配線層Ｍ１に形成された配線要素８１と、配線層Ｍ２に形成された配線要素８２と、配線層Ｍ３に形成された配線要素８３から構成される。ここで、ノードとは、電気的につながっている配線のひとまとまりを意味する。ノード８０において、配線要素８１〜８３は直列に接続されている。また、配線要素８１〜８３の長さは、それぞれＬ１、Ｌ２、Ｌ３であるとする。それら配線長に関するデータは、記憶装置１０に格納されている配線長データ１５から取得可能である。本実施の形態によれば、このノード８０の構成に基づいて「統計的緩和」が施され、補正パラメータγ_Ｒ及びγ_Ｃが決定される。

上述の通り、異なる配線層に関しては、配線の幅Ｗのばらつきの間に相関はなく、また、配線の膜厚Ｔのばらつきの間に相関はない（相関３）。つまり、配線層間には「独立性」が存在する。よって、全ての配線層において同時に遅延が最大・最小となる確率は、極めて小さいと考えられる。言い換えれば、全ての配線層において同時にコーナー条件が成立すると考えることは、悲観的すぎる。例えば、図１６において、配線要素８１〜８３は、それぞれ異なる配線層Ｍ１〜Ｍ３に配置される。よって、配線要素８１〜８３の全てに、上述のコーナー条件を適用する必要はない。本実施の形態によれば、配線層間の独立性に基づいて、コーナー条件の緩和が行われる。

例えば、寄生容量の計算を考える。ここで、各配線層において、単位長さあたりの寄生容量は、共通の値Ｃ_０で与えられるとする。また、各配線層において、コーナー比β_Ｃは、共通の値βで与えられるとする。実際にはこれらの仮定が常に成り立つわけではないが、これら仮定により生じる誤差は大きくないと考えられる。遅延の変動に影響を及ぼすのは長い配線であるが、長い配線に対しては様々なパターンが出現するため、平均化され、前述の仮定が成り立ちやすいからである。これら仮定の下で、センター条件における寄生容量の合計Ｃ_ｔｏｔは、Ｃ_ｔｏｔ＝Ｃ_０×（Ｌ１＋Ｌ２＋Ｌ３）で与えられる。一方、コーナー条件における寄生容量の合計Ｃ_ｔｏｔは、Ｃ_ｔｏｔ＝β×Ｃ_０×（Ｌ１＋Ｌ２＋Ｌ３）で与えられる。配線層Ｍ１〜Ｍ３のそれぞれに起因する容量の変動量は、ΔＣ１＝Ｃ_０×（β―１）×Ｌ１，ΔＣ２＝Ｃ_０×（β―１）×Ｌ２，及びΔＣ３＝Ｃ_０×（β―１）×Ｌ３で与えられる。各配線層間には独立性が存在するため、変動量の合計は、統計学的に、
（ΔＣ１^２＋ΔＣ２^２＋ΔＣ３^２）^１/２/（ΔＣ１＋ΔＣ２＋ΔＣ３）
＝Ｃ_０×（β−１）×γ_Ｃ
で与えられる。すなわち、図１６に示された例の場合、補正パラメータγ_Ｒ及びγ_Ｃは、次の式で与えられる。

この式（６）から明らかなように、補正パラメータγ_Ｒ及びγ_Ｃは、０より大きく１より小さい。例えば、配線長Ｌ１〜Ｌ３が全て等しい場合、補正パラメータγ_Ｒ及びγ_Ｃは、０．５８である。従って、上記式（５）から明らかなように、補正比β_Ｒ’はコーナー比β_Ｒより小さくなり、補正比β_Ｃ’はコーナー比β_Ｃよりも小さくなる。このことは、コーナー条件が緩和されたことを意味する。つまり、考慮されるべきセンター条件からのばらつきが、更に小さく抑えられる。もともと第１の実施の形態において統計的緩和に基づいて求められたコーナー条件は、本実施の形態において更に緩和される。不必要なケースまでサポートする必要がないので、遅延検証におけるフェイル率が更に低下する。よって、レイアウト及び検証のやり直し回数が、更に低減される。

より一般的に、ノード８０は、Ｎ層（Ｎは自然数）の配線層のそれぞれにおける配線群から構成されるとする。ある配線層における配線群は、複数の配線要素を含んでいてもよい。各配線層における配線群の長さの和、すなわち、複数の配線要素の長さの和は、Ｌｉ（ｉは１以上Ｎ以下の整数）で与えられるとする。この時、補正パラメータγ_Ｒ及びγ_Ｃは、次の式で与えられる。

図１７Ａ及び図１７Ｂは、補正処理の例を説明するための概念図である。図１７Ａにおいて、ノードは、第１配線層Ｍ１〜第９配線層Ｍ９のそれぞれに配置される９つの配線群から構成されている。各配線群の長さの和は等しいとする。この場合、上記式（７）より、補正パラメータγ_Ｒ及びγ_Ｃは、０．３３と算出される。図１７Ｂにおいては、ノードは、第１配線層Ｍ１及び第２配線層Ｍ２に配置される２つの配線群から構成されている。第１配線層Ｍ１に配置される配線群の長さの和と、第２配線層Ｍ２に配置される配線群の長さの和との比は、２：１であるとする。この場合、上記式（７）より、補正パラメータγ_Ｒおよびγ_Ｃは、０．７５と算出される。図１７Ａに示された例の方が、図１７Ｂに示された例よりも、統計的緩和の効果が顕著である。それは、９つの独立な配線群の全てにおいて、ばらつきが“同時に”最大となるケースは、実質的にあり得ないからである。

図１８は、本実施の形態における補正処理の更に他の例を示す概念図である。図１８においては、ノード８０の中に分岐点８４が存在している。具体的には、ノード８０は、配線要素８５〜８７から構成されている。配線要素８５と配線要素８６は、分岐点８４を介して直列に接続されている。また、配線要素８５と配線要素８７も、分岐点８４を介して直列に接続されている。配線要素８６と配線要素８７は、並列に接続されている。配線要素８５〜８７のそれぞれの長さは、Ｌ１〜Ｌ３で与えられる。

この場合、寄生容量に対する補正パラメータγ_Ｃは、上記式（６）あるいは（７）と同様の式で与えられる。しかしながら、寄生抵抗に対する補正パラメータγ_Ｒは、配線要素毎に異なる。具体的には、配線要素８５及び配線要素８６からなるラインに関しては、配線要素８７の存在は無視され、補正パラメータγ_Ｒは、下記式中のγ_Ｒ（ａ）で与えられる。一方、配線要素８５及び配線要素８７からなるラインに関しては、配線要素８６の存在は無視され、補正パラメータγ_Ｒは、下記式中のγ_Ｒ（ｂ）で与えられる。

分岐点８４より上段に位置する配線要素８５に関しては、２種類の補正パラメータγ_Ｒ（ａ）及びγ_Ｒ（ｂ）が候補として算出される。この場合、両者のうち大きいほうが、配線要素８５に関する補正パラメータγ_Ｒとして採用される。このように、ノード８０内に分岐が存在する場合は、直列に接続されたラインごとに別々に補正パラメータγ_Ｒが算出される。例えば、図１８に示された例において配線長Ｌ１〜Ｌ３が全て等しい場合、寄生抵抗に関する補正パラメータγ_Ｒは、それぞれ０．７１となる。

より一般的に、ノード８０は、Ｎ層（Ｎは自然数）の配線層のそれぞれにおける配線群から構成されるとする。そのノード８０において、あるラインは、ｎ層（ｎは１以上Ｎ以下の整数）の配線層における直列に接続された「副配線群」から構成されるとする。各配線群の長さの和は、Ｌｊ（ｊは１以上ｎ以下の整数）で与えられるとする。この時、そのラインに対する補正パラメータγ_Ｒは、次の式で与えられる。

図１９は、更に他のノード８０の構成を示している。このノード８０は、配線要素９０〜９９から構成されている。配線要素９０〜９９の長さは、全て等しいとする。このノード８０において、第１配線層Ｍ１には、配線要素９０、９４〜９６が配置される。第２配線層Ｍ２には、配線要素９１、９７〜９９が配置される。第３配線層Ｍ３には、配線要素９２及び９３が配置される。従って、配線層Ｍ１〜Ｍ３のそれぞれにおける配線群の長さの和の比は、２：２：１となる。よって、上記式（６）あるいは式（７）に基づいて、寄生容量に関する補正パラメータγ_Ｃは、０．６と算出される。また、寄生抵抗に関する補正パラメータγ_Ｒは、各ラインごとに上記式（９）に基づいて算出される。ある配線要素に対して複数の補正パラメータγ_Ｒが算出される場合、その複数の補正パラメータのうち最大のものが採用される。その結果として、図１９に示される補正パラメータγ_Ｒの分布が得られる。

図２０は、本実施の形態における補正処理の更に他の例を示す概念図である。図２０において、第１ノード１０１は、配線層Ｍ１に配置される配線から構成され、第２ノード１０１は、配線層Ｍ１に配置される第１配線と配線層Ｍ２に配置される第２配線から構成されている。第１ノード１０１においては、寄生容量に関する補正パラメータγ_Ｃは、１．００と算出される。第２ノード１０２においては、寄生容量に関する補正パラメータγ_Ｃは、０．７１と算出される。この時、第１ノード１０１と第２ノード１０２との間のカップリング容量１１０に関しては、大きい方の１．００が採用される。つまり、ノード間のカップリング容量に関しては、各ノード毎に算出される複数の補正パラメータγ_Ｃのうち最も大きいものが採用される。

以上に説明された補正パラメータγ_Ｒ及びγ_Ｃを用いることによって、コーナー比β_Ｒ及びβ_Ｃが補正され、補正比β_Ｒ’及びβ_Ｃ’が算出される（数式（５）参照）。そして、算出された補正比β_Ｒ’及びβ_Ｃ’を用いることによって、コーナー条件における寄生ＲＣが算出される（図１６及び数式（４）参照）。このようにして、本実施の形態に係るＬＰＥ処理が実行される。

第２の実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、第２の実施の形態によれば、コーナー比βに対して更に「統計的緩和」が施される。これにより、遅延検証のフェイル率が更に低下する。よって、ＴＡＴが更に短縮され、半導体装置の設計時間が更に短縮される。

本発明に係る半導体装置の設計技術によれば、プロセスばらつきを示す複数の条件の数が限定される。特に、プロセスばらつきを示す条件は、必要最小限の４条件に絞られる。このため、一回のＬＰＥ処理にかかる時間が短縮される。すなわち、半導体装置の設計時間の短縮が実現される。

更に、本発明に係る半導体装置の設計技術によれば、プロセスばらつきのうち統計的にあり得ないケースが排除されてＬＰＥが行われる。つまり、ＬＰＥに「統計的緩和」が適用される。不必要なケースまでサポートする必要がないので、遅延検証におけるフェイル率が低下する。遅延検証のフェイル率が低下するため、レイアウトを修正し、再度遅延検証を行う回数が大幅に削減される。つまり、ＴＡＴが短縮され、半導体装置の設計時間の短縮が実現される。

更に、本発明に係る半導体装置の製造方法によれば、統計的緩和の手法を用い、現実の製造条件からはあり得ないような条件を除いて配線遅延時間のばらつきを見積もっているので、設計のオーバーマージンを防ぐことをでき、かつ、現実に考えられる製造条件のばらつきを考慮しているので、高い製造歩留まりが期待でき、かつ、高品質な半導体装置を提供することができる。

すなわち、通常半導体装置のレイアウト設計を行う際には、その半導体装置の設計基準、製造条件（その設計基準を満たすための製造工程に対する要求仕様）は予め決まっている。設計基準には、配線幅、配線間隔等の最小パターンが含まれ、配線幅、容量膜厚、層抵抗値、誘電率をどの程度のばらつきで作り込まなければならないかについてもあらかじめきめられている。半導体装置のレイアウト設計を行う場合には、この設計基準に従い、設計仕様とする半導体装置の機能仕様を実現させるように配線パターンを決めてレイアウト設計を行う。通常半導体装置のレイアウト設計が一応完成すると、その半導体装置の製造ばらつきを考えて、そのレイアウトパターンから実際の配線遅延値のばらつきを想定し、所定の機能を実現できるか否かシミュレーションを行うが、本発明によれば、現実的な製造ばらつきを考慮してシミュレーションを行うことができる。そして、最後に検証されたレイアウトパターンに従って、周知の方法に従って、半導体基板にパターンを形成し、半導体装置の製造を行う。これによって、現実にあり得ない製造条件のばらつきを除外しているのでレイアウト設計のオーバーマージンを防ぎ、コンパクトなレイアウトを実現でき、かつ、現実に考えられる製造条件のばらつきを考慮したレイアウトパターンとなっているので、高い製造歩留まりが期待でき、かつ、高品質な半導体装置を提供することができる。

図１は、本発明に係る半導体装置設計システムの構成を示すブロック図である。 図２は、本発明に係る半導体装置設計プログラムの動作を示すフローチャートである。 図３Ａは、配線構造の１つのパターンを示す断面図である。 図３Ｂは、配線構造の別のパターンを示す断面図である。 図４は、レイアウトデータを説明するための概念図である。 図５Ａは、ネットリストを説明するための概念図である。 図５Ｂは、寄生ＲＣ付ネットリストを説明するための概念図である。 図６Ａは、「センター条件」を説明するための断面構造の概念図である。 図６Ｂは、「プロセスばらつき」を説明するための断面構造の概念図である。 図７は、ＲＣライブラリへの「統計的緩和」の適用を説明するための概念図である。 図８は、遅延時間のθに対する依存性を示すグラフ図である。 図９は、「コーナー条件」を説明するための概念図である。 図１０Ａは、寄生抵抗のθに対する依存性を示すグラフ図である。 図１０Ｂは、寄生容量のθに対する依存性を示すグラフ図である。 図１１は、「コーナー４条件」を示す図表である。 図１２は、本発明に係るＲＣライブラリの作成方法を示すフローチャートである。 図１３は、本発明に係るＲＣライブラリを示す図表である。 図１４は、本発明に係るＬＰＥ処理を示すフローチャートである。 図１５は、本発明の第１の実施の形態に係る寄生ＲＣの抽出処理を説明するための概念図である。 図１６は、本発明の第２の実施の形態に係る寄生ＲＣの抽出処理を説明するための概念図である。 図１７Ａは、本発明の第２の実施の形態における補正処理の一の例を示す概念図である。 図１７Ｂは、本発明の第２の実施の形態における補正処理の他の例を示す概念図である。 図１８は、本発明の第２の実施の形態における補正処理の更に他の例を示す概念図である。 図１９は、本発明の第２の実施の形態における補正処理の更に他の例を示す概念図である。 図２０は、本発明の第２の実施の形態における補正処理の更に他の例を示す概念図である。

符号の説明

１ 半導体装置設計システム
１０ 記憶装置
１１ ＲＣライブラリ
１２ ネットリスト
１３ レイアウトデータ
１４ 寄生ＲＣ付ネットリスト
１５ 配線長データ
２０ 演算処理装置
３０ ＬＰＥツール
３１ ライブラリ構築部
３２ ＲＣ抽出部
４０ 検証ツール
５０ 入力装置
６０ 表示装置
７０ ターゲット配線
７１ 配線
７２ 層間絶縁膜
８０ ノード
８１〜８３ 配線要素
８４ 分岐点
８５〜８７ 配線要素
９０〜９９ 配線要素
１０１ 第１ノード
１０２ 第２ノード
１１０ カップリング容量

Claims (22)

1. ＬＳＩのレイアウトから寄生抵抗・容量を抽出するためのプログラムであって、
   （Ａ）ターゲット配線を含む配線構造を、複数のパターン用意するステップと、
   （Ｂ）前記複数のパターンの各々について、前記ターゲット配線に関連する寄生抵抗及び寄生容量を示すパラメータを格納するライブラリを作成するステップと
   をコンピュータに実行させ、
   前記（Ｂ）ステップは、前記各々のパターンごとに、前記配線構造の製造時のばらつきに応じた複数の条件に対する前記パラメータを算出するステップを含み、
   前記複数の条件は、少なくとも、第０〜第２条件を含み、
   前記ターゲット配線の所望の幅及び所望の膜厚を、それぞれＷ _０ 及びＴ _０ とし、
   前記ターゲット配線の幅及び膜厚の分布の標準偏差を、それぞれσ _Ｗ 及びσ _Ｔ とし、
   前記ターゲット配線の製造時の幅Ｗ及び膜厚Ｔは、係数α _Ｗ とα _Ｔ を用いることにより、
   Ｗ＝Ｗ _０ ＋α _Ｗ ×σ _Ｗ
   Ｔ＝Ｔ _０ ＋α _Ｔ ×σ _Ｔ
   で表される時、
   前記第０条件は、前記幅Ｗ及び前記膜厚Ｔが、それぞれ前記Ｗ _０ 及び前記Ｔ _０ の場合であり、
   前記第１条件は、α _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で前記ターゲット配線における遅延が最大になる場合であり、
   前記第２条件は、α _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で前記ターゲット配線における遅延が最小になる場合であり、
   前記複数の条件は、更に、第３条件及び第４条件を含み、
   前記遅延に関連する他のファクターのばらつき範囲が±σ _ｏ で表される時、
   前記第１条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の一方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最大になる場合であり、
   前記第３条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の他方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最大になる場合であり、
   前記第２条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の一方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最小になる場合であり、
   前記第４条件は、前記他のファクターのばらつきが＋σ _ｏ −σ _ｏ の他方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最小になる場合である
   プログラム。
2. 請求項１に記載のプログラムであって、
   前記第１条件の場合、前記ターゲット配線に関連する前記寄生抵抗と前記寄生容量の一方が最大になり、他方が最小になり、
   前記第２条件の場合、前記一方が最小になり、前記他方が最大になる
   プログラム。
3. 請求項１に記載のプログラムであって、
   前記第１条件における前記係数α_Ｗとα_Ｔは、前記第３条件における前記係数α_Ｗとα_Ｔに等しく、
   前記第２条件における前記係数α_Ｗとα_Ｔは、前記第４条件における前記係数α_Ｗとα_Ｔに等しい
   プログラム。
4. 請求項１に記載のプログラムであって、
   前記ライブラリには、
   前記第０条件に対しては、前記パラメータとして、前記寄生抵抗の値であるセンター抵抗値と、前記寄生容量の値であるセンター容量値とが格納され、
   前記第１〜第４条件の各々に対しては、前記パラメータとして、前記寄生抵抗の前記センター抵抗値に対する比β_Ｒと、前記寄生容量の前記センター容量値に対する比β_Ｃとが格納される
   プログラム。
5. 請求項１乃至４のいずれかに記載のプログラムであって、
   更に、
   （Ｃ）前記ＬＳＩのネットリストを読み込むステップと、
   （Ｄ）前記ＬＳＩのレイアウトを示すレイアウトデータを読み込むステップと、
   （Ｅ）前記ライブラリに格納された前記パラメータを参照することによって、前記レイアウトに含まれる全ての配線に関して、前記複数の条件のそれぞれにおける前記寄生抵抗及び前記寄生容量を算出するステップと、
   （Ｆ）前記算出された寄生抵抗及び寄生容量を前記ネットリストに付加することによって、寄生ＲＣ付ネットリストを生成するステップと
   をコンピュータに実行させる
   プログラム。
6. 請求項４に記載のプログラムであって、
   更に、
   （Ｃ）前記ＬＳＩのネットリストを読み込むステップと、
   （Ｄ）前記ＬＳＩのレイアウトを示すレイアウトデータを読み込むステップと、
   （Ｅ）前記ライブラリに格納された前記センター抵抗値、前記センター容量値、及び前記比β_Ｒ及びβ_Ｃを参照することによって、前記レイアウトに含まれる全ての配線に関して、前記複数の条件のそれぞれにおける前記寄生抵抗及び前記寄生容量を算出するステップと、
   （Ｆ）前記算出された寄生抵抗及び寄生容量を前記ネットリストに付加することによって、寄生ＲＣ付ネットリストを生成するステップと
   をコンピュータに実行させる
   プログラム。
7. 請求項６に記載のプログラムであって、
   前記（Ｅ）ステップは、
   前記第１〜第４条件の各々に対しては、前記比β_Ｒ及びβ_Ｃを前記センター抵抗値及び前記センター容量値のそれぞれに乗ずることによって、前記寄生抵抗及び前記寄生容量を算出するステップを含む
   プログラム。
8. 請求項６に記載のプログラムであって、
   前記（Ｅ）ステップは、
   （Ｅ１）ノードの構成に基づき前記比β_Ｒ及びβ_Ｃを補正することによって、補正比β_Ｒ’及びβ_Ｃ’を生成するステップと、
   （Ｅ２）前記第１〜第４条件の各々に対しては、前記補正比β_Ｒ’及びβ_Ｃ’を前記センター抵抗値及び前記センター容量値のそれぞれに乗ずることによって、前記寄生抵抗及び前記寄生容量を算出するステップと
   を含む
   プログラム。
9. 請求項８に記載のプログラムであって、
   前記ノードは、Ｎ層（Ｎは自然数）の配線層のそれぞれにおける配線群から構成され、前記配線群の各配線層における長さの和がＬ_ｉ（ｉは１以上Ｎ以下の整数）で与えられる時、
   前記比β_Ｃと前記補正比β_Ｃ’は、下記式：
   β_Ｃ’＝１＋（β_Ｃ―１）γ_Ｃ
   で与えられる関係を満たし、
   前記パラメータγ_Ｃは、下記式：
   

   

   で与えられる
   プログラム。
10. 請求項９に記載のプログラムであって、
    前記ノードにおいて前記配線群が直列に接続されている場合、
    前記比β_Ｒと前記補正比β_Ｒ’は、下記式：
    β_Ｒ’＝１＋（β_Ｒ―１）γ_Ｒ
    で与えられる関係を満たし、
    前記パラメータγ_Ｒは、下記式：
    

    

    で与えられる
    プログラム。
11. 請求項９に記載のプログラムであって、
    前記ノードにおいて前記配線群が分岐している場合、
    前記配線群中のある配線には、ｎ層（ｎは１以上Ｎ以下の整数）の配線層における副配線群が直列に接続され、前記副配線群の各配線層における長さの和がＬ_ｊ（ｊは１以上ｎ以下の整数）で与えられる時、
    前記ある配線に対する前記比β_Ｒと前記補正比β_Ｒ’は、下記式：
    β_Ｒ’＝１＋（β_Ｒ―１）γ_Ｒ
    で与えられる関係を満たし、
    前記パラメータγ_Ｒは、下記式：
    

    

    で与えられる
    プログラム。
12. 請求項１１に記載のプログラムであって、
    前記ある配線に対する前記補正比β_Ｒ’が複数算出される場合、前記算出された複数の補正比β_Ｒ’のうち最も大きいものが採用される
    プログラム。
13. 請求項９乃至１２のいずれかに記載のプログラムであって、
    ノード間のカップリング容量に関しては、各ノード毎に算出される複数の補正比β_Ｃ’のうち最も大きいものが採用される
    プログラム。
14. ライブラリを参照することによって、ＬＳＩのレイアウトから寄生抵抗・容量を抽出するためのプログラムであって、
    ターゲット配線を含む配線構造をパターンとするとき、
    前記ライブラリは、複数のパターンの各々に関して、前記ターゲット配線に関連する寄生抵抗及び寄生容量を示すパラメータを、前記配線構造の製造時のばらつきに応じた複数の条件に対して格納し、
    前記プログラムは、
    （ａ）前記ＬＳＩのネットリストを読み込むステップと、
    （ｂ）前記ＬＳＩのレイアウトを示すレイアウトデータを読み込むステップと、
    （ｃ）前記ライブラリに格納された前記パラメータを参照することによって、前記レイアウトに含まれる全ての配線に関して、前記複数の条件のそれぞれにおける前記寄生抵抗及び前記寄生容量を算出するステップと、
    （ｄ）前記算出された寄生抵抗及び寄生容量を前記ネットリストに付加することによって、寄生ＲＣ付ネットリストを生成するステップと
    をコンピュータに実行させ、
    前記ターゲット配線の所望の幅及び所望の膜厚を、それぞれＷ _０ 及びＴ _０ とし、
    前記ターゲット配線の幅及び膜厚の分布の標準偏差を、それぞれσ _Ｗ 及びσ _Ｔ とし、
    前記ターゲット配線の製造時の幅Ｗ及び膜厚Ｔは、係数α _Ｗ とα _Ｔ を用いることにより、
    Ｗ＝Ｗ _０ ＋α _Ｗ ×σ _Ｗ
    Ｔ＝Ｔ _０ ＋α _Ｔ ×σ _Ｔ
    で表される時、
    前記複数の条件は、少なくとも、第０〜第２条件を含み、
    前記第０条件は、前記幅Ｗ及び前記膜厚Ｔが、それぞれ前記Ｗ _０ 及び前記Ｔ _０ の場合であり、
    前記第１条件は、α _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で前記ターゲット配線における遅延が最大になる場合であり、
    前記第２条件は、α _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で前記ターゲット配線における遅延が最小になる場合であり、
    前記複数の条件は、更に、第３条件及び第４条件を含み、
    前記遅延に関連する他のファクターのばらつき範囲が±σ _ｏ で表される時、
    前記第１条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の一方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最大になる場合であり、
    前記第３条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の他方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最大になる場合であり、
    前記第２条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の一方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最小になる場合であり、
    前記第４条件は、前記他のファクターのばらつきが＋σ _ｏ と−σ _ｏ の他方であり且つα _Ｗ ^２ ＋α _Ｔ ^２ が一定の条件下で、前記遅延が最小になる場合である
    プログラム。
15. 請求項１４に記載のプログラムであって、
    前記ライブラリには、
    前記第０条件に対しては、前記パラメータとして、前記寄生抵抗の値であるセンター抵抗値と、前記寄生容量の値であるセンター容量値とが格納され、
    前記第１〜第４条件の各々に対しては、前記パラメータとして、前記寄生抵抗の前記センター抵抗値に対する比β_Ｒと、前記寄生容量の前記センター容量値に対する比β_Ｃとが格納される
    プログラム。
16. 請求項１５に記載のプログラムであって、
    前記（ｃ）ステップは、
    前記第１〜第４条件の各々に対しては、前記比β_Ｒ及びβ_Ｃを前記センター抵抗値及び前記センター容量値のそれぞれに乗ずることによって、前記寄生抵抗及び前記寄生容量を算出するステップを含む
    プログラム。
17. 請求項１５に記載のプログラムであって、
    前記（ｃ）ステップは、
    （ｃ１）ノードの構成に基づき前記比β_Ｒ及びβ_Ｃを補正することによって、補正比β_Ｒ’及びβ_Ｃ’を生成するステップと、
    （ｃ２）前記第１〜第４条件の各々に対しては、前記補正比β_Ｒ’及びβ_Ｃ’を前記センター抵抗値及び前記センター容量値のそれぞれに乗ずることによって、前記寄生抵抗及び前記寄生容量を算出するステップと
    を含む
    プログラム。
18. 請求項１７に記載のプログラムであって、
    前記ノードは、Ｎ層（Ｎは自然数）の配線層のそれぞれにおける配線群から構成され、前記配線群の各配線層における長さの和がＬ_ｉ（ｉは１以上Ｎ以下の整数）で与えられる時、
    前記比β_Ｃと前記補正比β_Ｃ’は、下記式：
    β_Ｃ’＝１＋（β_Ｃ―１）γ_Ｃ
    で与えられる関係を満たし、
    前記パラメータγ_Ｃは、下記式：
    

    

    で与えられる
    プログラム。
19. 請求項１８に記載のプログラムであって、
    前記ノードにおいて前記配線群が直列に接続されている場合、
    前記比β_Ｒと前記補正比β_Ｒ’は、下記式：
    β_Ｒ’＝１＋（β_Ｒ―１）γ_Ｒ
    で与えられる関係を満たし、
    前記パラメータγ_Ｒは、下記式：
    

    

    で与えられる
    プログラム。
20. 請求項１８に記載のプログラムであって、
    前記ノードにおいて前記配線群が分岐している場合、
    前記配線群中のある配線には、ｎ層（ｎは１以上Ｎ以下の整数）の配線層における副配線群が直列に接続され、前記副配線群の各配線層における長さの和がＬ_ｊ（ｊは１以上ｎ以下の整数）で与えられる時、
    前記ある配線に対する前記比β_Ｒと前記補正比β_Ｒ’は、下記式：
    β_Ｒ’＝１＋（β_Ｒ―１）γ_Ｒ
    で与えられる関係を満たし、
    前記パラメータγ_Ｒは、下記式：
    

    

    で与えられる
    プログラム。
21. 請求項２０に記載のプログラムであって、
    前記ある配線に対する前記補正比β_Ｒ’が複数算出される場合、前記算出された複数の補正比β_Ｒ’のうち最も大きいものが採用される
    プログラム。
22. 請求項１８乃至２１のいずれかに記載のプログラムであって、
    ノード間のカップリング容量に関しては、各ノード毎に算出される複数の補正比β_Ｃ’のうち最も大きいものが採用される
    プログラム。

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