JP4846605B2 - タイミング検証方法、及びタイミング検証装置 - Google Patents

Description

本発明はタイミング検証方法、及びタイミング検証装置に関するものである。
半導体集積回路の開発においては、論理回路の遅延計算を実施し、動作タイミングや遅延を検証する工程がある。その工程では、半導体集積回路装置（ＬＳＩ）の断面構造を抽出し、配線の特性による遅延時間の変動や特性値の変動を考慮した上でタイミング検証が行われている。配線の特性（配線抵抗・配線容量）は、ＬＳＩのテクノロジの進化や微細化に伴い、抵抗値や容量値が増加し、遅延時間や特性値に与える影響が大きくなるため、抵抗値や容量値を正しく扱うことが重要になっている。

従来、半導体集積回路装置（ＬＳＩ）の設計において、論理回路の動作を確認し保証するためにタイミング検証を行っている。タイミング検証では、レイアウト設計されたＬＳＩのパターンデータから配線長、配線幅、配線間隔の情報を抽出し、配線における配線抵抗、配線容量による遅延時間の変動や特性変動を考慮してタイミング解析を実施する（例えば、特許文献１〜３、参照）。そのタイミング解析の結果に基づき、レイアウトの適否を判断し、回路修正等を行うようにしている。
特開２００１−３０６６４７号公報 特開２００４−３６２２０２号公報 特開２００６−２７８６１３号公報

ところで、従来のタイミング検証処理において、遅延値を最大，最小とする要素（配線抵抗・配線容量）の値、つまり遅延値を最大にする条件として最大の抵抗値（Rmax）と最大の容量値（Cmax）を同時に用いて遅延値を算出し、遅延値を最小にする条件として最小の抵抗値（Rmin）と最小の容量値（Cmin）を用い遅延値を算出していた。

しかしながら、上記のように遅延値を算出するために用いる値の組合せは、実際にはあり得ない。例えば隣接した平行な配線の場合、配線抵抗の値が大きくなるのは配線の断面積が小さくなるときであり、各配線の断面積が小さくなると２つの配線の間隔が広くなるため配線容量の値は小さくなる。逆に、配線抵抗の値が小さくなるのは配線の断面積が大きくなるときであり、各配線の断面積が大きくなると２つの配線の間隔が狭くなるため配線容量の値は大きくなる。従って、上記のタイミング検証処理において、最大の抵抗値（Rmax）と最大の容量値（Cmax）によって遅延値を算出すること、最小の抵抗値（Rmin）と最小の容量値（Cmin）を用い遅延値を算出することは、実際にはあり得ない形状の配線による遅延を算出していることになる。このため、算出された遅延値におけるばらつきは実際の遅延値におけるばらつきよりもはるかに大きくなってしまう。

また、遅延値に影響を与える配線抵抗・配線容量のばらつきは、ＬＳＩの構造、即ち配線の断面形状・配線密度によって決定される。このため、ＬＳＩ上において、領域によって配線抵抗・配線容量の値のバラツキが異なる。しかしながら、従来方法では、遅延値に影響を与える要素（配線抵抗・配線容量の値）のばらつき（ＯＣＶ）の係数を、チップ全体に対して同じ１つの値としていた。

上記の結果、タイミング保証として悲観的でマージンの多い条件で検証していた。このため、タイミング検証が困難であって極めて多くの時間を必要としたり、タイミング収束性に問題があった。

本発明は上記問題点を解決するためになされたものであって、その目的は半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことのできるタイミング検証方法、及びタイミング検証装置を提供することにある。

上記目的を達成するため、請求項１に記載の発明は、信号経路を伝播する信号の遅延時間を求めてタイミング検証をコンピュータが実行するタイミング検証方法であって、前記コンピュータは、基準形状の配線に対して、該配線の形状のバラツキに応じた配線抵抗のバラツキと配線容量のバラツキのテーブルを記憶する第１の記憶手段を備え、前記信号経路における配線形状を抽出し、該配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出し、そのテーブルから抽出した配線抵抗のバラツキと配線容量のバラツキとから係数を得る係数算出工程と、前記係数に基づいて前記信号経路を伝播する信号の遅延時間を求める遅延時間算出工程とを有し、前記係数算出工程では、前記信号経路における配線を基準形状のセグメントに分割し、各セグメントに対して、そのセグメントが形成されている配線層の配線密度及び前記セグメントが形成されている配線層よりも下層の配線層の配線密度に対応する配線抵抗のバラツキと配線容量のバラツキとを前記テーブルからそれぞれ抽出する。

この構成によれば、信号経路の配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとをそれぞれ取得し、それらのバラツキに基づいて遅延計算を行うための係数を算出したため、半導体集積回路装置の配線形状に応じて精度の高いタイミング検証を行うことができる。また、ネットを構成する配線形状に応じて、配線抵抗のバラツキと配線容量のバラツキとが精度良く得られる。

請求項２に記載の発明は、請求項１記載のタイミング検証方法において、前記係数算出工程は、前記信号経路における配線形状を抽出する第１の工程と、前記配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出する第２の工程と、前記第２の工程により抽出された配線抵抗のバラツキと配線容量のバラツキとから係数を得る第３の工程とで構成され、前記遅延時間算出工程では、前記第３の工程により得られた係数に基づいて前記信号経路を伝播する信号の遅延時間を求めるようにした。この構成によれば、半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことができる。

請求項３に記載の発明は、請求項１又は２記載のタイミング検証方法において、前記コンピュータは、半導体集積回路装置の回路情報を記憶する第２の記憶手段と、前記半導体集積回路装置のレイアウトデータを記憶する第３の記憶手段とを備え、前記係数算出工程では、前記回路情報に基づいて、前記レイアウトデータから前記信号経路における配線形状をネット毎に抽出し、ネット毎に、配線抵抗のバラツキと配線容量のバラツキとから係数を得るようにした。この構成によれば、半導体集積回路装置の設計データに応じて各ネットの係数がそれぞれ得られ、ネットに応じて係数を最適化することができる。

請求項４に記載の発明は、請求項１〜３のいずれか一項に記載のタイミング検証方法において、前記第１の記憶手段には、ビアについて、ビアが接続する配線層間に対応する配線抵抗のバラツキのテーブルがさらに記憶され、前記係数算出工程では、前記信号経路におけるビアの形状を抽出し、該ビアの形状に応じた各ビアに対する配線抵抗のバラツキを、前記ビアについてのテーブルから抽出するようにした。この構成によれば、ネットの信号経路に含まれるビアに応じた配線抵抗のバラツキが精度良く得られる。

請求項５に記載の発明は、請求項４記載のタイミング検証方法において、前記係数算出工程では、前記セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、前記ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対する係数を算出するようにした。この構成によれば、各ネットの配線構造に応じた係数が精度よく得られる。

請求項６に記載の発明は、請求項５記載のタイミング検証方法において、前記係数算出工程では、前記セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、前記ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対して遅延時間を計算する範囲を示すコーナー値を設定し、該コーナー値に基づいて各ネットに対する係数を算出するようにした。この構成によれば、各ネットの配線構造に応じた係数が精度よく得られる。

請求項７に記載の発明は、信号経路を伝播する信号の遅延時間を求めてタイミング検証を実行するタイミング検証装置であって、基準形状の配線に対して、該配線の形状のバラツキに応じた配線抵抗のバラツキと配線容量のバラツキのテーブルを記憶する第１の記憶手段と、前記信号経路における配線形状を抽出し、該配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出し、そのテーブルから抽出した配線抵抗のバラツキと配線容量のバラツキとから係数を得る係数算出手段と、前記係数に基づいて前記信号経路を伝播する信号の遅延時間を求める遅延時間算出手段とを備え、前記係数算出手段は、前記信号経路における配線を基準形状のセグメントに分割し、各セグメントに対して、そのセグメントが形成されている配線層の配線密度及び前記セグメントが形成されている配線層よりも下層の配線層の配線密度に対応する配線抵抗のバラツキと配線容量のバラツキとを前記テーブルからそれぞれ抽出する。

この構成によれば、信号経路の配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとをそれぞれ取得し、それらのバラツキに基づいて遅延計算を行うための係数を算出したため、半導体集積回路装置の配線形状に応じて精度の高いタイミング検証を行うことができる。また、ネットを構成する配線形状に応じて、配線抵抗のバラツキと配線容量のバラツキとが精度良く得られる。

請求項８に記載の発明は、請求項７記載のタイミング検証装置において、前記係数算出手段は、前記信号経路における配線形状を抽出する第１の抽出手段と、前記配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出する第２の抽出手段とを備え、前記係数算出手段は、前記第２の抽出手段により抽出された配線抵抗のバラツキと配線容量のバラツキとから係数を得るように構成され、前記遅延時間算出手段は、前記係数算出手段により得られた係数に基づいて前記信号経路を伝播する信号の遅延時間を求めるようにした。この構成によれば、半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことができる。

請求項９に記載の発明は、請求項７又は８記載のタイミング検証装置において、半導体集積回路装置の回路情報を記憶する第２の記憶手段と、前記半導体集積回路装置のレイアウトデータを記憶する第３の記憶手段とを備え、前記係数算出手段は、前記回路情報に基づいて、前記レイアウトデータから前記信号経路における配線形状をネット毎に抽出し、ネット毎に、配線抵抗のバラツキと配線容量のバラツキとから係数を得るようにした。この構成によれば、半導体集積回路装置の設計データに応じて各ネットの係数がそれぞれ得られ、ネットに応じて係数を最適化することができる。

本発明によれば、半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことが可能なタイミング検証方法、及びタイミング検証装置を提供することができる。

以下、本発明を具体化した一実施の形態を図１〜図１０に従って説明する。
図２は、タイミング検証装置１１の概略構成図である。
タイミング検証装置１１は一般的なＣＡＤ(Computer Aided Design) 装置からなり、中央処理装置（以下、ＣＰＵ）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及びドライブ装置１７を備え、それらはバス１８を介して相互に接続されている。

ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、タイミング検証に必要な処理を実現する。メモリ１３には、タイミング検証の機能を提供するために必要なプログラムとデータが格納され、メモリ１３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等（図示略）を含む。

表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装置１６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等（図示略）が用いられる。

記憶装置１４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等（図示略）を含む。記憶装置１４には、図１に示すタイミング検証処理のためのプログラムデータ（以下、プログラム）及び各種のデータファイル（以下、ファイル）３１〜３３が格納される。ＣＰＵ１２は、入力装置１６による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ１３へ転送し、プログラムを逐次実行する。そして、ＣＰＵ１２は、プログラムの実行に必要なファイルの読み込み、プログラムの実行によるファイルやデータの作成を、記憶装置１４に対して行う。この記憶装置１４は、データベースとしても使用される。

ＣＰＵ１２が実行するプログラムは、記録媒体１９にて提供される。ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムを読み出し、それを記憶装置１４にインストールする。

記録媒体１９としては、メモリカード，フレキシブルディスク，光ディスク(CD-ROM,DVD-ROM,… )，光磁気ディスク(MO,MD,…)等（図示略）、任意のコンピュータ読み取り可能な記録媒体を使用することができる。尚、半導体メモリや外部接続されるハードディスク装置等が用いられても良い。この記録媒体１９に、上述のプログラムを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。

尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置、通信媒体を介してタイミング検証装置１１（コンピュータ）が接続されるサーバ装置の記憶装置、等を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、自身又は他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。

図１は、タイミング検証処理のフローチャートである。上記タイミング検証装置１１は、このステップ２１〜２３の各処理を実行し、半導体集積回路装置（ＬＳＩ）におけるタイミング検証を行う。各ステップについて説明する。

ＯＣＶ係数算出処理（ステップ２１）において、タイミング検証装置１１は、ファイル３１〜３３のデータを読み込み、該データに基づいてＯＣＶ係数を算出する。各ファイル３１〜３３は図１に示す記憶装置１４に記憶されており、ＣＰＵ１２は、記憶装置１４から各データを読み出し、該データに基づいてＯＣＶ係数を算出する。

第１のファイル３１には、トランジスタ等の回路素子や端子間の接続関係（ネット）を表した回路情報（ネットリスト）が格納されている。第２のファイル３２には、ＬＳＩを構成するセル，配線，ビア等の形状や配置位置を示すレイアウトデータが格納されている。第３のファイル３３には、ＬＳＩの製造プロセスや構造に起因する配線抵抗・配線容量のバラツキのパラメータが、プロセスデータとして格納されている。

タイミング検証装置１１は、第１のファイル３１と第２のファイル３２からそれぞれ読み出した回路情報とレイアウトデータに基づいて、各ネットの配線の構造に対応する構造データを算出し、該構造データにより第３のファイル３３に格納されたテーブルをルックアップ（検索）し、各ネットの構造に応じた配線抵抗・配線容量（ばらつき量）を得る。そして、タイミング検証装置１１は、得られた配線抵抗・配線容量に基づいてＯＣＶ係数を算出する。

次に、静的タイミング解析処理（ＳＴＡ）（ステップ２２）において、タイミング検証装置１１は、回路素子や配線の信号遅延時間を積算し、その積算値に対してＯＣＶ係数を乗算し、信号経路（パス）の伝播遅延時間を算出する。

遅延計算及びクロストーク（Ｘｔａｌｋ）解析処理（ステップ２３）において、タイミング検証装置１１は、ステップ２１にて算出したＯＣＶ係数を用いて各ネットの配線における遅延時間の算出、及びクロストーク解析を行う。タイミング検証装置１１は、ＯＣＶ係数に基づいて、各ネットの配線における遅延時間・及びそのバラツキを算出する。また、タイミング検証装置１１は、ＯＣＶ係数と配線容量とに基づき、配線に加わるクロストークノイズ及びそれによる遅延時間の変化量を算出する。そして、タイミング検証装置１１は、算出した遅延時間、ノイズ量及び変化量と予め定めた範囲値とを比較することにより、該配線の妥当性を判断する。

次に、ＯＣＶ係数算出処理の詳細を説明する。
ＯＣＶ係数算出処理は、複数のサブステップ２１ａ〜２１ｃから構成されている。タイミング検証装置１１は、各ステップ２１ａ〜２１ｃの処理を実行し、各ネットに対するＯＣＶ係数をそれぞれ算出する。つまり、タイミング検証装置１１は、各ネットの配線構造に基づいて、該配線構造に応じて最適化したＯＣＶ係数を算出する。

パラメータ抽出処理（第１の工程：ステップ２１ａ）において、タイミング検証装置１１は、図２に示す記憶装置１４等に記憶された複数のファイルから必要な情報を読み込む。本実施形態において、タイミング検証装置１１は、第１のファイル３１に格納された回路情報（ネットリスト）と、第２のファイル３２に格納されたレイアウトデータとを読み込む。そして、タイミング検証装置１１は、回路情報に基づいて、１つのネットについて、信号の伝達経路（パス）を形成する配線及びビアの形状をレイアウトデータから抽出する。パスは、複数の配線層に形成された配線と、異なる配線層に形成された２つの配線を接続するビアとから構成される。タイミング検証装置１１は、パスを構成する全ての配線及びビアのデータを抽出する。

次に、タイミング検証装置１１は、各層の配線をそれぞれ基準配線長のセグメントに分割する。図６に示すように、パス（信号供給元Ｓｓから信号供給先Ｓｅまでの経路）は、複数層の配線Ｌ１〜Ｌ６と、ビアＶ１〜Ｖ７とから構成される。タイミング検証装置１１は、配線Ｌ１，Ｌ３，Ｌ４，Ｌ５をそれぞれ複数のセグメントに分割する。尚、図中の「Metal2」「Metal3」「Metal4」は、アルミニウムなどの金属よりなる金属配線が形成される層を示している。この工程を実行することにより、タイミング検証装置１１は、パスを、分割された複数のセグメントと複数のビアとにより再構成する。

バラツキ算出処理（第２の工程：ステップ２１ｂ）において、タイミング検証装置１１は、上記ステップ２１ａにおいて求めた各セグメントに対して配線抵抗・配線容量のバラツキ（ＲＣバラツキ）を算出する。

先ず、タイミング検証装置１１は、各セグメントについて、配線の粗密を考慮した配線抵抗のバラツキと配線容量のバラツキを求める。
配線における配線抵抗と、その配線と他の配線との間に形成される寄生素子（寄生容量）の値（配線容量）は、配線の高さ，幅，層間絶縁膜の厚さによって決定され、配線抵抗と配線容量のバラツキもこれらの要因によって決定される。図８（ａ）に示すように、単位長Ｌの１つのセグメントＳｇは、配線幅Ｗと配線高さＨによって決定される断面積（＝Ｗ×Ｈ）によって決定される配線抵抗を有している。また、このセグメントＳｇは、下面の面積（＝Ｗ×Ｌ）と、その下層に形成される配線との間に形成される寄生素子（コンデンサ）に応じた配線容量と、側面の面積（＝Ｈ×Ｌ）とその側方に形成される寄生素子（コンデンサ）に応じた配線容量を有している。

このセグメントＳｇの形状は、ＬＳＩの構造によってバラツキ（ΔＷ，ΔＨ，ΔＬ）を生じる。図８（ｂ）に示すように、１つのセグメントＳｇに着目した場合、そのセグメントＳｇにおける形状のバラツキは、近傍の配線密度による。多層構造のＬＳＩの場合、金属配線の形状は、その配線層より下の構造、及びその配線層の構造により変化する。例えば、２層目の金属配線層「Metal2」は、１層目の金属配線層「Metal1」の配線を覆う層間絶縁膜の上に形成される。セグメントＳｇを形成する層間絶縁膜の上面は、そのセグメントＳｇより下層に形成された配線の密度に応じた形状となり、平坦ではない。セグメントＳｇの全て若しくは一部を斜面上に形成した場合、平面上に形成したセグメントに比べて、その高さＨが斜面の傾きに応じて変化する（Ｈ−ΔＨ：ΔＨは傾きによって減少する高さ）ため、実質的な断面積は平面上に形成したセグメントよりも小さくなる。つまり、セグメントにおける配線抵抗が、そのセグメントより下層の配線密度に応じてばらつく。

更に、例えば２層目の金属配線層「Metal2」に形成されるセグメントと、３層目の金属配線層「Metal3」に形成されるセグメントと比べた場合、それぞれの下層（１層目と２層目）の配線密度が同じであっても、「Metal3」のセグメントを形成する層間絶縁膜の上面は、１層目と２層目の配線の影響を受けるため、「Metal2」のセグメントを形成する層間絶縁膜の上面と形状が異なり、それによって配線抵抗のバラツキも異なる。

また、金属配線は、その配線層に形成される他の金属配線により変化する。同一配線層において、配線が密に形成された領域と、配線が粗に形成された領域では、例えば、配線のエッチングレートに差が生じ、配線幅がばらつく。つまり、セグメントにおける配線抵抗が、そのセグメントと同層における配線密度に応じてばらつく。

これらの理由により、各配線層について、セグメントに対する抵抗のばらつきを、図９（ａ）に示すように、同層の配線密度と下層の配線密度をインデックス（索引）とするばらつきテーブル３３ａが予め作成され、図１に示す第３のファイル３３に格納されている。テーブル中のバラツキ値の単位はオーム（Ω）である。タイミング検証装置１１は、各セグメントに対して、同層の配線密度として着目するセグメント近傍の局所領域に存在するセグメントの数を算出し、下層の配線密度として着目するセグメントの直下層で、ウェハー面内位置が同一部分近傍の局所領域に存在するセグメントの数を算出する。そして、タイミング検証装置１１は、算出した同層の配線密度と下層の配線密度に対応する配線抵抗のバラツキ値をばらつきテーブル３３ａから抽出する（第１の抽出手段）。

また、このセグメントＳｇにおいて、下層及び同層の配線密度（セグメントの下面，側面と対向する配線の面積）により、セグメントにおける配線容量が変化する。つまり、セグメントにおける配線容量が、そのセグメントと同層における配線密度と下層の配線密度に応じてばらつく。この理由により、各配線層について、セグメントに対する容量のばらつきを、図９（ｂ）に示すように、同層の配線密度と下層の配線密度をインデックス（索引）とするばらつきテーブル３３ｂが予め作成され、図１に示す第３のファイル３３に格納されている。テーブル中のバラツキ値の単位はファラッド（Ｆ）である。タイミング検証装置１１は、各セグメントに対して、同層の配線密度として着目するセグメント近傍の局所領域に存在するセグメントの数を算出し、下層の配線密度として着目するセグメントの直下層で、ウェハー面内位置が同一部分近傍の局所領域に存在するセグメントの数を算出する。そして、タイミング検証装置１１は、算出した同層の配線密度と下層の配線密度に対応する配線容量のバラツキ値をばらつきテーブル３３ｂから抽出する（第１の抽出手段）。

尚、同じ理由によって上層つまりセグメントＳｇより上方の配線層に形成される配線との間で形成される寄生素子（コンデンサ）に応じた配線容量を考慮してもよい。この場合、第３のファイル３３に格納されるバラツキテーブルを、同層の配線密度と下層の配線密度と上層の配線密度の３つのインデックスパラメータによりルックアップするように構成すればよい。

異なる配線層に形成された２つの配線を接続するビアに対して、本実施形態では、隣接する２つの配線層を接続するビアにおける配線抵抗のばらつきを考慮する。図１０（ａ）に示すように、ビアＶｉａは例えば四角柱状に形成され、その平断面の面積は、形成場所によって変化する。従って、ビアの配線抵抗のバラツキは形成場所に依存する。例えば、「Metal1」の配線と「Metal2」の配線とを接続するビアと、「Metal2」の配線と「Metal3」の配線を接続するビアでは、配線抵抗のバラツキが異なる。このため、図１０（ｂ）に示すように、形成位置（配線層）と配線抵抗のバラツキとを対応づけたバラツキテーブル３３ｃが予め作成され、図１に示す第３のファイル３３に格納されている。タイミング検証装置１１は、各ビアに対して、それらのビアが形成された場所に対応する配線抵抗のバラツキ値をテーブル３３ｃから抽出する（第２の抽出手段）。

タイミング検証装置１１は、上記のようにして全てのセグメントについて配線抵抗のバラツキ値と配線容量のバラツキ値を抽出し、全てのビアについて配線抵抗のバラツキ値を抽出する。

次に、タイミング検証装置１１は、各セグメントについて、配線抵抗と配線容量と相関値のバラツキを求める。
上記の抽出処理において、セグメントに対する配線抵抗のバラツキ値と配線容量のバラツキ値とが求められている。各セグメントにおいて、標準的な配線抵抗の値と配線容量の値は各セグメントの形状により決定される。従って、各セグメントに対して配線抵抗の最大値及び最小値と、配線容量の最大値及び最小値が求まる。タイミング検証装置１１は、これらの値に基づいて、各セグメントに対して配線抵抗と配線容量の相関性を考慮したばらつき値を求める。

実際に形成したセグメントにおける配線抵抗と配線容量は、図３の破線で囲む楕円状の範囲Ａ１内に分布する。この範囲Ａ１の中心（Ｒｔ，Ｃｔ）がレイアウト設計において設定した配線形状に基づく配線抵抗と配線容量の値である。つまり、セグメントにおける配線抵抗は、最小値Rminと最大値Rmaxの範囲でばらつき、セグメントにおける配線容量は、最小値Cminと最大値Cmaxの範囲でばらつく。しかし、配線抵抗と配線容量の間には、つよい相関があり、その相関関係は配線抵抗に対して配線容量が反比例する。即ち、セグメントにおける配線抵抗と配線容量は、配線抵抗の増大に対して配線容量が低下し、配線抵抗の低下に対して配線容量が増大する。従って、従来例で示したように、配線抵抗の最大値Rmaxと配線容量の最大値Cmax、配線抵抗の最小値Rminと配線容量の最小値Cminとを用いたタイミング検証は、実在しない状態を設定しているため、悲観的でマージンの多い条件で検証となる。

このため、遅延時間を計算する範囲を示すコーナー値として、上記の相関関係に基づく値を設定する。本実施形態では、上記バラツキの範囲Ａ１に対応して右下がりの直線となる２つの特性線を設定する。この特性線として、例えば、上記の範囲Ａ１に接し、配線抵抗が最大値Rmaxであり配線容量が最小値Cminである点と、配線抵抗が最小値Rminであり配線容量が最大値Cmaxである点とを通る直線と平行な線ＬＡ１，ＬＡ２を設定する。そして、これら特性線ＬＡ１，ＬＡ２に対して、配線抵抗の最大値Rmaxと最小値Rminの間の範囲であり、且つ配線容量の最大値Cmaxと最小値Cminとの間の範囲を示す矩形領域境界線との交点とをコーナー値とする。図３において、コーナー値とする４つの交点ｃａｐｗ，ｔｃｗ，ｃａｐｂ，ｔｃｂの値は、それぞれ（R1，Cmax），（Rmax，C1），（R2，Cmin），（Rmin，C2）とする。つまり、配線抵抗の最大値Rmax及び最小値Rminと配線容量の最大値Cmax及び最小値Cminとを、配線抵抗と配線容量のバラツキ分布に応じた値とそれぞれ組み合わせてコーナー値とすることで、実在する配線の形状に応じたタイミング検証を行うことができる。

配線抵抗と配線容量の積（以下、ＲＣ積）の大小は、遅延時間の大小と関連する。つまり、ＲＣ積が大きい場合には遅延時間が長く、ＲＣ積が小さい場合には遅延時間が短い。従って、上記のコーナー値ｃａｐｂ，ｔｃｂを用いることにより、最良条件（ｂｅｓｔ）におけるタイミング検証を行うことができ、コーナー値ｃａｐｗ，ｔｃｗを用いることにより、最悪条件（ｗｏｒｓｔ）におけるタイミング検証を行うことができる。

別のコーナー値の設定について説明する。
図３に示す範囲Ａ１は、ＬＳＩを製造するプロセスにおける全てのバラツキを考慮した分布を示し、この分布は、配線抵抗に着目した分布であり、図５に示すように、正規分布となる。これに対し、タイミング検証において遅延時間を計算するコーナーモデルは、図５に示すオンチップバリエーション（on Chip variation ）を用いる。この分布は、配線抵抗を対象とする場合、配線抵抗の最大値Rmax近傍の値Rm1 を中心とする分布と、配線抵抗の最小値Rminの近傍の値Rm2 を中心とする分布となる。これら配線抵抗の値Rm1,Rm2 に対し、図４に示すように、同様に配線容量も値Cm1,Cm2 を中心とする分布となる。そして、配線抵抗及び配線容量を考慮する場合、上記と同様に、配線抵抗と配線容量の積（ＲＣ積）によって遅延時間が変化する。従って、配線抵抗と配線容量のそれぞれの軸における分布の中心（Rm1，Cm2），（Rm2，Cm1）と、それらの点を通り、ＲＣ積のバラツキ（図中、矢印で範囲を示す）を用いる。これをセグメントにおける遅延の分布とすることで、配線抵抗と配線容量のバラツキ分布を考慮したタイミング検証を行うことができる。

次に、係数化処理（第３の工程：ステップ２１ｃ）において、タイミング検証装置１１は、バラツキ値をＯＣＶ係数に係数化する。このＯＣＶ係数は、配線（セグメント）における配線抵抗と配線容量を考慮されている。

ネットにおける信号伝達経路（パス）を構成する配線（セグメント）とビアのそれぞれについて遅延のバラツキを求めると、タイミング検証装置１１は、ネットにおける遅延のバラツキを算出する。この算出には、例えば、畳み込み積分が用いられる。タイミング検証装置１１は、パスを構成する全てのセグメント及びビアのおける遅延のバラツキを畳み込み積分して、信号供給元Ｓｓから信号供給先Ｓｅまでの経路における遅延のバラツキを求める。そして、この求めた遅延のバラツキにより、配線遅延のＯＣＶ係数を算出する。このＯＣＶ係数を算出する一例として、上記のコーナーモデル（コーナー値）を用い、
ＯＣＶ係数＝（コーナーに対してばらつきを考慮した配線遅延値）／（コーナー条件における配線遅延値）
とする。畳み込み積分により得られたパスにおける遅延のバラツキは、各セグメントにおける遅延のバラツキの特性、つまりＲＣ積に対応する。このため、コーナー条件における配線遅延値として分布の中心値、バラツキを考慮した配線遅延値を、その分布における３σの値とする。３σの値は、分布の中心値に対して、遅延時間が少ない値ｂ１（−３σ）と、遅延時間が大きい値ｂ２（＋３σ）とがある。従って、ＯＣＶ係数は、中心値をｂ０とすると、
係数（１）＝ｂ２／ｂ０
係数（２）＝ｂ１／ｂ０
として求められる。

別の例として、遅延時間が少ない値ｂ１と遅延時間が大きい値ｂ２とを用いて、
係数（１）＝ｂ１／ｂ２
係数（２）＝ｂ２／ｂ１
として求める。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）基準形状の配線に対して、該配線の形状のバラツキに応じた配線抵抗のバラツキと配線容量のバラツキのテーブルを記憶する第１の記憶手段を備え、信号経路における配線構造を抽出し、該配線構造に応じた配線抵抗のバラツキと配線容量のバラツキとをテーブルから抽出し、そのテーブルから抽出した配線抵抗のバラツキと配線容量のバラツキとから係数を得る係数算出工程を備え、係数に基づいて信号経路を伝播する信号の遅延時間を求めるようにした。

この構成によれば、信号経路の配線構造に応じた配線抵抗のバラツキと配線容量のバラツキとをそれぞれ取得し、それらのバラツキに基づいて遅延計算を行うための係数を算出したため、半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことができる。

（２）信号経路における配線構造を抽出する第１の工程と、配線構造に応じた配線抵抗のバラツキと配線容量のバラツキとをテーブルから抽出する第２の工程と、第２の工程により抽出された配線抵抗のバラツキと配線容量のバラツキとから係数を得る第３の工程と、を備え、第３の工程により得られた係数に基づいて信号経路を伝播する信号の遅延時間を求めるようにした。この構成によれば、半導体集積回路装置の配線構造に応じて精度の高いタイミング検証を行うことができる。

（３）半導体集積回路装置の回路情報を記憶する第２の記憶手段と、半導体集積回路装置のレイアウトデータを記憶する第３の記憶手段とを備え、信号経路における配線構造をネット毎に抽出し、各ネットに対応する係数を得るようにした。この構成によれば、半導体集積回路装置の設計データに応じて各ネットの係数がそれぞれ得られ、ネットに応じて係数を最適化することができる。

（４）信号経路における配線を基準形状のセグメントに分割し、信号経路が形成された配線層の層数と、信号経路を構成するセグメントの数と、配線層間を接続するビアの数をカウントし、各セグメント近傍の配線数を同セグメントに対する配線密度とし、該配線密度に対応する配線抵抗のバラツキと配線容量のバラツキとをテーブルからそれぞれ抽出するようにした。この構成によれば、ネットを構成する配線構造に応じて、配線抵抗のバラツキと配線容量のバラツキとが精度良く得られる。

（５）第１の記憶手段には、ビアについて、ビアが接続する配線層間に対応する配線抵抗のバラツキのテーブルが記憶され、該テーブルから配線構造に基づいて各ビアに対する配線抵抗のバラツキを抽出するようにした。この構成によれば、ネットの信号経路に含まれるビアに応じた配線抵抗のバラツキが精度良く得られる。

（６）セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対する係数を算出するようにした。この構成によれば、各ネットの配線構造に応じた係数が精度よく得られる。

（７）セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対して遅延時間を計算する範囲を示すコーナー値を設定し、該コーナー値に基づいて各ネットに対する係数を算出するようにした。この構成によれば、各ネットの配線構造に応じた係数が精度よく得られる。

（８）上記（４）〜（６）の構成により、形状依存によるばらつきのシステム成分と、形状に依存しないランダム成分を分離することができ、ばらつき係数の精度を向上することができる。

タイミング検証処理のフローチャートである。 タイミング検証装置の概略構成図である。 配線抵抗と配線容量のばらつきの説明図である。 特性ばらつきの分布図である。 モデル化したＯＣＶ係数の説明図である。 配線構造の概略図である。 配線構造の概略図である。 （ａ），（ｂ）は配線構造の説明図である。 （ａ），（ｂ）はばらつきテーブルの説明図である。 （ａ）はビアの概略図、（ｂ）ビアの特性テーブルの説明図である。

符号の説明

１１ タイミング検証装置
３１ 第１のファイル（第２の記憶手段）
３２ 第２のファイル（第３の記憶手段）
３３ 第３のファイル（第１の記憶手段）
３３ａ〜３３ｃ テーブル
Ｌ１〜Ｌ６ 配線
Ｖ１〜Ｖ７ ビア
Ｓｇ セグメント
Ａ１ 範囲
ｃａｐｂ，ｃａｐｗ コーナー値
ｔｃｂ，ｔｃａｗ コーナー値

Claims (9)

1. 信号経路を伝播する信号の遅延時間を求めてタイミング検証をコンピュータが実行するタイミング検証方法であって、
   前記コンピュータは、基準形状の配線に対して、該配線の形状のバラツキに応じた配線抵抗のバラツキと配線容量のバラツキのテーブルを記憶する第１の記憶手段を備え、
   前記信号経路における配線形状を抽出し、該配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出し、そのテーブルから抽出した配線抵抗のバラツキと配線容量のバラツキとから係数を得る係数算出工程と、
   前記係数に基づいて前記信号経路を伝播する信号の遅延時間を求める遅延時間算出工程とを有し、
   前記係数算出工程では、前記信号経路における配線を基準形状のセグメントに分割し、各セグメントに対して、そのセグメントが形成されている配線層の配線密度及び前記セグメントが形成されている配線層よりも下層の配線層の配線密度に対応する配線抵抗のバラツキと配線容量のバラツキとを前記テーブルからそれぞれ抽出する、ことを特徴とするタイミング検証方法。
2. 前記係数算出工程は、
   前記信号経路における配線形状を抽出する第１の工程と、
   前記配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出する第２の工程と、
   前記第２の工程により抽出された配線抵抗のバラツキと配線容量のバラツキとから係数を得る第３の工程とで構成され、
   前記遅延時間算出工程では、前記第３の工程により得られた係数に基づいて前記信号経路を伝播する信号の遅延時間を求めるようにした、ことを特徴とする請求項１記載のタイミング検証方法。
3. 前記コンピュータは、半導体集積回路装置の回路情報を記憶する第２の記憶手段と、前記半導体集積回路装置のレイアウトデータを記憶する第３の記憶手段とを備え、
   前記係数算出工程では、前記回路情報に基づいて、前記レイアウトデータから前記信号経路における配線形状をネット毎に抽出し、ネット毎に、配線抵抗のバラツキと配線容量のバラツキとから係数を得るようにしたことを特徴とする請求項１又は２記載のタイミング検証方法。
4. 前記第１の記憶手段には、ビアについて、ビアが接続する配線層間に対応する配線抵抗のバラツキのテーブルがさらに記憶され、
   前記係数算出工程では、前記信号経路におけるビアの形状を抽出し、該ビアの形状に応じた各ビアに対する配線抵抗のバラツキを、前記ビアについてのテーブルから抽出する、ことを特徴とする請求項１〜３のいずれか一項に記載のタイミング検証方法。
5. 前記係数算出工程では、前記セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、前記ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対する係数を算出する、ことを特徴とする請求項４記載のタイミング検証方法。
6. 前記係数算出工程では、前記セグメントにおける配線抵抗のバラツキと配線容量のバラツキと、前記ビアに対する配線抵抗のバラツキとに基づいて、各ネットにおける遅延値のバラツキを算出し、該遅延値のバラツキに基づいて各ネットに対して遅延時間を計算する範囲を示すコーナー値を設定し、該コーナー値に基づいて各ネットに対する係数を算出する、ことを特徴とする請求項４記載のタイミング検証方法。
7. 信号経路を伝播する信号の遅延時間を求めてタイミング検証を実行するタイミング検証装置であって、
   基準形状の配線に対して、該配線の形状のバラツキに応じた配線抵抗のバラツキと配線容量のバラツキのテーブルを記憶する第１の記憶手段と、
   前記信号経路における配線形状を抽出し、該配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出し、そのテーブルから抽出した配線抵抗のバラツキと配線容量のバラツキとから係数を得る係数算出手段と、
   前記係数に基づいて前記信号経路を伝播する信号の遅延時間を求める遅延時間算出手段とを備え、
   前記係数算出手段は、前記信号経路における配線を基準形状のセグメントに分割し、各セグメントに対して、そのセグメントが形成されている配線層の配線密度及び前記セグメントが形成されている配線層よりも下層の配線層の配線密度に対応する配線抵抗のバラツキと配線容量のバラツキとを前記テーブルからそれぞれ抽出する、ことを特徴とするタイミング検証装置。
8. 前記係数算出手段は、
   前記信号経路における配線形状を抽出する第１の抽出手段と、
   前記配線形状に応じた配線抵抗のバラツキと配線容量のバラツキとを前記テーブルから抽出する第２の抽出手段とを備え、
   前記係数算出手段は、前記第２の抽出手段により抽出された配線抵抗のバラツキと配線容量のバラツキとから係数を得るように構成され、
   前記遅延時間算出手段は、前記係数算出手段により得られた係数に基づいて前記信号経路を伝播する信号の遅延時間を求める、ことを特徴とする請求項７記載のタイミング検証装置。
9. 半導体集積回路装置の回路情報を記憶する第２の記憶手段と、前記半導体集積回路装置のレイアウトデータを記憶する第３の記憶手段とを備え、
   前記係数算出手段は、前記回路情報に基づいて、前記レイアウトデータから前記信号経路における配線形状をネット毎に抽出し、ネット毎に、配線抵抗のバラツキと配線容量のバラツキとから係数を得る、ことを特徴とする請求項７又は８記載のタイミング検証装置。

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