KR20190037046A - 반도체 장치의 설계 방법 및 시스템 - Google Patents

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Abstract

반도체 장치의 설계 방법 및 시스템이 제공된다. 반도체 장치의 설계 시스템은, 프로세서; IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 상기 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및 상기 프로세서에 의해 실행되어, 상기 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구(25)를 포함하는 메모리를 포함하고, 상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, 상기 P&R 도구는 상기 제1 비아와 상기 제2 비아 사이의 스페이싱 룰(spacing rule) 정보와 상기 제2 메탈 레이어의 피치 정보에 기초하여 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.

Description

반도체 장치의 설계 방법 및 시스템{SEMICONDUCTOR DEVICE DESIGN METHOD AND SYSYEM}
본 발명은 반도체 장치의 설계 방법 및 시스템에 관한 것이다. 구체적으로, 본 발명은 반도체 장치의 자동화 설계를 수행하는 방법 및 시스템에 관한 것이다.
컴퓨팅 시스템을 이용하여 IC(Integrated Circuit)에 대한 설계 작업, 레이아웃 작업, 테스트 작업 등을 자동화하기 위해 EDA(Electronic Design Automation) 도구와 같은 다양한 설계 도구가 사용된다. 예를 들어 EDA 도구를 이용하여 메탈에 대한 라우팅 트랙(routing track)을 생성하고, 메탈, 비아 등을 배치하고 이들을 배선으로 연결하는 작업을 자동화하여 수행할 수 있다. 이를 위해 EDA 도구는 예컨대 P&R(Place & Routing) 도구를 포함할 수 있다. 이와 같이 설계된 레이아웃에 따라 추후 물리적인 칩이 구현될 수 있다.
IC에서 다양한 소자들 사이의 전기적 접속을 제공하는 메탈의 경우, EDA 도구를 이용하여 생성된 메탈 라우팅 트랙은 일정한 선호 방향(preferred direction)을 갖도록 생성되며, 메탈은 상기 메탈 라우팅 트랙에 기반하여 배치된다.
한편, 메탈과 메탈 사이에 형성되어 전기적 접속을 제공하는 비아들 사이에서 설계상 제약 조건(또는 디자인 룰(design rule))이 주어질 수 있다. 예를 들어, 제1 레벨을 갖는 제1 메탈 상에 형성되는 제1 비아와, 제1 레벨과 다른 제2 레벨을 갖는 제2 메탈 상에 형성되는 제2 비아는 서로 간에 일정 거리 이상 이격되어야 한다는 스페이싱 룰(spacing rule)이 설계상 제약 조건으로 주어질 수 있다.
이 경우 스페이싱 룰을 만족하는 비아 랜딩 포인트(via landing point)가 많아지도록 IC를 설계할수록 우회(detour)하지 않는 메탈 라우트(metal route)를 많이 확보할 수 있어, 라우트 자원(route resource)를 절약하고 타이밍 성능(timing performance)를 높일 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 비아 랜딩 포인트(via landing point)를 최대한 확보하고 메탈 라우트(metal route)의 우회(detour)를 최소화하기 위한 반도체 장치의 설계 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 비아 랜딩 포인트를 최대한 확보하고 메탈 라우트의 우회를 최소화하기 위한 반도체 장치의 설계 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템은, 프로세서; IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및 프로세서에 의해 실행되어, 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 포함하는 메모리를 포함하고, 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 비아는 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, P&R 도구는 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 프로세서를 이용하여 실행되고, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 이용하여, 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보를 획득하고, P&R 도구를 이용하여, 제2 메탈 레이어의 피치 정보를 획득하고, P&R 도구를 이용하여, 비아 스페이싱 룰 정보와 피치 정보로부터 제1 라우팅 트랙과 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고, P&R 도구를 이용하여, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 대상 오프셋에 기초하여 조정하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 스토리지에 저장된, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보 중 메탈 레이어 및 비아에 관한 정보를 리드(read)하되, 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 비아는 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, 입출력 디바이스을 통해 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보를 제공받고, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법의 일례를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 프로세서(10), 메모리(20), 스토리지(30) 및 입출력 디바이스(40)를 포함할 수 있다. 여기서 프로세서(10), 메모리(20), 스토리지(30) 및 입출력 디바이스(40)는 버스(50)를 통해 전기적으로 접속되어 데이터를 서로 주고 받을 수 있다.
프로세서(10)는 반도체 장치의 설계 시스템(1)을 전반적으로 제어한다. 예를 들어, 프로세서(10)는 메모리(20)에 적재된 소프트웨어를 실행시키고, 그 결과를 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)에 전달할 수 있다. 또한, 프로세서(10)는 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)로부터 데이터를 리드(read)하거나, 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)에 데이터를 라이트(write)할 수도 있다.
본 실시예에서, 프로세서(10)는 특히 메모리(20)에 적재된 EDA(Electronic Design Automation) 도구(23)를 실행할 수 있다. 그리고 EDA 도구(23)는 특히 배치 및 라우팅을 수행하기 위한 P&R(Place & Routing) 도구(25)를 포함할 수 있다.
메모리(20)는 프로세서(10)에서 실행하기 위한 소프트웨어를 포함할 수 있다. 구체적으로, 메모리(20)는 반도체 장치에 대한 자동화 설계를 수행하기 위해 필요한 EDA 도구(23) 및 P&R 도구(25) 등을 포함할 수 있다.
EDA 도구(23)는 설계 작업, 레이아웃 작업, 테스트 작업 등을 자동화하기 위해 사용된다.
P&R 도구(25)는 반도체 장치의 공정 환경(processing environment)을 반영한 디자인 룰(design rule)에 기초하여 생성된 P&R 테크놀로지 파일(P&R technology file)을 바탕으로 메탈에 대한 라우팅 트랙(routing track), 메탈, 비아 등을 생성하고 배치한다. 상기 디자인 룰은 예를 들어 반도체 장치를 이루는 회로 요소들 간에 일정 거리 이상 이격되어야 하는 제약 조건에 해당하는 스페이싱 룰(spacing rule)이나, 메탈 사이의 피치에 대한 룰과 같은 정보를 포함할 수 있다. 한편, P&R 테크놀로지 파일은 예를 들어 메탈, 비아 등에 관한 물리적(physical) 정보들을 포함할 수 있다.
예를 들어 P&R 도구(25)는 P&R 테크놀로지 파일의 다양한 물리적 정보에 기반하여, 메탈에 대한 라우팅 트랙(routing track)을 자동적으로 생성할 수 있다. 여기서 라우팅 트랙은 메탈을 배치하고 배선을 형성하기 위한 가상의 선을 말한다. 또한, P&R 도구(25)는 생성된 라우팅 트랙에 기반하여 메탈을 배치하고, 비아들 간에 일정 거리 이상 이격되어야 하는 제약 조건에 해당하는 비아 스페이싱 룰(via spacing rule)을 만족하는 비아를 배치한 후, 이들 사이의 배선을 형성할 수 있다.
본 발명의 몇몇의 실시예에서, 메모리(20)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 비롯한 휘발성 메모리를 포함할 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 메모리(20)는 프로세서(10)가 액세스할 수 있는 임의의 타입의 메모리, 예컨대 플래시 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 등의 비휘발성 메모리를 포함할 수도 있다.
스토리지(30)는 반도체 장치의 설계 시스템(1)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 스토리지(30)는 반도체 장치의 공정 환경을 반영한 디자인 룰에 기초하여 생성된 P&R 테크놀로지 파일과 같은, 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 저장할 수 있다. 상기 물리적 정보들은 예컨대 메탈, 비아 등에 관한 물리적 정보들을 포함할 수 있다. 이에 따라 P&R 도구(25)는 스토리지(30)로부터 제공받은 상기 물리적 정보에 기반하여 배치 및 라우팅을 수행할 수 있다. 나아가, 스토리지(30)는 프로세서(10)가 실행하는 다양한 소프트웨어의 동작에 필요한 다양한 데이터를 저장할 수도 있다.
본 발명의 몇몇의 실시예에서, 스토리지(30)는 HDD(Hard Disk Drive), SSD(Solid State Drive) 및 각종 메모리 카드 등으로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
입출력 디바이스(40)는 사용자로부터 데이터를 입력받거나, 사용자에게 데이터를 제공한다. 예를 들어, 입출력 디바이스(40)는 P&R 테크놀로지 파일과 같은 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 사용자로부터 제공받을 수 있다. 한편, 입출력 디바이스(40)는 디스플레이 장치로서 반도체 장치의 설계 동작에서의 경과 및 처리 결과 등을 사용자에게 디스플레이할 수도 있다.
본 발명의 몇몇의 실시예에서, 반도체 장치의 설계 시스템(1)은 반도체 장치를 설계하기 위한 전용 장치로서 구현될 수도 있고, 다양한 설계 및 배치 도구를 실행하는 범용 컴퓨팅 시스템으로서 구현될 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)이 동작하는 구체적인 내용을 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 메탈의 배치를 위한 가상의 선에 해당하는 라우팅 트랙을 사용자에게 디스플레이할 수 있다.
라우팅 트랙은 일반적으로 미리 정해진 간격 값에 따라 반도체 장치의 설계 영역에 반복하여 생성된다. 예를 들어, 라우팅 트랙은 물리적 설계(physical design) 영역의 하단에서부터 상단을 향해 일정한 간격으로 반복 생성될 수 있다. 그러나 경우에 따라서는, 동일한 레이어에 해당하는 라우팅 트랙들이라고 하더라도, 그 일부 영역에서는 라우팅 트랙들 사이의 간격이 제1 간격이고 다른 일부 영역에서는 라우팅 트랙들 사이의 간격이 제1 간격과 다른 제2 간격을 가지도록 생성될 수 있다. 그리고, 라우팅 트랙은 일반적으로 일정한 선호 방향(preferred direction)에 따르도록 생성될 수 있다.
예컨대, 스토리지(30)에 저장된 메탈에 대한 물리적 정보는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어에 관한 정보를 포함할 수 있다.
제1 메탈 레이어는 예컨대 메탈(M1)이 배치될 수 있는 레이어로서, 제1 레벨에 형성될 수 있다. 이 경우, 제1 라우팅 트랙(PRT1)은 제1 메탈 레이어의 메탈(M1)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)의 선호 방향을 따라 생성될 수 있다.
제2 메탈 레이어는 예컨대 메탈(M21, M22)이 배치될 수 있는 레이어로서, 상기 제1 레벨보다 높은 제2 레벨에 형성될 수 있다. 이 경우, 제2 라우팅 트랙(PRT21, PRT22)은 각각 제2 메탈 레이어의 메탈(M21, M22)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)과 수직인 제2 방향(D2)의 선호 방향을 따라 생성될 수 있다.
제3 메탈 레이어는 예컨대 메탈(M3)이 배치될 수 있는 레이어로서, 상기 제2 레벨보다 높은 제3 레벨에 형성될 수 있다. 이 경우, 제3 라우팅 트랙(PRT3)은 제3 메탈 레이어의 메탈(M3)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)의 선호 방향을 따라 생성될 수 있다.
한편, 상기 제1 레벨, 상기 제2 레벨 및 상기 제3 레벨의 높이는, 도 2에서 제1 방향(D1) 및 제2 방향(D2)에 모두 수직인 제3 방향에 있어서 높이를 말한다.
한편, 예컨대 스토리지(30)에 저장된 비아에 대한 물리적 정보는 서로 다른 레벨에 형성되는 제1 비아(V1) 및 제2 비아(V2)에 관한 정보를 포함한다.
제1 비아(V1)는 제1 메탈 레이어와 제2 메탈 레이어를 연결하도록 제1 메탈 레이어 상에 형성될 수 있다. 예를 들어, 제1 비아(V1)는 제1 메탈 레이어의 메탈(M1) 상에 형성되어 제2 메탈 레이어의 메탈(M21)과의 전기적 연결을 제공할 수 있다.
한편, 제2 비아(V2)는 제2 메탈 레이어와 제3 메탈 레이어를 연결하도록 제2 메탈 레이어 상에 형성될 수 있다. 예를 들어, 제2 비아(V2)는 제2 메탈 레이어의 메탈(M22) 상에 형성되어 제3 메탈 레이어의 메탈(M3)과의 전기적 연결을 제공할 수 있다.
본 실시예에서, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y) 및 제2 메탈 레이어의 피치 정보(P)를 제공받을 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 비아 스페이싱 룰 정보(Y) 및 피치 정보(P)를 도 1의 입출력 디바이스(40)를 통해 사용자로부터 제공받을 수도 있고, 스토리지(30)를 통해 제공받을 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
비아 스페이싱 룰 정보(Y)는 서로 다른 레벨에 형성되는 제1 비아(V1)와 제2 비아(V2)가 서로 간에 얼마나 이격되어야 하는지를 규정하는 디자인 룰에 해당하는 정보이다.
피치 정보(P)는 제2 메탈 레이어에서 일정한 간격으로 반복 생성된 제2 라우팅 트랙(PRT21, PRT22) 간의 거리를 나타낸다. 즉, 피치 정보(P)는 메탈(M21, M22)의 중심선 간의 거리를 나타낸다.
본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.
이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트(via landing point)가 최대한 많아지도록 하여, 우회(detour)하지 않는 메탈 라우트(metal route)를 최대한 많이 확보함으로써, 라우트 자원(route resource)를 절약하고 타이밍 성능(timing performance)를 높일 수 있다.
이하 도 3 내지 도 5를 참조하여, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정하는 과정을 상세히 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정한다.
이를 위해, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 먼저 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)로부터 대상 오프셋(target offset)(X)을 연산한다.
대상 오프셋(X)은 제1 메탈 레이어 상에 생성될 수 있는 제1 라우팅 트랙(PRT1)과, 제3 메탈 레이어 상에 생성될 수 있는 제3 라우팅 트랙(PRT3) 사이에서 정의될 수 있는 값에 해당되며, 제1 비아(V1)와 제2 비아(V2) 사이의 거리가 비아 스페이싱 룰 정보(Y)를 만족하기 위해 제1 라우팅 트랙(PRT1)과 제3 라우팅 트랙(PRT3)이 이격되어야 하는 최소한의 거리를 의미한다.
본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시킬 수 있다. 나아가, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋을 초과하여 이동시킬 수 있다. 요컨대 상기 생성 시작 위치는 상기 대상 오프셋 이상 이동될 수 있다.
특히, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를, 물리적 설계 영역의 하단에서부터 제2 방향(D2)으로 이동시킬 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT3) 중 어느 하나의 생성 시작 위치를 대상 오프셋(X)만큼 이동시켜 확보할 수 있는 비아 랜딩 포인트의 개수를 제1 값으로 연산하고, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT31) 중 어느 하나의 생성 시작 위치를 대상 오프셋(X)에 미리 설정된 값을 더한만큼 이동시켜 확보할 수 있는 비아 랜딩 포인트(R)의 개수 제2 값으로 연산한 후, 제1 값과 제2 값을 비교할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 상기 비교 결과를 기초로, 제1 값이 제2 값보다 크거나 같은 경우, 즉 제1 값이 제2 값 이상인 경우, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나를 대상 오프셋(X)만큼 이동시킬 수 있다. 이와 다르게, 제1 값이 제2 값 미만인 경우, 1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나를 대상 오프셋(X)에 상기 미리 설정된 값을 더한만큼 이동시킬 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법의 일례를 설명하기 위한 도면이다.
도 4를 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격과, 제1 라우팅 트랙(PRT17, PRT18) 사이의 간격은 90 nm이고, 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격, 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격, 제1 라우팅 트랙(PRT14, PRT15) 사이의 간격, 제1 라우팅 트랙(PRT15, PRT16) 사이의 간격 및 제1 라우팅 트랙(PRT16, PRT1) 사이의 간격은 48 nm이다.
그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격, 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 모두 80 nm이다.
그리고 비아 스페이싱 룰 정보(Y)가 57 nm이고, 제2 메탈 레이어의 피치 정보(P)가 48 nm로 주어진 경우라고 가정하자.
도 4는 제1 메탈 레이어에서 시작하는 제1 라우팅 트랙(PRT11)과, 제3 메탈 레이어에서 시작하는 제3 라우팅 트랙(PRT31)가 동일한 위치에 있는 경우를 나타낸다. 이 경우에는 도 4에서 알 수 있는 바와 같이 총 4 개의 비아 랜딩 포인트(R)를 확보할 수 있다.
상기 4 개의 비아 랜딩 포인트(R)가 확보되지 않은 영역에서는 메탈 라우트의 우회가 발생될 가능성이 높다.
이와 대조적으로, 도 5는 제1 메탈 레이어에서 시작하는 제1 라우팅 트랙(PRT11)과, 제3 메탈 레이어에서 시작하는 제3 라우팅 트랙(PRT31)가 서로 다른 위치에 있는 경우를 나타낸다. 구체적으로, 제3 라우팅 트랙(PRT31)은 제1 라우팅 트랙(PRT11)에 비해 42 nm만큼 제2 방향(D2)으로 이동되어 있다.
비아 스페이싱 룰 정보(Y)가 57 nm이고, 제2 메탈 레이어의 피치 정보(P)가 48 nm인 경우 도 3에서 설명한 바와 같은 방법으로 연산된 대상 오프셋은 32 nm가 되며, 따라서 제3 라우팅 트랙(PRT31)은 제1 라우팅 트랙(PRT11)에 비해 대상 오프셋 이상의 값인 42 nm만큼 제2 방향(D2)으로 이동되어 있음을 알 수 있다.
이 경우에는 도 5에서 알 수 있는 바와 같이 총 9 개의 비아 랜딩 포인트(R)를 확보할 수 있다.
따라서, 이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트가 최대한 많아지도록 하여, 우회하지 않는 메탈 라우트를 최대한 많이 확보함으로써, 라우트 자원를 절약하고 타이밍 성능를 높일 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격 및 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치(track pitch)는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.
만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 제1 값으로 동일하고, 앞서 설명한 방법에 따라 획득한 대상 오프셋(X)의 값이 제1 값의 절반 이하인 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 제1 값의 절반만큼 이동시키는 것을 포함할 수 있다.
즉, 도 6에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 제1 값의 절반인 A1만큼 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격 및 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.
만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 제1 값으로 동일하고, 앞서 설명한 방법에 따라 획득한 대상 오프셋(X)의 값이 제1 값의 절반을 초과하는 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 대상 오프셋(X)만큼 이동시키는 것을 포함할 수 있다.
즉, 도 7에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 대상 오프셋(X)의 값인 A21만큼 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격, 제1 라우팅 트랙(PRT12, PRT13) 및 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격, 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.
만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 서로 다른 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 대상 오프셋(X)만큼 또는 그 이상을 이동시키는 것을 포함할 수 있다.
즉, 도 8에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 대상 오프셋(X)의 값인 A31만큼 또는 그 이상을 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 9을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격, 제1 라우팅 트랙(PRT12, PRT13) 및 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그런데 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 H31이고, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격 및 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격은 H3로서, 제3 메탈 레이어의 트랙 피치는 H31 및 H32를 포함한다.
이와 같이 제1 메탈 레이어의 트랙 피치는 제2 값 H1만을 포함하고, 제3 메탈 레이어의 트랙 피치는 제3 값 H31 및 상기 제3 값과 다른 제4 값 H32를 포함하는 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11)에 대한 생성 시작 위치를 대상 오프셋(X)만큼 또는 그 이상을 이동시키는 것을 포함할 수 있다.
즉, 도 9에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제1 라우팅 트랙(PRT11)의 위치를 제3 라우팅 트랙(PRT31)로부터 대상 오프셋(X)의 값인 A41만큼 또는 그 이상을 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 먼저, 스토리지(30) 또는 입출력 디바이스(40)를 통해 반도체 장치의 공정 환경을 반영한 디자인 룰에 기초하여 생성된 P&R 테크놀로지 파일과 같은, 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 제동받을 수 있다. 다음으로, 상기 설계 방법은, 예컨대 스토리지(30) 또는 입출력 디바이스(40)을 통해 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)를 획득(S1001)하는 것을 포함한다.
다음으로, 상기 설계 방법은, 예컨대 스토리지(30) 또는 입출력 디바이스(40)을 통해 제2 메탈 레이어의 피치 정보(P)를 획득(S1003)하는 것을 포함한다.
다음으로, 상기 설계 방법은, 비아 스페이싱 룰 정보(Y)와 피치 정보(P)로부터 제1 메탈 레이어의 제1 라우팅 트랙(PRT1)과 제3 메탈 레이어의 제3 라우팅 트랙(PRT3) 사이에서 정의되는 대상 오프셋(X)을 연산(S1005)하는 것을 포함한다.
다음으로, 상기 설계 방법은, 대상 오프셋(X)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정(S1007)하는 것을 포함한다.
이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트가 최대한 많아지도록 하여, 우회하지 않는 메탈 라우트를 최대한 많이 확보함으로써, 라우트 자원를 절약하고 타이밍 성능를 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치의 설계 시스템 10: 프로세서
20: 메모리
23: EDA 툴 25: P&R 툴
30: 스토리지 40: 입출력 디바이스
50: 버스

Claims (20)

  1. 프로세서;
    IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 상기 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및
    상기 프로세서에 의해 실행되어, 상기 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 포함하는 메모리를 포함하고,
    상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고,
    상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고,
    상기 P&R 도구는 상기 제1 비아와 상기 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 상기 제2 메탈 레이어의 피치 정보에 기초하여 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하는 반도체 장치의 설계 시스템.
  2. 제1항에 있어서,
    상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
    상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
    상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 상기 제1 라우팅 트랙과 상기 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고,
    상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
  3. 제2항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
  4. 제2항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
  5. 제2항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
  6. 제2항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
  7. 제1항에 있어서,
    상기 P&R 도구는상기 생성된 상기 라우팅 트랙에 기초하여 상기 메탈 레이어 및 상기 비아를 배치 및 라우팅하는 반도체 장치의 설계 시스템.
  8. 프로세서를 이용하여 실행되고, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 이용하여, 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보를 획득하고,
    상기 P&R 도구를 이용하여, 상기 제2 메탈 레이어의 피치 정보를 획득하고,
    상기 P&R 도구를 이용하여, 상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 상기 제1 라우팅 트랙과 상기 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고,
    상기 P&R 도구를 이용하여, 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 상기 대상 오프셋에 기초하여 조정하는 것을 포함하는 반도체 장치의 설계 방법.
  9. 제8항에 있어서,
    상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어는 서로 다른 레벨에 형성되고,
    상기 제1 메탈 레이어 상에 형성되는 상기 제1 비아와 상기 제2 메탈 레이어 상에 형성되는 상기 제2 비아는 서로 다른 레벨을 갖는 반도체 장치의 설계 방법.
  10. 제8항에 있어서,
    상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
    상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
    상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  11. 제10항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  12. 제10항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  13. 제10항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  14. 제10항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  15. 스토리지에 저장된, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보 중 메탈 레이어 및 비아에 관한 정보를 리드(read)하되, 상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고,
    입출력 디바이스을 통해 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보를 제공받고,
    제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하는 것을 포함하는 반도체 장치의 설계 방법.
  16. 제15항에 있어서,
    상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
    상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
    상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 상기 제1 라우팅 트랙과 상기 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고,
    상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  17. 제16항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  18. 제16항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  19. 제16항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
  20. 제16항에 있어서,
    상기 대상 오프셋 이상 이동시키는 것은,
    상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.
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