KR20150145178A - 집적회로 내부의 전력망 도체 배치 - Google Patents

집적회로 내부의 전력망 도체 배치 Download PDF

Info

Publication number
KR20150145178A
KR20150145178A KR1020150077687A KR20150077687A KR20150145178A KR 20150145178 A KR20150145178 A KR 20150145178A KR 1020150077687 A KR1020150077687 A KR 1020150077687A KR 20150077687 A KR20150077687 A KR 20150077687A KR 20150145178 A KR20150145178 A KR 20150145178A
Authority
KR
South Korea
Prior art keywords
conductors
conductor
standard cell
routing
power
Prior art date
Application number
KR1020150077687A
Other languages
English (en)
Other versions
KR102389047B1 (ko
Inventor
마릴린 웨인 프레데릭 주니어
카렌 리 델크
Original Assignee
에이알엠 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이알엠 리미티드 filed Critical 에이알엠 리미티드
Publication of KR20150145178A publication Critical patent/KR20150145178A/ko
Application granted granted Critical
Publication of KR102389047B1 publication Critical patent/KR102389047B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적회로(2)에는 전력망 도체(20)들이 위에 놓이는 표준셀 전력 도체들(14)로 이루어진다. 전력망 도체들은 그것들의 아래에 놓인 표준셀 전력 도체에 대해 전력망 도체들의 종축을 가로지르는 방향으로 오프셋된다. 이것은 전력망 도체의 일면에서 가능한 도체 간격을 증가시키는 효과를 갖는다. 이에 따라, 그것의 인접한 트랙 위치들 중에서 한 개만을 루팅 도체(22)에 의해 사용되지 못하게 차단하는 최소폭보다 넓은 전력망 도체가 제공된다.

Description

집적회로 내부의 전력망 도체 배치{POWER GRID CONDUCTOR PLACEMENT WITHIN AN INTEGRATED CIRCUIT}
본 발명은 집적회로에 관한 것이다. 특히, 본 발명은, 집적회로 내부의 전력망(power grid) 도체의 레이아웃에 관한 것이다.
전력과 처리할 신호를 전달하기 위해 형성된 배선(도체)을 갖는 집적회로를 형성하는 것이 공지되어 있다. 배선 피치(피치는 배선의 폭과 간격의 합이다)는 더 이상 서로의 간단한 배수가 아닐 수 있는데, 예를 들어 절반의 피치가 사용될 수도 있다. SC(Standard Cell) 배치 및 루팅(routing) 도구는 임계 층들 내부에서 소정의 피치 및 소정의 위치에 배선을 루팅하는 것에 근거를 두고 있다. 이들 규약을 따르는 다양한 산업용의 배치 및 루팅 도구들이 존재한다. 예를 들어, 루팅 도구는 M2 피치에 근거하여 배선을 루팅하고, 표준 셀은 M2 피치의 정수(또는 정수의 절반)인 6, 6.5, 7, 7.5, 9, 9.5 등이다. M1 배선은 표준 셀 내부에 존재한다. M1 전력 배선이 M2 전력 및 신호 루팅 배선에 평행하게 형성되지만, M1 층 내부의 다른 배선들이 위에 놓이는 M2 배선과 평행하고 이것에 수직하게 형성되어도 된다. 더 높은 레벨의 배선들(예를 들어, M3, M4 등)은 교번하는 수직 방향으로 형성된다.
M2 배선은 첨부도면의 도 4, 도 5 및 도 6에 도시된 실선으로 나타낸 것과 같은 피치로 배치되어도 된다. 이들 피치는 보통 서로의 간단한 배수인 1x, 1.5x, 2x, 3x, 4x이다. 일반적으로, 더 낮은 레벨(M1, M2 등)에 대한 배선은 가장 얇고(수직 두께) 가장 작은 피치(수평 높이 및 간격)이다. 이들 배선은 트랜지스터의 게이트, 소스, 드레인에 접속되고, 위에 있는 더 두꺼운 배선에도 접속된다. 이들 더 두꺼운 배선(수직 두께)은 더 많은 전류를 옮길 수 있지만 더 높은 피치(더 큰 수평 폭 및 간격)를 갖는다.
배치 및 루팅 도구는, 서로 다른 배선들의 층들과 서로 다른 층들로부터의 배선을 접속하는 비아들을 거쳐 전력, 접지 및 신호 배선들의 더 밀집한 루팅을 제공하는 것을 목적으로 한다. 이 배치 및 루팅 도구는 일반적으로 M2 배선 트랙 위에 배선을 루팅한다. 배선 피치가 더 이상 간단한 배수가 아닌 경우에는, 최소 공배수가 >5, 10, 40, 80과 같이 상당히 커진다. 2개의 배선 사이의 최소 공배수를 사용하고 하는 경우에는, 피키가 너무 커져, 배선 밀도가 희생될 수 있다. 더구나, 보통 M1으로 불리는 트랜지스터에 가장 근접한 배선이 동일한 두께를 갖지만 M2보다 더 큰 피치를 갖는 것은 드문 일이 아니다. 이것은 이 배선이 트랜지스터의 게이트, 소스 및 드레인에 접속될 때의 접속성(connectivity) 문제로 인한 것이다. 더구나, 비아의 배치도 매우 큰 문제가 된다.
복수의 표준셀 전력 도체들로부터 전력을 이끌기 위해 접속된 복수의 표준 셀들(SC)로 이루어진 집적회로를 제공하는 것이 공지되어 있다. 이들 표준셀 전력 도체들은 다른 층에 있는 전력망 도체들에 접속된다. 전력망 도체들은 중첩되고(위에 놓이고) 표준셀 전력 도체의 종축 위에 중심을 둔 종축을 갖는다.
집적회로 내부의 도체(트랙/배선) 피치는 일반적으로, 거의 평행한 도체들이 꽉 채워진(closely packed) 위치로 형성되도록, 제조공정의 최소 도체 폭과 최소 도체 간격의 합에 대응하도록 설정된다. 이와 같은 접근방식의 문제점은, 예를 들어, 전력망 도체 내부의 저항 손실을 줄이기 위해, 전력망 도체들 중에서 한 개를 정상보다 더 폭이 넓게 만든 경우에는, 이와 같은 폭이 넓은 도체가 최소 도체 간격으로 잠식해 들어가, 트랙에 대한 인접한 위치들을 사용할 수 없게 된다고 하는 것이다(인접한 위치들을 사용하게 되면 이 트랙이 최소 트랙 간격 요구를 위반할 것이다).
일면에 따르면, 본 발명은,
표준셀 도체층 내부에 위치하고 서로 평행하게 배치된 복수의 표준셀 도체들을 갖는 복수의 표준 셀들과,
상기 표준셀 도체층으로부터 분리된 또 다른 층 내부에 위치하고 상기 복수의 표준셀 전력 도체들과 평행하게 배치된 복수의 또 다른 도체들을 구비하고,
상기 또 다른 도체들 중에서 적어도 한 개는, 표준 셀의 경계에서 시작하는 일련의 도체들에 대해 오프셋(offset, 한쪽으로 치우친) 위치에, 서로로부터 균일한 피치만큼 이격된 종축을 갖고 배치된, 집적회로를 제공한다.
본 발명은, 루팅을 용이하게 하는 식으로 종래의 위치로부터 벗어나게 상기 또 다른 도체의 표준 위치를 수정한다. 또한, 수정된 도체 위치들을 목표로 하여 비아 위치들을 이와 유사하게 변형하는 것이 필요할 수도 있다.
적어도 일부의 예시적인 실시예가 아래에 놓인 표준셀 도체의 대응하는 축으로부터 또 다른 도체의 종방향의 중앙 축을 오프셋하며, 이것은 이 또 다른 도체를 그것의 인접한 부분들 중에서 한 개에 더 근접하고 그것의 인접한 부분들의 나머지로부터 더 멀리 떨어지게 이동시키는 효과를 가질 수 있다. 따라서, 이와 같은 구성은, 상기한 추가적인 도체가 오프셋되어 떨어지는 트랙 위치를 최소 도체 간격을 위반하지 않고서도 사용될 수 있도록 하는 가능성을 높인다.
도체들은 표준 셀 층 및/또는 또 다른 층에 있는 전력 도체이거나 신호 루팅 도체이어도 된다.
적어도 일부의 예시적인 실시예들은, (추가적인 처리(스크립트(script)를 거쳐) SC 루팅 도구의 결과를 수정함으로써 M2 전력망이 "망에서 벗어나도록(off-grid)" 하는 방식으로 배치되도록 동작한다.
전력망 도체들과 동일한 층에 설치되는 트랙들은 전력망 도체들과 거의 평행하게 배치되는 루팅 도체이어도 된다. 전력망 도체들과 루팅 도체들은, 채용되고 있는 프로세스 설계 규칙에 의해 부과된 최소 도체 간격 요구를 만족하는 거리에 서로 배치된다.
높은 밀도를 얻기 위해, 루팅 도체들은, 루팅-도체 폭을 갖고, 루팅 도체들 중에서 인접한 루팅 도체들 사이의 거리가 도체 간격 요구를 만족하는 최소 거리와 거의 같도록 서로에 대해 배치된다. 이와 같은 구성은, 루팅 도체들이 고밀도로 설치도록 할 수 있지만, 루팅 도체보다 폭이 넓은 도체가 전력망 도체로서 사용하는 것이 필요한 경우에는, 루팅 도체 최소 간격을 위반하지 않도록 하려면 적어도 한 개의 루팅 도체를 생략하는 것이 필요하게 된다는 문제를 도입한다.
일부 실시예에서는, 표준셀 전력 도체들과 전력망 도체들이 표준 셀들의 대향하는 평행한 모서리들을 따라 배치되어도 된다. 표준 셀들은 회로 밀도를 증가시키기 위해 전력 도체들의 양쪽에 거울에 비추어진 형태와 거울에 비추어지지 않은 형태로 설치되어도 된다. 도체들 중에서 일부는 VDD 레벨 접속을 제공하고, 나머지들은 접지 레벨 접속을 제공한다. VDD 레벨 접속과 접지 레벨 접속은 동일하거나 다른 폭을 가져도 된다.
루팅 도체들은 거의 일정한 피치값 P만큼 서로로부터 분리되어도 된다. 전력망 도체들이 수용될 수 있도록 허용하기 위해, 표준 셀들은 3보다 큰 이 피치값 P의 양의 정수 배수에 해당하는 루팅 도체들에 수직한 치수를 갖도록 배치되어도 된다. 이와 같은 배치 내부에서, 모든 전력망 도체들이 오프셋되어도 된다. 이것의 대안으로, 표준 셀들은 피치값 P의 정수 배수에 절반의 피치값 P/2를 더한 값과 동일한 루팅 도체들에 수직한 치수를 가져도 되고, 이와 같은 경우에는, 전력망 도체들 중에서 교번하는 전력망 도체들이 오프셋되어도 된다.
일부 실시예에서는, 표준 셀 도체가 금속 1 층이고, 전력망 도체들과 루팅 도체들이 형성되는 또 다른 층이 금속 2 층이다.
또 다른 일면에 따르면, 본 발명은,
표준셀 도체 피치 PSC를 갖는 표준셀 도체들을 포함하는 복수의 표준 셀들을 구비한 집적회로의 레이아웃 형성방법으로서,
상기 표준 셀들 위에 놓이는 또 다른 층 내부의 초기 위치들에서 추가적인 도체들의 초기 레이아웃을 형성하는 단계를 포함하고, 이때 상기 추가적인 도체들은 초기의 추가적인 도체 피치 PIFC를 갖고, PIFC는 PSC와 같지 않으며,
상기 레이아웃 형성방법은,
상기 추가적인 도체들이 수정된 추가적인 도체 피치 PMFC를 갖도록 상기 초기 위치들로부터 상기 추가적인 도체들을 오프셋함으로써 수정된 레이아웃을 형성하는 단계와,
상기 수정된 레이아웃을 비일시적인 컴퓨터 판독가능한 형태로 기억하는 단계를 포함하는, 집적회로의 레이아웃 형성방법을 제공한다.
본 발명의 전술한 목적, 특징 및 이점은 다음의 첨부도면을 참조하여 주어지는 이하의 예시적인 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 표준 셀들의 어레이를 통과하는 전력망 도체들로부터 전력을 이끌어내는 복수의 표준 셀들로 이루어진 집적회로를 개략적으로 나타낸 것이다.
도 2는 관련된 최소 도체 폭과 최소 도체 간격을 갖는 복수의 도체들을 개략적으로 나타낸 것이다.
도 3은 최소 도체 폭보다 큰 도체를 도입한 결과를 개략적으로 나타낸 것이다.
도 4는 도체 위치들의 평면 계획(floorplan) 내부의 표준 셀의 위치를 개략적으로 나타낸 것이다.
도 5는 표준 셀의 경계에 위치한 금속 1 층에 설치된 표준셀 전력 도체들을 개략적으로 나타낸 것이다.
도 6은 거울에 비추어진 배치로 설치된 2개의 표준 셀들을 개략적으로 나타낸 것이다.
도 7은 표준셀 전력 도체들 위에 설치된 전력망 도체들을 개략적으로 나타낸 것이다.
도 8은 최소 도체 폭보다 더 넓은 전력망 도체들이 인접한 위치들을 루팅 도체들이 사용할 수 없게 만드는 효과를 예시한 것이다.
도 8은 전력망 도체들을 오프셋한 효과를 개략적으로 나타낸 것이다.
도 10은 표준 셀이 정수 배수에 트랙 피치의 절반을 더 한 값인 일 실시예의 레이아웃을 개략적으로 나타낸 것이다.
도 11은 전력망 도체의 폭이 더 큰 경우에 적합한 도 10의 대안적인 배치이다.
도 12는 표준 M2 그리드(grid) 위치에 대해 M2 신호 루팅 층이 오프셋된 예시적인 실시예들을 개략적으로 나타낸 것이다.
도 13 내지 도 15는 아래에 놓인 표준 셀들을 갖는 도체에 더 잘 부합되도록 하는 피치를 갖도록 M2 층을 오프셋(디더링(dithering))하는 것을 개략적으로 나타낸 것이다.
도 16 내지 도 18은 비아 배치의 이동/오프셋을 개략적으로 나타낸 것이다.
도 1은, 전력망 도체들(8)이 VDD 및 접지로부터 표준 셀들(6)에 전력을 공급하도록 배치된 복수의 표준 셀들(6)을 구비한 집적회로(2)를 개략적으로 나타낸 것이다. 이와 같은 종류의 배치는 일반적으로, 사용된 제조공정에 대한 설계 규칙들의 세트와 함께 집적회로의 표준 셀 라이브러리와 기능 설계(예를 들면, RTL 레벨 설계)에 근거하여 도구들의 시스템을 사용하여 집적회로 제조를 위해 필요한 마스크들을 생성하여 집적회로를 형성하는데 사용된다. 주지하는 것과 같이, 이와 같은 합성처리는 보통 한 개의 층에 표준셀 전력 도체들을 포함하고 다른 층에 전력망 도체들을 포함하는 전원 도체들을 구비한 집적회로에 대한 평면 계획을 수립하는 과정을 포함한다. 그후, 집적회로의 기능 요구를 만족하도록 표준 셀들이 선택되고 배치된 후, 루팅 도체들이 배치되고 접속된다. 집적회로를 합성하는 이와 같은 방식은 본 기술분야의 당업자에게 있어서 자명하다.
도 2는 도시된 것과 같이 트랙 위치에 중심에 있는 선형의 거의 평행한 도체들인 복수의 루팅 도체들(10)을 개략적으로 나타낸 것이다. 루팅 도체들(10) 각각의 중앙의 종축은 트랙 위치에 대응하는 라인 바로 위에 놓인다. 도 2에 도시된 것과 같이, 각각의 루팅 도체는 최소 폭을 갖는다. 집적회로를 제조하는데 사용되고 있는 프로세스에 대한 설계 규칙들과 관련된 도체들 사이에 최소 간격이 더 존재한다. 고밀도의 잠재적인 루팅을 달성하기 위해 최소 폭과 최소 간격의 합은 도 2에 도시된 것과 같이 트랙 위치의 피치 P에 대응한다. 이때, 작은 프로세스 기하구조에서는, 거의 평행한 선형 도체들인 도체들을 사용하는 것이 바람직한데, 이것은 이와 같은 작은 프로세스 기하구조에서 이들 도체를 신뢰성 있게 형성하는 것이 더 용이하기 때문이라는 것은 본 기술분야의 당업자에게 있어서는 자명하다. 일반적으로 각각의 층들(에를 들어, 금속 1층, 금속 2층 등)의 도체들은 종방향의 중앙 축을 아래에 놓인 도체의 종방향의 중앙 축(median axis)의 수직 투영(perpendicular projection)에 일치시키면서 서로의 위에 직접 중첩하여 형성된다. 도체들은 다른 층들을 가로지를 때 서로의 바로 위에 놓이도록 배치된다. 또한, 금속 1 층의 부분이 금속 2 층의 도체들의 방향에 수직하게 진행하도록 하는 것도 가능하다.
도 3은 최소 도체 폭보다 더 높게 만들어지는 전력망 도체(12)의 효과를 개략적으로 나타낸 것이다. 전력망 도체(12)는 전력망 도체(12)를 거치는 저항 손실을 줄이기 위해 더 폭이 넓게 만들어진다. 도시된 더 높기 넓은 전력망 도체(12)의 효과는, 2개의 인접하는 트랙 위치들을 루팅 도체들(10)이 더 이상 사용할 수 없다는 것으로, 이것은 이와 같은 위치에 놓인 최소 도체 폭을 갖는 루팅 도체들이 그 자신들과 전력망 도체(12) 사이에 최소 도체 간격을 갖지 않게 되기 때문이다. 루팅 도구(소프트웨어)가 M2 트랙의 정수배로 루팅하므로, 배선을 삽입할 공간이 존재하더라도 "트랙을 벗어나(off-track)" 배선을 배치하지 않게 된다. 따라서, 최소 도체 간격 요구를 위반하지 않기 위해 2개의 인접한 트랙 위치들이 비어 있는 상태로 남는다.
도 4는 일정한 트랙 피치 P를 갖고 트랙들의 평면 계획 내부에 놓인 6 트랙 높이를 갖는 표준 셀의 경계를 개략적으로 나타낸 것이다.
도 5에 도시된 것과 같이, 표준셀 전력 도체(14)가 표준 셀 경계의 평행한 대향하는 모서리를 따라 금속 1 층 내부에 설치되어 표준 셀 내부의 회로 소자들에게 전력을 공급한다.
도 6은 표준셀 전력 도체(14)의 대향 측에 배치되도록 표준 셀들이 정상 형태(16) 및 거울상 형태(18)로 설치되는 배치를 나타낸 것이다. 이에 따르면, 일련의 전력 도체들 내부의 교번하는 전력 도체들(14)이 VDD, 접지, VDD, 접지 등을 공급하고, 각각의 표준 셀이 그것의 경계들 중에서 한 개에서 VDD 공급 및 접지 공금 모두를 액세스하여 향상된 레이아웃 밀도가 얻어진다.
도 7은 표준셀 전력 도체들(14) 위에 놓이고 이 도체들 위에 중심을 둔 금속 2 층에서의 전력망 도체(20)의 사용을 개략적으로 나타낸 것이다. 이 경우에, 최소 폭의 도체가 전력망 도체들(20)에 대해 사용되므로, 인접한 트랙들은 루팅 트랙으로서 사용할 수 있다.
도 8은, (예를 들어, 전력망 도체(20) 내부의 저항 손실을 줄이기 위해) 전력망 도체(20)가 최소 도체 폭보다 넓은 형태로 설치되므로, 인접하는 트랙 위치들을 잠식하여, 최소 도체 간격 요구를 만족하고자 하면 이들 인접한 트랙 위치를 루팅 도체들이 사용할 수 없는 상황을 나타낸 것이다. 도 8에 도시된 예에서는, 전력망 도체(20)가 그것의 아래에 놓인 트랙 위치 액세스 위에 중심이 놓인 상태로 유지된다.
도 9는 금속 2 층(표준셀 전력 도체들(14)을 포함하는 층으로부터 분리된 층) 내부에서 일 방향으로 오프셋 거리만큼 전력망 도체들(20)이 오프셋되는 실시예를 나타낸 것이다. 오프셋은, 전력망 도체의 종방향의 중앙 축을 가로지르는 방향이며, 아래에 놓인 표준셀 전력 도체의 중앙 종축의 금속 2 층 내부로의 수직 투영으로부터 측정된다. 이 오프셋의 결과, 전력망 도체(20)가 인접한 트랙 위치들 중에서 한 개에 더 근접하고 인접한 트랙 위치들 중에서 나머지 한 개로부터 더 멀리 떨어지도록 이동한다. 그 결과, 이들 인접한 트랙 위치들 중에서 한 개를 도시된 것과 같이 루팅 도체(22)가 사용할 수 있게 되어, 라우터(router)가 사용가능한 루팅 트랙들의 수가 3개로부터 4개가 된다. 이와 같은 M2 전력 배선의 오프셋은 표준의 배치 및 루팅 도구 "위에서" 동작하는 추가적인 처리(스크립트/스텝)에 의해 제공된다. 전력망 도체들(2)이 오프셋될 때 향하는 트랙 위치들(24)은 실용상 사용되지 않는데, 이 트랙 위치들을 사용하기 위해서는 최소 도체 간격 요구를 위반하기 때문이다. 도 9에서는, VDD 및 접지 전력망 도체들이 오프셋된 것으로 도시되어 있지만, 일부 실시예에서는 이들 중에서 한 개만 오프셋될 필요가 있다.
도 9의 실시예는, 트랙 방향을 가로지르는 치수가 트랙 피치 P의 정수배인 표준 셀을 사용한다. 트랙 방향에 수직한 치수가 트랙 피치의 정수배의 절반, 예를 들면, 3.5 피치, 4.5 피치, 5.5 피치인 표준 셀 설계도 가능하다. 실용상, 표준 셀의 경계에 대해 전력 루팅을 허용하고 표준 셀 내부에서 유용한 양의 루팅 도체들이 설치되도록 하면서, 달성할 수 있는 최소 표준 셀 치수가 존재한다.
도 10에 도시된 실시예는, 트랙 방향을 가로지르는 6.5 트랙인 치수를 갖는 표준 셀이다. 이와 같은 실시예에서는, 전력망 도체들(20) 중에서 한 개만 오프셋하고 나머지를 표준 셀 경계 위에 중심이 맞추어진 상태로 유지하는 것이 바람직하다. 이 경우, M2 전력 레일이 2개의 채널 폭을 갖고(2개의 M2 트랙을 차단하고) 5개의 M2 신호 배선을 허용한다.
도 11에 도시된 것과 같이, 전력망 도체(20)의 폭이 더 넓어질 때, 트랙 피치의 정수배에 절반을 더한 높이를 갖는 표준 셀을 사용하는 이와 같은 시스템에서는 전력망 도체들 중에서 또 다른 한 개를 오프셋하는 것이 더 효율적일 수 있다. 이와 같은 경우에는, M2 전력 레벨이 3 트랙 폭을 갖고 4개의 신호 배선을 허용한다.
본 명세서에서 도시된 실시예에서는, 표준셀 전력 도체들이 금속 1 층에 형성되고 전력망 도체들과 루팅 도체들이 금속 2 층에 형성된다. 다른 배치도 가능하다.
전력망 도체들과 표준셀 전력 도체들 사이에는 전력 접속 비아들이 설치된다. 전력망 도체들, 전력 접속 비아들 및 표준셀 전력 도체들을 거쳐 표준 셀 내부로 전력이 루팅된다.
본 명세서에 포함된 예시적인 도면은 트랙 라인을 수평 라인으로 도시하고 있지만, 이들 라인이 수직이거나 일부의 다른 방향을 갖는다는 것은 자명하다. 도체들의 종 방향을 규정하는 트랙들은 서로 거의 평행하고, 이에 따라 도체들이 모두 서로에 대해 거의 평행하다.
적어도 일부 실시예는 배선들과 비아들을 미끄러지듯이 움직이거나 "디더(dither)"하여, 이들 배선들과 비아들이 트랙을 벗어나고, 배선 두께(더 작은 저항, 향상된 EM/IR) 또는 배선 간격(줄어든 라인 대 라인의 용량, 인접한 배선에의 결합)에 대해 향상된 배선 밀도(제 1 우선도) 및 배선 속성(제 2 우선도)을 부여하도록 배치된다.
이와 같은 기술은, 배선 폭의 "간단한" 배수를 지원하지 않는 더 작은 기하구조 기술을 사용하여 기존의 배치 및 루팅 도구를 이용하는 "디더링"이 생산성을 향상시킬 수 있도록 한다.
도 12는 M2 신호 루팅 도체들이 표준 M2 배선 그리드 위치의 축으로부터 오프셋된 예시적인 실시예를 개략적으로 나타낸 것이다. 열 A에는 표준 M2 층의 도체 위치(전력 도체 및 신호 루팅 도체)가 도시되어 있다. 열 B는 3의 트랙 폭의 전력 도체들을 갖는 2x7 피치의 표준 셀들에 접속하는 M2 층을 나타낸 것이다. 신호 루팅 도체들이 (표준 도구에 의해 생성되는) 정상 위치로부터 절반 피치만큼 오프셋t되고, 이것은 최소 도체 간격 요구를 위반하지 않으면서 5새의 신호 루팅 도체들이 형성되도록 허용한다(그렇지 않은 경우에는 이들 루팅 도체들이 M1 도체 바로 위에 놓이는 경우 M2 층에서 4개의 루팅 도체들만 사용될 수 있을 것이다).
열 C는 M2 층의 전력 도체들이 2 트랙 폭을 갖고 표준 셀들이 7.5 피치 높이를 갖는 실시예를 나타낸 것이다. M2 층의 루팅 도체들이 절반 피치만큼 시프트하는 경우, 시프트가 없는 5개의 루팅 도체에 비해 6개의 루팅 도체를 사용할 수 있다.
도 13, 도 14 및 도 15는, 변형된 추가 도체 위치를 갖도록, 예를 들면, 아래에 놓인 표준 셀과 더 양호하게 정렬시키도록, 초기의 추가적인 도체 위치를 갖고 형성된 M2 트랙들(도체들)을 오프셋(이동/디더링)하는 것의 일면을 개략적으로 나타낸 것이다. 도 13에 도시된 실시예에서는, 표준 셀들은 8.25 M2 트랙 높이를 갖는다. 초기 M2 위치들이 형성될 때 이것은 초기 M2 위치들과 일치/정렬되지 않는다. 도 14는 도체들이 표준 셀의 아래에 놓인 위치와 정렬(더 양호하게 일치)되도록 도체들을 오프셋(이동/디더링)한 후의 M2 층을 나타낸 것이다. 도 15는 초기 M2 레이아웃을 기억하는 파일을 수정하여 수정된 M2 레이아웃을 포함하는 파일을 발생하기 위해 실행되는 스크립트를 나타낸 것이다.
이와 같은 기술의 또 다른 예를 이하에서 설명한다.
EDI/ICC에서 핀에 대한 루팅 트랙들의 정렬
· 평면 계획이 생성될 때,
○ EDI 시스템은 LEF 파일에 있는 층에 대한 OFFSET 값에 의해 설정된 배치 그리드로부터 오프셋에서 첫 번째 트랙을 생성한다. 트랙 간격은 LEF에서 정의된 층에 대한 PITCH 값이다. EDI는 상위 층 루팅 트랙을 하위 층과 정렬되도록 시도한다.
○ IC 컴파일러는 명시된 PITCH를 이용하여 단위 타일로 배선 트랙들을 생성하고 밀키 웨이(milky way)를 생성하는 동안 OFFSET이 정의된다.
· 일반적으로, 다음의 방법에 의해 트랙을 재생성할 수 있다.
○ DEF 파일이 평면 계획에서 판독될 수 있으며, Design은 DEF에 정의된 루팅 트랙을 반영한다.
○ 아키텍처의 요구에 따라 트랙들이 수동으로 삭제 및 재생성될 수 있다. 필요한 오프셋 값이 모든 행에 할당될 수 있도록 EDI/ICC의 트랙을 재생성하기 위해 스크립트를 사용할 수 있다.
FRAM 및 LEF에 대한 핀 전처리
· FRAM 라이브러리 뷰를 생성할 때
○ 64nm의 M2 피치를 갖는 테크파일(techfile)을 배선 트랙 생성을 위한 48nm(셀 높이의 배수)의 M2 피치를 갖는 테크파일로 교체해야 한다.
○ FRAM 생성을 위한 다른 모든 스텝들을 64nm의 M2 피치를 갖는 테크파일을 사용하여 행한다.
○ M2 트랙에 정렬되지 않은 FRAM 뷰에서 비아 영역들을 발생한다.
○ 루팅이 여전히 유효하지만, ARM은 실제 설계에 대한 런타임에 관심을 갖고 있다.
○ 최상의 방책을 결정하기 위해 Synopsys와 협력한다.
· P&R 직전의 라우터에 의한 LEF 뷰의 전처리
○ EDI는 셀 내부의 소정의 핀 밀도와 바람직한 V1 랜딩 지점으로 LEF 뷰를 전처리한다.
○ 바람직한 V1 지점이 틀렸다는 사실을 피하는 것이 불가능하다.
○ 루팅이 양호하게 작동하지만, 전처리의 이유들의 한가지는 (형성된 배치 이외에) 라우터의 개량된 TAT이다.
도 16 내지 도 18은 비아 배치의 이동/오프셋/디더링과 동적 및 정적 스트랩(strap)의 이용을 개략적으로 나타낸 것이다. 비아들을 이용하여 이들 비아가 더 적은 수의 트랙을 차단하도록(즉, 더 양호한 루팅이 가능하도록) 한다. 도 16 내지 도 18에서 사용된 용어는 다음과 같다:
LUG, lowest upper grid
FVP, fundamental vertical pitch
FHP, fundamental horizontal pitch
동적 스트랩은 스위치 오프되는 전원, 예를 들면, 게이트 VDD를 제공한다.
정적 스트랩은 항상 온되는, 즉 항상 인에이블되는 전원, 예를 들면, 정규 VDD를 제공한다.
"토템(Totem)"은 복수의 금속층들 사이를 뻗는 비아 적층체의 조합으로, 예를 들면, 토템은 비아만을 갖거나 비아를 덮은 금속층들을 갖는 M6로부터 M2로 뻗는다. 이 경우, M3, M4 및 M5 층은 비아를 덮기 위해 설치된다. 토템 내부의 배선(금속층)은 비아 적층체의 일부를 형성하도록 설치된다.
첨부도면을 참조하여 본 발명에서 예시적인 실시예들을 상세히 설명하였지만, 청구범위가 이들 실시예에 한정되지 않으며, 첨부된 청구범위의 보호범위 및 사상을 벗어나지 않으면서 본 발명이 속한 기술분야의 당업자에 의해 다양한 변경, 부가 및 변화가 행해질 수 있다는 것은 자명하다. 예를 들면, 종속항들의 특징들의 다양한 조합이 독립항들의 특징과 행해질 수도 있다.

Claims (22)

  1. 표준셀 도체층 내부에 위치하고 서로 평행하게 배치된 복수의 표준셀 도체들을 갖는 복수의 표준 셀들과,
    상기 표준셀 도체층으로부터 분리된 또 다른 층 내부에 위치하고 상기 복수의 표준셀 전력 도체들과 평행하게 배치된 복수의 또 다른 도체들을 구비하고,
    상기 또 다른 도체들 중에서 적어도 한 개는, 표준 셀의 경계에서 시작하는 일련의 도체들에 대해 오프셋 위치에, 서로로부터 균일한 피치만큼 이격된 종축을 갖고 배치된, 집적회로.
  2. 제 1항에 있어서,
    상기 복수의 표준셀 도체들은 상기 복수의 표준 셀들 내부에 표준셀 신호 루팅 도체들을 구비하고, 상기 복수의 또 다른 도체들은 상기 또 다른 층 내부에 또 다른 층 신호 루팅 도체들을 구비한 집적회로.
  3. 제 1항에 있어서,
    상기 복수의 표준셀 도체들은 복수의 표준셀 전력 도체들을 구비하고, 상기 복수의 표준 셀들은 상기 복수의 표준셀 전력 도체들로부터 전력을 이끌기 위해 접속되고,
    상기 복수의 또 다른 도체들은 상기 표준셀 도체층으로부터 분리된 또 다른 층 내부에 복수의 전력망 도체들을 구비하고, 상기 복수의 전력망 도체들은 상기 복수의 표준셀 전력 도체들의 대응하는 표준셀 전력 도체들과 평행하고 이에 중첩하여 배치되고,
    상기 전력망 도체들 중에서 적어도 한 개는, 상기 복수의 표준셀 전력 도체들 중에서 대응하는 한 개와 중첩하여 배치되고, 상기 또 다른 층 내부의 방향으로, 그리고 전력망 도체 중앙 종축에 가로질러, 상기 복수의 표준셀 전력 도체들의 상기 대응하는 한 개의 표준셀 전력 도체 중앙 종축의 상기 또 다른 층 내부로의 수직 투영으로부터, 오프셋 거리만큼 오프셋된 상기 전력망 중앙 종축을 갖는 집적회로.
  4. 제 3항에 있어서,
    상기 또 다른 층 내부에 복수의 루팅 도체들을 구비하고, 상기 복수의 루팅 도체들은 상기 복수의 전력망 도체들과 평행하게 배치된 집적회로.
  5. 제 4항에 있어서,
    상기 복수의 전력망 도체들과 상기 복수의 루팅 도체들은 서로로부터 최소 도체 간격 요구를 만족하는 거리에 배치된 집적회로.
  6. 제 4항에 있어서,
    상기 복수의 루팅 도체들의 적어도 일부는, 루팅 도체 폭을 갖고, 상기 복수의 루팅 도체들의 인접하는 루팅 도체들 사이의 거리가 상기 최소 도체 간격 요구를 만족하는 최소 거리와 동일하도록 서로에 대해 배치된 집적회로.
  7. 제 4항에 있어서,
    상기 복수의 루팅 도체들의 적어도 일부는 일정한 도체 피치값만큼 서로 이격된 집적회로.
  8. 제 7항에 있어서,
    상기 최소 도체 간격 요구를 위반하는 상기 일정한 피치값을 따라 배치된 루팅 도체에 대한 위치가 비어 있는 집적회로.
  9. 제 4항에 있어서,
    상기 전력망 도체들의 상기 적어도 한 개가 제 1 인접 루팅 도체 및 제 2 인접 루팅 도체에 의해 인접하고, 상기 전력망 도체들 중에서 상기 적어도 한 개가 상기 제 2 인접 루팅 도체보다 상기 제 1 인접 루팅 도체에 더 가깝도록 상기 오프셋이 설정되는 집적회로.
  10. 제 4항에 있어서,
    상기 복수의 전력망 도체들은 상기 복수의 루팅 도체들보다 상기 또 다른 층 내부에서 더 큰 폭을 갖는 집적회로.
  11. 제 3항에 있어서,
    상기 표준셀 전력 도체들은 전력 접속 비아들을 사용하여 상기 전력망 전력 도체들에 접속되는 집적회로.
  12. 제 3항에 있어서,
    상기 복수의 표준셀 전력 도체들과 상기 복수의 전력망 도체들은 상기 표준 셀들의 대향하는 평행한 모서리들을 따라 배치되는 집적회로.
  13. 제 3항에 있어서,
    상기 복수의 루팅 도체들의 적어도 일부는 일정한 도체 피치값 P만큼 서로 이격되고, 상기 복수의 표준 셀들은, 상기 복수의 루팅 도체들에 수직하고 N*P인 상기 표준셀 층에 평행한 치수를 갖고, 이때 N은 3보다 큰 양의 정수값이고,
    상기 복수의 전력망 도체들 내부의 인접하는 전력망 도체들이 오프셋되는 집적회로.
  14. 제 3항에 있어서,
    상기 복수의 루팅 도체들의 적어도 일부는 일정한 도체 피치값 P만큼 서로 이격되고, 상기 복수의 표준 셀들은, 상기 복수의 루팅 도체들에 수직하고 N*(P/2)인 상기 표준셀 층에 평행한 치수를 갖고, 이때 N은 6보다 큰 양의 정수값이고,
    상기 복수의 전력망 도체들의 교번하는 전력망 도체들이 오프셋되는 집적회로.
  15. 제 3항에 있어서,
    상기 표준셀 도체층은 상기 집적회로의 금속 1 층인 집적회로.
  16. 제 15항에 있어서,
    상기 또 다른 층은 상기 집적회로의 금속 2 층인 집적회로.
  17. 청구항 1에 기재된 집적회로의 레이아웃 형성방법으로서, 상기 복수의 또 다른 도체들 중에서 상기 적어도 한 개를 초기 위치로부터 상기 오프셋 거리만큼 오프셋하는 단계를 포함하는, 집적회로의 레이아웃 형성방법.
  18. 청구항 17에 기재된 방법을 행하도록 컴퓨터를 제어하는 컴퓨터 프로그램을 기억하는 비일시적인 컴퓨터 판독가능한 기억매체.
  19. 집적회로의 레이아웃을 형성하는 장치로서, 청구항 17에 기재된 방법을 행하도록 프로그래밍된 컴퓨터를 구비한 집적회로 레이아웃 형성장치.
  20. 표준셀 도체 피치 PSC를 갖는 표준셀 도체들을 포함하는 복수의 표준 셀들을 구비한 집적회로의 레이아웃 형성방법으로서,
    상기 표준 셀들 위에 놓이는 또 다른 층 내부의 초기 위치들에서 추가적인 도체들의 초기 레이아웃을 형성하는 단계와,
    상기 추가적인 도체들이 수정된 위치들을 갖도록 상기 초기 위치들로부터 상기 추가적인 도체들의 적어도 일부를 오프셋함으로써 수정된 레이아웃을 형성하는 단계와,
    상기 수정된 레이아웃을 비일시적인 컴퓨터 판독가능한 형태로 기억하는 단계를 포함하는, 집적회로의 레이아웃 형성방법.
  21. 제 20항에 있어서,
    상기 표준셀 도체들은 금속 1 층이고 상기 추가적인 도체들은 금속 2 층인 집적회로의 레이아웃 형성방법.
  22. 제 20항에 있어서,
    상기 오프셋 단계는, 컴퓨터 프로그램 스크립트를 실행하여 컴퓨터 판독가능한 초기 레이아웃 파일 내부에 명시된대로 상기 추가적인 도체들의 위치들을 수정함으로써 행해지는 집적회로의 레이아웃 형성방법.
KR1020150077687A 2014-06-18 2015-06-02 집적회로 내부의 전력망 도체 배치 KR102389047B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/307,574 US9653413B2 (en) 2014-06-18 2014-06-18 Power grid conductor placement within an integrated circuit
US14/307,574 2014-06-18

Publications (2)

Publication Number Publication Date
KR20150145178A true KR20150145178A (ko) 2015-12-29
KR102389047B1 KR102389047B1 (ko) 2022-04-22

Family

ID=54870344

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150077687A KR102389047B1 (ko) 2014-06-18 2015-06-02 집적회로 내부의 전력망 도체 배치

Country Status (3)

Country Link
US (1) US9653413B2 (ko)
KR (1) KR102389047B1 (ko)
TW (1) TWI677957B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180088595A (ko) * 2017-01-27 2018-08-06 에이알엠 리미티드 전력망 복구 기술
KR20190037046A (ko) * 2017-09-28 2019-04-05 삼성전자주식회사 반도체 장치의 설계 방법 및 시스템

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283526B2 (en) * 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
US10418244B2 (en) * 2017-01-18 2019-09-17 Qualcomm Incorporated Modified self-aligned quadruple patterning (SAQP) processes using cut pattern masks to fabricate integrated circuit (IC) cells with reduced area
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
US10593701B2 (en) 2017-03-02 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US10964639B2 (en) * 2017-10-20 2021-03-30 Samsung Electronics Co., Ltd. Integrated circuits including via array and methods of manufacturing the same
KR102596528B1 (ko) 2018-01-15 2023-11-01 삼성전자주식회사 반도체 장치
CN110349947A (zh) * 2018-04-02 2019-10-18 台湾积体电路制造股份有限公司 半导体装置、其设计方法及包括其的系统
KR102373540B1 (ko) 2018-04-19 2022-03-11 삼성전자주식회사 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템
US11055469B2 (en) 2018-07-31 2021-07-06 Taiwan Semiconductor Manufacturing Company Ltd. Power structure with power pick-up cell connecting to buried power rail
US11449116B2 (en) * 2019-09-26 2022-09-20 Arm Limited Power grid porosity techniques
US11288433B2 (en) * 2019-10-07 2022-03-29 Arm Limited Power grid layout techniques
KR20210069804A (ko) * 2019-12-04 2021-06-14 삼성전자주식회사 반도체 장치
US11222831B2 (en) 2020-06-04 2022-01-11 Samsung Electronics Co., Ltd. Stacked integrated circuit devices
US20220199527A1 (en) * 2020-12-17 2022-06-23 Arm Limited Devices and Methods of Local Interconnect Stitches and Power Grids

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010088859A (ko) * 1999-08-10 2001-09-28 롤페스 요하네스 게라투스 알베르투스 집적 회로 및 집적 회로 전력 및 접지 라우팅 방법
US20070180419A1 (en) * 2003-06-02 2007-08-02 Sherlekar Deepak D Various methods and apparatuses to route multiple power rails to a cell
KR20090012136A (ko) * 2007-07-25 2009-02-02 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
US7603634B2 (en) * 2003-06-02 2009-10-13 Virage Logic Corporation Various methods and apparatuses to preserve a logic state for a volatile latch circuit
US20100095263A1 (en) * 2008-10-15 2010-04-15 Arm Limited Post-routing power supply modification for an integrated circuit
US20130313615A1 (en) * 2012-05-25 2013-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4161662A (en) * 1976-01-22 1979-07-17 Motorola, Inc. Standardized digital logic chip
AU2002305806A1 (en) * 2001-06-01 2002-12-16 Virtual Silicon Technology, Inc. Integrated circuit design with library cells
JP4296051B2 (ja) * 2003-07-23 2009-07-15 株式会社リコー 半導体集積回路装置
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
JP5242103B2 (ja) * 2007-09-07 2013-07-24 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト方法
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8448120B2 (en) * 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010088859A (ko) * 1999-08-10 2001-09-28 롤페스 요하네스 게라투스 알베르투스 집적 회로 및 집적 회로 전력 및 접지 라우팅 방법
KR100676980B1 (ko) * 1999-08-10 2007-01-31 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 및 집적 회로의 도전체 레이아웃 설계 방법
US20070180419A1 (en) * 2003-06-02 2007-08-02 Sherlekar Deepak D Various methods and apparatuses to route multiple power rails to a cell
US7603634B2 (en) * 2003-06-02 2009-10-13 Virage Logic Corporation Various methods and apparatuses to preserve a logic state for a volatile latch circuit
KR20090012136A (ko) * 2007-07-25 2009-02-02 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
US20100095263A1 (en) * 2008-10-15 2010-04-15 Arm Limited Post-routing power supply modification for an integrated circuit
US20130313615A1 (en) * 2012-05-25 2013-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180088595A (ko) * 2017-01-27 2018-08-06 에이알엠 리미티드 전력망 복구 기술
KR20190037046A (ko) * 2017-09-28 2019-04-05 삼성전자주식회사 반도체 장치의 설계 방법 및 시스템

Also Published As

Publication number Publication date
US20150371959A1 (en) 2015-12-24
US9653413B2 (en) 2017-05-16
TWI677957B (zh) 2019-11-21
TW201618268A (zh) 2016-05-16
KR102389047B1 (ko) 2022-04-22

Similar Documents

Publication Publication Date Title
KR20150145178A (ko) 집적회로 내부의 전력망 도체 배치
KR102593720B1 (ko) 집적회로 설계 및/또는 제조
US9165106B2 (en) Layout design for electron-beam high volume manufacturing
US8759882B2 (en) Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US7962878B2 (en) Method of making an integrated circuit using pre-defined interconnect wiring
US9530727B2 (en) Conductive line routing for multi-patterning technology
TWI528202B (zh) 用於經修改單元構造以及所產生元件的方法與設備
JPH05109890A (ja) 回路配列組込み方法
US20090039520A1 (en) Semiconductor circuit device, wiring method for semiconductor circuit device and data processing system
KR102255052B1 (ko) 집적회로 내부의 비아 배치
KR100429112B1 (ko) 반도체 장치, 그 설계 방법 및 설계 장치
US20060129962A1 (en) Cell builder for different layer stacks
Dhumane et al. Critical area driven dummy fill insertion to improve manufacturing yield
JPH05109892A (ja) 集積回路の配線設計方法
JPH10144798A (ja) グリッド化ポートのための自動レイアウトワイヤ最小化
JP2009193517A (ja) 配線レイアウト装置、配線レイアウト方法及び配線レイアウトプログラム

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant