JPH10144798A - グリッド化ポートのための自動レイアウトワイヤ最小化 - Google Patents

グリッド化ポートのための自動レイアウトワイヤ最小化

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JPH10144798A
JPH10144798A JP9316400A JP31640097A JPH10144798A JP H10144798 A JPH10144798 A JP H10144798A JP 9316400 A JP9316400 A JP 9316400A JP 31640097 A JP31640097 A JP 31640097A JP H10144798 A JPH10144798 A JP H10144798A
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integrated circuit
layout
routing
shape
tie
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Application number
JP9316400A
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English (en)
Inventor
Keeaaru Chiruburi Benkata
ベンカタ・ケーアール・チルブリ
Wesley Dalits Daniel
ダニエル・ウェスリー・ダリツ
Gullswamy Mohan
モーハン・グルスワミー
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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Publication date
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Abstract

(57)【要約】 【課題】 標準セルレイアウトを完全に自動化方式で作
製でき、設計ルールおよび必要なテンプレートに適合し
かつ良好な密度を有するレイアウトを実現する。 【解決手段】 回路レイアウト設計ルール２５１８に適
合して回路レイアウトのワイヤ長さを最小にする方法
は、特定のグリッド位置への配置が要求されるレイアウ
ト要素２５１８に接続された相互接続のワイヤ長さを最
小化することにより開始する。レイアウトは制約グラフ
に変換され２５１２、グラフ頂点のスラックを決定する
ために解かれる２５１６。ワイヤの寄生負荷を表わす頂
点に重みが割当てられる２５２２。頂点のツリー構造が
グラフから構築されワイヤ最小化のためにサブツリーが
選択される２５２４，２５２６。サブツリーの総合重み
およびローカルスラックが計算されいずれかの頂点がオ
ングリッド要求を有する場合にサブツリーがオングリッ
ドスラックによって移動される２５２８〜２５４０。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般的には集積回
路の設計および製造に関し、かつより特定的には最適化
されたセル構造を作製するための装置および方法に関す
る。
【０００２】
【従来の技術】半導体設計において集積回路（ＩＣ）を
設計する普通の方法は集積回路設計者が始めにコンピュ
ータに記憶された回路セルのライブラリおよび該集積回
路の機能性を記述する作用動作的な回路モデルを提供す
ることである。前記回路セルは典型的にはＯＲ，ＮＡＮ
Ｄ，ＮＯＲ，ＡＮＤ，ＸＯＲ，インバータ，および論理
ゲートサイズのアレイを備えた同様の論理セルのような
基本的な論理ゲートを含む。これらのセルはまたメモリ
要求のためのラッチおよびフリップフロップのような順
次的な回路要素を含む。一般に、コンピュータに記憶さ
れた回路セルのライブラリはレイアウト設計者により手
作業で発生される。このプロセスは時間を浪費しかつ誤
りを生じ易いため、この手順を自動化するために従来技
術の方法および装置が開発された。
【０００３】図１は、これらの従来技術のシステムにお
いて行われる方法体系および装置を示す。典型的な従来
技術の構成はカデンス（Ｃａｄｅｎｃｅ）からのバート
ゥオーソ・レイアウト・シンセサイザ（Ｖｉｒｔｕｏｓ
ｏ Ｌａｙｏｕｔ Ｓｙｎｔｈｅｓｉｚｅｒ：ＬＡＳ）
ツール、メンター・グラフィクス（Ｍｅｎｔｏｒ Ｇｒ
ａｐｈｉｃｓ）からのオートレイアウト（Ａｕｔｏ Ｌ
ａｙｏｕｔ）、ＭＣＣからのカスタム・セル・シンセサ
イザ（Ｃｕｓｔｏｍ Ｃｅｌｌ Ｓｙｎｔｈｅｓｉｚｅ
ｒ：ＣＣＳ）ツール、およびカダブラ（Ｃａｄａｂｒ
ａ）ツールを含む。従来技術の構成または装置によって
実施される方法につき図１を参照してより詳細に説明す
る。
【０００４】従来技術の構成１０はステップ１２を含
み、該ステップ１２により外部ユーザはネットリスト
（ｎｅｔｌｉｓｔ）およびテンプレート（ｔｅｍｐｌａ
ｔｅ）を提供する。ネットリストはトランジスタおよび
ダイオード、それらの寸法、および相互接続のような１
組の回路の基本的事項（ｐｒｉｍｉｔｉｖｅｓ）を備え
ている。テンプレートは標準的な回路セルの物理形式ま
たは形状を記述する。テンプレートはセルの高さ、電源
導体（ｓｕｐｐｌｙ ｒａｉｌ）の寸法、その他を含む
ことができる。
【０００５】次に、ステップ１４において、ネットリス
トの構成要素が適切な位置に配置される。該構成要素の
各々は次にチャネルルーティングステップ１６において
お互いに接続される。結果として得られたレイアウトは
その後ステップ１８においてコンパクト化または縮小さ
れる。最後に、レイアウト設計者は結果として得られた
レイアウトが初期ステップ１２において特定されたテン
プレートに適合するか否かを決定することを要求され
る。従って、ステップ１９において、レイアウト設計者
はセルの高さが適合しているか否か、レイアウトの構成
要素の間で適切な密度があるか否か、およびウエル高さ
（隣接：アバットメント）制約が適合しているか否かを
決定しなければならない。さらに、もしレイアウト設計
者がこれらの制約が適合していないと判定した場合に
は、レイアウト設計者はステップ１２において特定され
たテンプレートのどのパラメータが適合するレイアウト
を発生するために修正されなければならないかを決定し
なければならない。これはしばしばレイアウトがこれら
の制約に合致するよう手で編集されなければならないこ
とを要求する。従来技術の構成の各ステップにつきより
詳細に説明する。
【０００６】
【発明が解決しようとする課題】第１のステップ１２に
おいては、外部ユーザはネットリストおよびテンプレー
トを提供し、従来技術の構成は論理的ネットリストでは
なく物理的ネットリストが提供されることを必要とし
た。物理的ネットリストはネットリストにおいて特定さ
れたデバイスと最終的なレイアウトにおいて実施される
トランジスタとの間に１対１の対応があるものである。
物理的ネットリストは行われるべき機能を特定するのみ
でありかつテンプレートの要求に適合するため最適化さ
れていない論理的ネットリストとは異なる。言い換えれ
ば、物理的ネットリストは従来技術の構成要素の配置ス
テップ（ステップ１４）において次のステップに提供さ
れる前にユーザの最適化を必要とする。
【０００７】ユーザの最適化、または手書きの最適化が
必要とされるため、従来技術の構成は単に１つの物理的
レイアウトを発生するのにかなりの時間を必要とする。
前に述べた従来技術に対していくらかの改善のためいく
つかの従来技術の構成は論理的ネットリストを物理的ネ
ットリストに変換するために半自動手段を提供する。し
かしながら、これらの少しの改善でも最大トランジスタ
サイズを特定するためにユーザの指示を必要とする。こ
のユーザの指示の要求はレイアウト処理に余分の時間を
加えかつレイアウトエラーの大きな可能性を導入する。
また、これらの従来技術は物理的ネットリストがそのよ
うな技術で発生される様式のため同じ電位であることが
保証されるノードの間に不必要な相互接続を生じさせる
という望ましくない副作用を有する。
【０００８】従来技術の構成のステップ１４において、
ネットリストの構成要素があるコストメトリック（ｃｏ
ｓｔ ｍｅｔｒｉｃｓ）を最小にするため２次元アレイ
に配置され、この場合、該コストメトリックは配置に対
する品質指示子（ｑｕａｌｉｔｙ ｉｎｄｉｃａｔｏ
ｒ）である。一般に、２次元アレイはＮ型トランジスタ
の１つの行およびＰ型トランジスタの１つの行からな
る。典型的なコストメトリックはワイヤの長さ並びにセ
ルの高さおよび幅の推定値または計算値（ｅｓｔｉｍａ
ｔｅｓ）を含む。２次元アレイが一般に使用されるが、
２次元アレイは各形式のネットリストに対して常には最
適の結果を与えない。例えば、大部分の従来技術の構成
において実施されるリニアな流れのため、ステップ１４
の実行の間に選択されるセルの配置はテンプレートの要
求を満足する上でのその有効性にかかわりなく決して自
動的には修正されない。また、従来技術はワイヤ長さを
最小にするために同じ導電型（ＰまたはＮ）のトランジ
スタの縦方向のアライメントは行わない。さらに、従来
技術の構成はセルを形成するトランジスタの間の相互接
続の長さを最小にすることを強調する傾向があるが、チ
ャネル密度（Ｃｈａｎｎｅｌ Ｄｅｎｓｉｔｙ）（後に
説明する）についてはそうではない。チャネル密度はセ
ルの高さを最小にするために最小にされるべきであるこ
とに注意を要する。相互接続の長さを最小にすることに
より、従来技術はセルの高さを最小にすることはない。
【０００９】上で詳細に述べた不都合に加えて、従来技
術がステップ１４、構成要素の配置、を行う方法はまた
いくつかの欠点を有する。これらの欠点には従来技術が
ラッチアップ（ｌａｔｃｈ−ｕｐ）ルールを満たすため
にレイアウトに連結部またはタイ（ｔｉｅｓ）を置く方
法が含まれる。トランジスタが配置された後、従来技術
の構成は該トランジスタのソースまたはドレインを電源
またはグランド電源に接続するために「併合されたタイ
（ｍｅｒｇｅｄ ｔｉｅｓ）」を配置しなければならな
い。従来技術の構成はタイをある特定の位置に置くこと
ができるのみでありかつ最適の位置にタイを構成するこ
とができない。さらに、タイがある位置に配置されかつ
トランジスタと電源との間にある接続を提供するという
要求でも最適化を提供しない特別のプロセスのみを使用
することに注目すべきである。
【００１０】タイを配置することに加えて、従来技術の
構成はまたステップ１４の間にポート（ｐｏｒｔｓ）を
配置する。ポート配置ステップの間に、あるセルの領域
が確保されて該セルがビアサイト（ｖｉａ ｓｉｔｅ
ｓ）または他の形式のインタフェースを提供することに
より他のセルと通信できるようにする。タイ配置動作の
ように、従来技術の構成は最大の面積の利用を提供する
ためにポートの配置を最適化するものではない。そのよ
うなポートの配置ステップは重大なまたはクリティカル
なものであり、それはもしポート配置ステップが効率の
悪い方法で行われれば、ブロック領域のルーティングが
悪影響を受けるためである。
【００１１】さらに、近年、製造の目的でデバイスの拡
散層へ金属層からコンタクトを提供するために人手によ
るレイアウト挿入によりアンテナダイオード（ａｎｔｅ
ｎｎａ ｄｉｏｄｅｓ）が実施されている。このコンタ
クトは製造の間に長い金属ラインにおいて発生された電
荷がトランジスタゲートまたは半導体基板上に構成され
た他の回路を損傷することなく放散されるようにする経
路を提供する。現在得られる従来技術はセルのレイアウ
トを作製するためのコンピュータソフトウエアのツール
を使用してアンテナダイオードを自動的に配置する方法
を提供しない。
【００１２】次のステップ１６においては、構成要素
（ｃｏｍｐｏｎｅｎｔｓ）の間の相互接続が従来技術の
構成によって導かれる。大部分の従来技術はチャネルル
ーティング方法を使用しこれは詳細にわたり研究された
古典的なレイアウトの最適化問題に対する試みられた解
決を反映する。チャネルルーティングは従来技術のシス
テムにおいて行われた方法であり、その場合はチャネル
は１つの行（ｒｏｗ）のＮ型トランジスタおよびＰ型ト
ランジスタの間の領域として定義される。２つのタイプ
のトランジスタの間のルーティングを行う上で、従来技
術の構成によって実施されたチャネルルーティングは２
つのトランジスタのチャネルの外側に横たわる領域を効
果的に利用しない。例えば、トランジスタの頭部上の領
域は金属ワイヤを導くために使用でき、かつ金属供給導
体または金属電源導体の下の領域はポリシリコン接続の
ために使用できる。これは従来技術では行われていな
い。さらに、従来技術の構成では、各々の層に対するル
ーティング方向はあらかじめ決定されかつチャネルルー
ティングのステップ１６の間に変更することはできな
い。この固定されたルーティング方向はチャネルルータ
（ｃｈａｎｎｅｌ ｒｏｕｔｅｒ）の使用の主な不都合
の１つにつながり、その理由はそれがコンタクトおよび
ビアの数が増大する結果となり領域、電気的性能、およ
び歩留りに悪影響を有するためである。いくつかの従来
技術の構成は種々の特別の発見的または帰納的（ｈｅｕ
ｒｉｓｔｉｃ）方法と共にチャネルのルーティングを増
大させることに注意を要する。しかしながら、これらは
上に述べた基本的な不都合を克服できない。
【００１３】チャネルルーティングに加えて、いくつか
の従来技術の構成はエリアルーティング（ａｒｅａ ｒ
ｏｕｔｉｎｇ）技術を実施する。エリアルーティングは
構成要素（ｃｏｍｐｏｎｅｎｔｓ）を接続するためにレ
イアウトの領域全体を使用することを含みかつそれをト
ランジスタのチャネルに限定しない。第２の従来技術は
より最適の結果を提供するが、従来技術の構成はルーテ
ィングが不首尾となり得る領域を選択的に増大すること
に対する良好な解決方法を提供していない。さらに、エ
リアルーティングの従来技術の構成では、ルーティング
方向は各層に対して固定されている。チャネルルーティ
ング構成と同様に、この固定された方向性（ｄｉｒｅｃ
ｔｉｏｎａｌｉｔｙ）はルーティング動作の最適な性質
に悪影響を与える。
【００１４】構成要素が配置されかつ相互接続が導かれ
た後、レイアウトコンパクト化ステップ１８が行われ
る。大部分の従来技術の構成はレイアウトコンパクト化
ステップを含むが、このステップはウエルの高さおよび
セルの高さの要求を最適化するよう提供されない。いく
つかの従来技術の構成は単にウエルの高さの要求の問題
を無視し、一方他の従来技術の構成はレイアウトのコン
パクト化ステップの間に固定された方形のウエル領域を
実施することによりウエルの高さのサポートを提供しよ
うと試みている。しかしながら、この第２の技術はそれ
がＮ型およびＰ型トランジスタの各々の高さを制限する
ため最適のものではない。もし高さの要求が越えられな
ければ、結果として得られる回路は最適のものではなく
かつ実施するのにより大きな領域を必要とすることにな
る。ウエルの高さの要求に対するサポートを適切に提供
しないことに加えて、従来技術の構成はまた標準的なセ
ル高さ内でより狭いセルを得るためにセルのレイアウト
を異なるようにコンパクト化する努力を行わない。
【００１５】他の従来技術の構成では、２次元コンパク
ト化動作が実施される。このプロセスでは、セルの高さ
および幅の双方が同時にコンパクト化される。この方法
はより最適な結果を提供するが、それは計算機集約的で
ありかつ従って、より大きな標準セルを最適化すること
ができない。さらに、外部ユーザは計算機集約的な手順
から結果として生じるより長いランタイムのため、付加
的なオプションを探求できない。従って、ユーザはしば
しば最適であることが分かるかもしれない付加的な配置
およびルーティングのオプションを探求することができ
ない。レイアウトコンパント化ステップの第２の構成の
他の欠点はそれがコンパクト化ステップの前にレイアウ
トがコラムへと再分されることを要求することである。
この手順はトランジスタの現在の配置に対してはうまく
いくが、トランジスタ配置がある様式で変更される場合
に使用することは実行不可能である。例えば、配置がト
ランジスタの水平および垂直両方のアライメントからな
る場合、２次元コンパクト化プロセスは結果として誤っ
たコンパクト化動作を生じる。言い換えれば、第２の２
次元コンパクト化方法は汎用目的のコンパクト化手順で
はない。
【００１６】最後に、構成要素を配置し、該構成要素の
間の接続をルーティングし、かつそのレイアウトをコン
パクト化するために従来技術の構成を使用した後、レイ
アウト設計者はそのレイアウトを調べかつ該レイアウト
がステップ１２において特定されたテンプレートを満足
するか否かおよび該レイアウトが良好な品質のものであ
るか否かを特別の方法で判定することを要求される。例
えば、ステップ１９において、レイアウト設計者はセル
およびウエルの高さの要件が適合しているか否か、ポー
トの配置が最適化されているか否か、構成要素の間の良
好な密度があるか否か、および隣接または当接（アバッ
トメント：ａｂｕｔｍｅｎｔ）要求が適合しているか否
かを判定しなければならない。さらに、レイアウト設計
者は結果として得られたレイアウトがすべての設計ルー
ルを満たしているか否かを判定しなければならない。も
しこれらの要求のいずれかが満たされていなければ、レ
イアウト設計者はある目標を達成するためにテンプレー
トへのどの入力が変更されなければならないかを決定し
なければならない。例えば、そのような目標はより小さ
なセルの高さまたは異なるポート配置を有するセルを含
むことができる。さらに、レイアウト設計者はレイアウ
トエディタを使用して彼らが人手によりそうすることを
選択しない限りルーティングの方向またはタイの様式
（Ｔｉｅ Ｓｔｙｌｅ）を変更することはできない。最
後に、いくつかの従来技術の構成では、それぞれのステ
ップ１４，１６および１８は自動的ではなくかつレイア
ウト設計者は各々のポイントで入り込みかつ各ツールを
制御するために変更を行わなければならない。この手作
業による編集ステップはレイアウトの熟練を必要としか
つレイアウト開発時間に関連する潜伏期間を増大する。
【００１７】従って、結果として得られるレイアウトが
設計ルールおよび要求されるテンプレートに適合し、か
つ良好な密度を有する、完全に自動化された方法で標準
的なセルのレイアウトを作製できる方法をもつことが望
ましい。
【００１８】
【課題を解決するための手段】本発明は標準的なセルの
様式（ｓｔｙｌｅ）および技術パラメータ（設計ルー
ル）が与えられれば論理的回路ネットリストから標準的
なセルおよびマクロセルのためのマスク形状を合成する
装置および方法を提供する。論理的ネットリストからの
標準的なセルに対するレイアウトの自動的合成を使用す
ることにより、個々の設計プロジェクトの要件および特
定の標準セルブロックに対してあつらえられた専門化し
たライブラリの発生が迅速に実施できる。さらに、回路
のニーズに密接に整合するゲートサイズを備えたライブ
ラリの使用は結果としてより効率的な領域、電力および
速度の最適化を生じる。さらに、この自動的合成は新し
いプロセス技術を使用した設計の発生をより迅速に可能
にする。そのような迅速なターンアラウンド（ｔｕｒｎ
ａｒｏｕｎｄ）はマーケットの導入のタイミングがしば
しば重要である半導体産業においてますます重要にな
る。
【００１９】
【発明の実施の形態】本発明の以下の説明では、本発明
が実施されるシステム環境につきまず説明する。この説
明に続き本発明のセルレイアウト発生器の概略的な説明
を行う。その後、前記セルレイアウト発生器の各部をさ
らに明瞭にする選択された題目につきさらに詳細に説明
する。説明の題目は次のように構成されている。 Ｉ．セルレイアウト発生システム環境 ＩＩ．セルレイアウト発生器の概観 ＩＩＩ．選択された題目 Ａ．高密度トランジスタ配置 Ｂ．トランジスタのスタッキング Ｃ．入力／出力ポート配置 Ｄ．ダイオード配置 Ｅ．性能駆動ルーティングフロー Ｆ．ルーティングスペースおよび方向決定 Ｇ．グリッド化ポートのためのワイヤの最小化 Ｈ．ノッチ、タイおよびコンタクト充填フロー Ｉ．ノッチ充填 Ｊ．タイ充填 Ｋ．コンタクトおよびビア充填 Ｌ．自動タイ配置 Ｍ．基板およびウエルのタイ様式選択 ＩＶ．結論
【００２０】Ｉ．セルレイアウト発生システム環境 図２は、本発明の１実施形態に係わるレイアウト発生シ
ステム１００を示すブロック図である。図２に示される
ように、ディスクファイル１０２に格納された、プロセ
ス設計ルールはセルレイアウト発生器１１０に提供され
る。さらに、ディスクファイル１０４に記憶されたセル
のネットリスト、およびディスクファイル１０６に記憶
されたライブラリ様式または形式（ｌｉｂｒａｒｙ ｓ
ｔｙｌｅ）のテンプレートもまたセルレイアウト発生器
１１０に供給される。セルレイアウト発生器１１０は前
記パラメータおよび値の各々を処理してレイアウト１１
２を発生する。本発明の基本的な背景を提供するため、
入力プロセス設計ルール、セルのネットリスト、および
ライブラリ形式のテンプレートの各々につきさらに詳細
に説明する。
【００２１】ディスクファイル１０２におけるプロセス
設計ルールはセルのレイアウトにおいて使用される異な
る層の最小幅ならびにこれらの層に関連するスペーシン
グまたは間隔（ｓｐａｃｉｎｇ）の要件を含む。前記プ
ロセス設計ルールはまた各層に対する抵抗および容量の
ような電気的特性を特定する。データファイル１０４に
記憶されたセルのネットリストはトランジスタのリスト
およびこれらのトランジスタの各々に接続される信号を
含む。さらに、ディスクファイル１０４に記憶されたセ
ルのネットリストはレイアウトおよび入力／出力（Ｉ／
Ｏ）信号ポートにおいて実施されるトランジスタのサイ
ズを特定する。セルのネットリストにおいて特定される
トランジスタのリストは論理的な、かつ物理的ではな
い、ネットリストを表すことに注目すべきである。従っ
て、本発明は行われるべき接続が特定されることのみを
要求し、かつ実際の物理的ネットリストを要求しない。
ディスクファイル１０６に記憶されたライブラリ形式の
テンプレートは要求されるセルの高さ、要求されるウエ
ルの高さ、およびセルのレイアウトの電源、または導
体、の寸法および位置を含む。さらに、テンプレートに
おいて特定される他の形式またはスタイルがあるが、こ
れらは簡略化のためここでは詳細には説明せず、かつそ
れらはここでは詳細に説明されないが付加的なスタイル
が実施できることを理解しておくべきである。
【００２２】セルレイアウト発生器１１０の機能につい
てより詳細に説明する前に、セルレイアウト発生器１１
０が実施されるシステムにつき説明する。このシステム
は図３により詳細に示されている。ディスクファイル１
３４に記憶された包括的（ｇｅｎｅｒｉｃ）セルライブ
ラリおよびディスクファイル１３２に記憶された、作用
動作的（ｂｅｈａｖｉｏｒａｌ）記述としても知られ
た、レジスタ転送レベル（ＲＴＬ）記述の内容は論理合
成ツール１１４に提供される。包括的セルライブラリ１
３４は設計の基本的基礎単位（ｂｕｉｌｄｉｎｇ ｂｌ
ｏｃｋｓ）の記述を提供する。論理合成ツール１１４は
前記ＲＴＬ記述において示された回路のゲートレベル記
述を発生する。ＲＴＬ記述と共に、論理合成ツール１１
４はゲートレベルのブロックネットリスト１１５を発生
する。ブロックネットリスト１１５は設計されるべき回
路の作用動作またはふるまい（ｂｅｈａｖｉｏｒ）を実
施するためにディスクファイル１３４に記憶された前記
包括的セルライブラリによって提供されるセルを使用す
る。ブロックネットリスト１１５はライブラリ規定ツー
ル１１６に提供される。ライブラリ規定ツール１１６に
おいては、ブロックネットリスト１１５の各部が結合さ
れてセルの新しいハイブリッドセットを形成する。該新
しいセットのセルは最適化ブロックネットリスト１１７
として参照されるハイブリッドネットリストによって表
される。最適化ブロックネットリスト１１７は配置およ
びルーティング（ｐｌａｃｅ ａｎｄ ｒｏｕｔｉｎ
ｇ）、寄生抽出、およびタイミング確認ツール１１８に
提供される。ライブラリ規定ツール１１６から、最適化
ブロックネットリスト１１７はグローバルサイズ最適化
ツール１１８へと提供される。グローバルサイズ最適化
ツール１１８においては、最適化ブロックネットリスト
における個々のトランジスタのサイズがディスクファイ
ル１３２によって提供されるＲＴＬ記述において特定さ
れた性能要求を満たすために変更される。グローバルサ
イズ最適化ツール１１８はその後サイズネットリスト１
１９を電源導体（ｐｏｗｅｒ ｒａｉｌ）最適化ツール
１１８に提供する。電源導体最適化ツール１２０は最適
化ブロックネットリスト１１７に対する電流要求に基づ
き発生されるべきセルの各々に対する電源導体の寸法を
決定する。電源導体最適化ツール１２０によって計算さ
れた電力ならびにグローバルサイズ最適化ツール１１８
によって発生されたサイズ決定された（ｓｉｚｅｄ）ネ
ットリストは共にセルピッチ最適化ツール１２２へと提
供され最適のセル高さを決定する。いったん最適のセル
高さが前記サイズ決定されたネットリストと共に知られ
れば、セルのレイアウト発生を始めることができる。
【００２３】セルのレイアウト発生ツール１１０はさら
に図４に示されておりかつ後により詳細に説明する。セ
ルレイアウト発生器１１０によってレイアウトが発生さ
れた後、そのレイアウト内のすべての電気的ノードの抵
抗および容量が抽出ツール（ｅｘｔｒａｃｔｉｏｎ ｔ
ｏｏｌ）１２４によって抽出される。この抽出された情
報は特徴付けツール（ｃｈａｒａｃｔｅｒｉｚａｔｉｏ
ｎ ｔｏｏｌ）１２６に与えられ、そこでブロックネッ
トリスト１１７における各回路の電力消費および性能が
決定されかつ最適化されたブロックライブラリ１２７と
して提供される。最適化されたブロックライブラリ１２
７は配置およびルーティング、寄生抽出、およびタイミ
ング確認ツール（Ｐｌａｃｅ ａｎｄ Ｒｏｕｔｅ，Ｐ
ａｒａｓｉｔｉｃ Ｅｘｔｒａｃｔｉｏｎ，ａｎｄ Ｔ
ｉｍｉｎｇ Ｖｅｒｉｆｉｃａｔｉｏｎ ｔｏｏｌｓ）
１２８に与えられる。配置およびルーティング、寄生抽
出、およびタイミング確認ツール１２８は所望の回路の
物理的構成を発生する。物理的設計はディスクファイル
１３０に記憶される。ツール１２８から、ネット寄生
（ｎｅｔ ｐａｒａｓｉｔｉｃｓ）が抽出されかつグロ
ーバルサイズ最適化ツール１１８に与えられる。グロー
バルサイズ最適化ツール１１８は前記ネット寄生を使用
してネットリストを再び寸法合わせし（ｒｅｓｉｚｅ）
物理的設計１３０の性能をさらに最適化する。
【００２４】図５は、図４にさらに示されているセルレ
イアウト発生ツール１１０を使用する集積回路製造を示
すブロック図である。セルレイアウト発生器１１０はセ
ルのネットリスト１０４を使用して標準セルライブラリ
９２を発生する。各々の標準セルライブラリ９２の部材
は前記セルのネットリスト１０４の１つから発生されて
いる。高レベル設計ツール９４が使用されてＲＴＬ回路
記述１３２を発生する。配置およびルーティング、寄生
抽出、およびタイミング確認ツール１２８と組み合わさ
れた論理合成ツール１１４は標準セルライブラリ９２お
よびＲＴＬ記述１３２から物理設計１３０を発生する。
【００２５】物理設計ファイル１３０は集積回路寸法、
素子またはエレメント（ｅｌｅｍｅｎｔ）寸法、および
集積回路内の素子の位置を含む。物理設計ファイル１３
０は集積回路ダイの２次元基板領域内の素子および接続
を位置決めする。好ましくは、物理設計ファイル１３０
はそこから物理設計ファイルが得られた集積回路設計の
機能を達成するための物理的構造を含む。前記物理設計
１３０は物理設計ファイル１３０における層に対応する
１組のマスク９７へと変換される、９６。マスク９７は
集積回路９９を製造する、９８、ために使用される。論
理合成１１４ならびに配置およびルーティング他のツー
ル１２８の間のステップ１１６〜１２６を図３から除去
することは別の実施形態であり、これはラリー・ジー・
ジョーンズ（Ｌａｒｒｙ Ｇ． Ｊｏｎｅｓ）他による
「集積回路を設計するための方法および装置（ＭＥＴＨ
ＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＥＳＩ
ＧＮＩＮＧ ＡＮ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＴＴ）」と出する同じ譲受人に譲渡された同時係属米国
特許出願第０８／４２６，２１１号に開示された利点を
提供しないものである。
【００２６】ここに教示された方法は集積回路およびゲ
ート、トランジスタその他を該集積回路において配置す
ることに関する情報を含むＣＡＤ（コンピュータエイデ
ッドデザイン）データファイルを発生するために使用さ
れる。これらのファイルは次にリソグラフマスクを形成
するために使用され、該リソグラフマスクは次に集積回
路製造設備を使用して複数のウエーハの上に複数の集積
回路を形成するために使用される。この設計フェーズは
１９８５年の、Ａｄｄｉｓｏｎ−ＷｅｓｌｅｙによるＶ
ＬＳＩシリーズにおけるＮ．Ｈ．Ｅ．Ｗｅｓｔｅおよび
Ｋ．Ｅｓｈｒａｇｉａｎによる、“Ｐｒｉｎｃｉｐｌｅ
ｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ：Ａ Ｓ
ｙｓｔｅｍｓ Ｐｅｒｓｐｅｃｔｉｖｅ”に教示されて
いる。数多くの技術の数学的基礎はＪｏｈｎ Ｗｉｌｅ
ｙ ａｎｄ Ｓｏｎｓによって発行された１９９０年
の、Ｔｈｏｍａｓ Ｌｅｎｇａｕｅｒによる“Ｃｏｍｂ
ｉｎａｔｏｒｉａｌ Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｌａｙｏｕ
ｔ”に教示されている。製造技術はＬａｔｔｉｃｅ Ｐ
ｒｅｓｓによって発行された１９８６年の、Ｗｏｌｆ
ａｎｄ Ｔａｕｂｅｒによる、“Ｓｉｌｉｃｏｎ Ｐｒ
ｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩＥｒａ，
Ｖｏｌｕｍｅ １：Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏ
ｇｙ”に概略説明されている。プロセス集積はＬａｔｔ
ｉｃｅ Ｐｒｅｓｓにより発行された、１９９０年の、
Ｗｏｌｆによる、“Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉ
ｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ，Ｖｏｌｕｍ
ｅ ２：Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ”シ
リーズの第２巻に教示されている。
【００２７】図６は、セルレイアウト発生器１１０を実
行するために使用される汎用目的のコンピュータ２０を
示す。汎用目的のコンピュータ２０はバス２６によって
接続されたコンピュータプロセッサ２２、およびメモリ
２４を有する。メモリ２４はＤＲＡＭ，ＳＲＡＭ，ＲＯ
Ｍ，フラッシュ（ＦＬＡＳＨ），ＥＥＰＲＯＭおよびバ
ブルメモリのような比較的高速のマシン読取り可能な媒
体を含む。バスには２次記憶装置３０、外部記憶装置３
２、モニタのような出力装置３４、キーボード（マウス
を備えた）のような入力装置３６、およびプリンタ３８
が接続されている。２次記憶装置３０はハードディスク
ドライブ、磁気ドラム、およびバブルメモリのようなマ
シン読取り可能な媒体を含む。外部記憶装置３２はフロ
ッピディスク、リムーバブル・ハードドライブ、磁気テ
ープ、ＣＤ−ＲＯＭ、および通常通信ラインを介して接
続される他のコンピュータのようなマシン読取り可能な
媒体を含む。２次記憶装置３０と外部記憶装置３２との
間のここで示された区別は主として発明を記述する上で
の便宜上のものである。従って、これらの要素の間に実
質的な機能の重複があることが理解されるべきである。
セルレイアウト発生器１１０のようなコンピュータソフ
トウエア３３の実行可能なバージョンを外部記憶装置３
２に書き込み、かつ後に読み出し、かつ実行のために直
接メモリ２４にロードし、あるいはメモリ２４へのロー
ドおよび実行の前に２次記憶装置３０に記憶することが
できる。また好ましくは、２次記憶装置３０または外部
記憶装置３２にプロセス設計ルール１０２、セルネット
リスト１０４、ライブラリ形式テンプレート１０６、最
適化されたブロックライブラリ１２７、物理設計ファイ
ル１３０、包括的ライブラリ１３４、ＲＴＬ記述ファイ
ル１３２、および標準セルライブラリ９２が格納され
る。
【００２８】ＩＩ．セルレイアウト発生器の概観 図４は、本発明のセルレイアウト発生器１１０をより詳
細に示す。最初のステップ１３６において、ネットリス
ト、レイアウトテンプレートおよびプロセス設計ルール
が外部メモリソース（ここでは図示されていない）から
提供される。ネットリスト、レイアウトテンプレートお
よびプロセス設計ルールは図２および図３において前に
説明したものと同じである。さらに、本発明のセルレイ
アウト発生器１１０は従来技術の構成によってサポート
されていない付加的なテンプレート制約（ｔｅｍｐｌａ
ｔｅ ｃｏｎｓｔｒａｉｎｔｓ）を含む。これらの新し
いテンプレート制約はポート位置指定（ｐｏｒｔ ｌｏ
ｃａｔｉｏｎ ｄｅｓｉｇｎａｔｉｏｎ）、基板および
ウエルタイ様式（ｓｕｂｓｔｒａｔｅ ａｎｄ ｗｅｌ
ｌ ｔｉｅ ｓｔｙｌｅｓ）およびダイオード様式（ｄ
ｉｏｄｅ ｓｔｙｌｅｓ）を含む。
【００２９】次に、ステップ１３８において、ネットリ
ストの物理的表現が列挙される（ｅｎｕｍｅｒａｔｅ
ｄ）。ステップ１３８においては、ステップ１３６にお
いて提供された論理入力ネットリストが機能的には同じ
であるが構造的に異なるいくつかの物理的ネットリスト
に変換される。例えば、物理的ネットリストは異なる数
のトランジスタまたは接続を含んでいてもよい。論理入
力ネットリストはトランジスタたたみ込み（ｔｒａｎｓ
ｉｓｔｏｒ ｆｏｌｄｉｎｇ）として一般に知られたプ
ロセスによって、あるいは展開（ｕｎｆｏｌｄｉｎｇ）
によって、あるいは技術的に知られた他のプロセスによ
って物理的ネットリストに変換できる。これらのたたみ
込みネットリストの各々は異なるセルレイアウト構造を
生じる。これらのたたみ込みネットリストは次に増大す
る推定セル幅に基づき順序付けられかつセルレイアウト
発生器１１０において引き続く段階により処理される。
【００３０】さらに、ネットリストの物理的表現が列挙
されるとき、本発明は同じタイプのトランジスタの縦方
向スタッキングを独自的に可能にする。例えば、２つの
Ｎ型トランジスタはお互いにスタッキングしまたは積み
重ねることができかつ次にＰ型トランジスタが続くこと
ができる。さらに、Ｎ型およびＰ型トランジスタの双方
は縦方向にスタッキングすることができる。従って、２
つのＮ型トランジスタは２つのＰ型トランジスタと共に
スタッキングできる。さらに、２つのＮ型トランジスタ
はＰ型トランジスタの間にスタッキングでき、逆もまた
同様である。同じタイプのトランジスタを縦方向にスタ
ッキングできるこの能力はセル構造のレイアウトを行う
場合に本発明の柔軟性を増大する。より大きな柔軟性は
セルのレイアウト設計においてしばしば探求されるより
大きな密度およびより狭いセルに変換される。
【００３１】引き続くステップ１４０においては、物理
的構成（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）がセルレイレ
アウト発生器１１０によって選択される。いったん前記
たたみ込みネットリストの各々が順序付けられると、セ
ルレイアウト発生器１１０はステップ１３６においてテ
ンプレート入力によって決定される特定されたセルの高
さと最も適合する可能性のあるセル構造を選択する。セ
ルレイアウト発生器１１０はたたみ込みネットリストの
最初の１つから次のものへとステップ１３８で確立され
た順序で、最善の適合するレイアウトが決定されるま
で、移動する。
【００３２】次のステップ１４２においては、データベ
ースオブジェクトが前記たたみ込みネットリストによっ
て特定されるトランジスタの実際の物理的レイアウトを
発生することにより生成される。生成できる数多くの異
なるタイプのオブジェクトがあることに注目すべきであ
る。例えば、トランジスタのような能動デバイスがあ
り、かつポート、ダイオードおよびタイまたは連結部
（ｔｉｅｓ）がある。さらに、ここで特に説明しない他
のオブジェクトもまたこの発明によって生成できる。
【００３３】データベースオブジェクトが生成された
後、ステップ１４４においてトランジスタ配置が行われ
る。トランジスタは２次元アレイにおいて順序付けられ
てレイアウトによって必要とされる内部接続の長さおよ
びセル面積を最小にする。また、ステップ１４４におい
て、自動レイアウト合成ツールによって前には探求され
なかった、セルレイアウトのためのシミュレートされた
アニールをベースとした手法も使用できる。ステップ１
４４において使用される方法は複数行のトランジスタ領
域および（前に述べたように）縦方向にスタッキングさ
れたデバイスを備えたトランジスタ領域のような種々の
レイアウト形式をサポートする。さらに、このトランジ
スタ配置ステップにおいて使用される相互接続の長さを
最小にすることに加えて、本発明はまたルーティングの
密度もまた低減されるようにチャネル密度を最小にす
る。
【００３４】構成要素またはコンポーネント（Ｃｏｍｐ
ｏｎｅｎｔ）配置ステップ１４４につきより詳細に説明
する。基本的には、コンポーネント配置ステップ１４４
はトランジスタのような能動装置およびポート、ダイオ
ードおよびタイのような他の装置の配置のために必要な
ステップを含む。一般に、コンポーネント配置ステップ
１４４は上に述べた構成要素の各々の間の相互接続密度
および長さを最小にするよう実施される。コンポーネン
ト配置ステップ１４４は図７および図８の双方により詳
細に示されている。
【００３５】図７は、コンポーネント配置ステップ１４
４の第１の実施形態を示す。図７のステップ１７２にお
いて、アブストラクトまたは抽象的（ａｂｓｔｒａｃ
ｔ）能動デバイス配置のためのステップが実行される。
抽象的能動デバイス配置の間に、トランジスタのような
能動デバイスが相互接続長さおよびセル面積を最小にす
るように２次元アレイに配置される。このステップの間
に考慮されるべき他の重要な要因はチャネル密度（Ｃｈ
ａｎｎｅｌ Ｄｅｎｓｉｔｙ）の最小化である。この抽
象的ステップ１７２の間には、トランジスタの順序が主
として決定されるが、これらのトランジスタの実際の物
理的座標（ｃｏｏｒｄｉｎａｔｅｓ）は決定されない。
その後、ステップ１７４において、抽象的ポート配置ス
テップが実行される。このステップでは、入力および出
力信号の双方に対するポートがそれらのトランジスタの
ゲート、ソース、および／またはドレインへの相互接続
の長さを最小にする位置に配置される。ポートは能動デ
バイスに接続されなければならないため能動デバイスが
配置された後に配置され、かつ接続は能動デバイス自体
が配置されていることを知る前に知ることができないこ
とに注目すべきである。
【００３６】抽象的ダイオード配置がステップ１７６に
おいて実施される。このステップの間は、ダイオードは
通常入力ポートの近くに配置されることに注目すべきで
ある。従って、入力ポートが配置された後に、ダイオー
ドが次に入力ポートにできるだけ近く配置することがで
きる。その後ステップ１７５および１７３において、能
動デバイスおよびポートが絶対的に配置される。この絶
対的配置ステップの間に、能動デバイスおよびポートの
双方は実際の幾何学的位置を与えられる。能動デバイス
に関しては、幾何学的位置はセルレイアウトにおけるコ
ンタクトの位置に基づき決定される。もしコンタクトが
２つの能動デバイスの間に位置しておれば、２つの能動
デバイスの間により大きな距離が必要とされる。同様
に、もしコンタクトが２つの能動デバイスの間に配置さ
れていなければ、より短い距離を使用することができ
る。前に述べたように、いったん能動デバイスの幾何学
的位置が決定されると、ポートの配置は計算することが
でき、その理由はポートはそれが接続される能動デバイ
スにできるだけ近くでなければならないためである。さ
らに、このステップにおいては、トランジスタのよう
な、能動デバイスの間の縦方向間隔はステップ１７２に
おける抽象的能動デバイス配置の間に実行されるステッ
プの間に決定されるチャネル密度に基づき決定される。
【００３７】その後、絶対的ダイオード配置がステップ
１７７において実行される。このステップは入力ポート
の絶対的位置が決定されているためこの時点で実行され
る。次に、抽象的タイ配置がステップ１７８において行
われる。いったんトランジスタまたは能動素子が配置さ
れると、トランジスタのソースおよびドレインへの電源
およびグランド接続の位置が知られ、かつこれらの位置
は基板およびウエルタイの抽象的配置において助けとな
る。絶対的タイ配置ステップ１７９において、実際の幾
何学的座標がトランジスタの幾何学的位置およびそれら
のソース／ドレイン接続に基づきタイに割り当てられ
る。さらに、適切な位置におけるタイのための十分な場
所（ｒｏｏｍ）を保証するため、タイ配置は総合的ルー
ティング段階の前に行われる。もし必要であれば、その
後のルータ（ｒｏｕｔｅｒ）ステップを使用して電源ま
たはグランド供給導体へのウエルまたは基板タイの相互
接続の問題を解決することができる。
【００３８】タイ配置ステップ１７８の主な目的はセル
レイアウト合成の終りに設計ルールに適合するレイアウ
トを生じる一組の基板およびウエルタイ位置を決定する
ことである。第２の目的はレイアウト領域におけるウエ
ルおよび基板タイへのルーティング、電源およびグラン
ド信号の影響を最小にすることである。
【００３９】図８は、構成要素またはコンポーネント
（ｃｏｍｐｏｎｅｎｔ）配置ステップ１４４の別の実施
形態を示す。セルレイアウト合成において使用される各
々のコンポーネントはそれらのそれぞれの配置位置を決
定する場合に異なる優先レベルを有することに注目すべ
きである。ここに説明される本発明の構成の１実施形態
では、トランジスタのような能動デバイスは最も高い優
先度を有する。従って、トランジスタのようなコンポー
ネントはいずれの他のコンポーネントよりも前に配置さ
れるべきである。２次的なコンポーネントはポートを含
み、かつ従って、ポートはトランジスタが配置された後
にしかしながらいずれの他のタイプのコンポーネントも
レイアウトに配置される前に配置されるべきである。最
後に、ダイオードおよびタイのようなコンポーネントが
配置される。これらの要素は能動素子およびポートがセ
ルのレイアウトに配置された後にのみ配置される。この
優先度機構は図８に示される方法において固有のもので
ある。例えば、ステップ１８０において始めにコンポー
ネント形式の抽象的配置が行われる。ステップ１８０内
で、能動素子は最初に配置され、ポートが２番目に配置
され、かつ各々ダイオードおよびタイのような他のコン
ポーネントが続く。コンポーネントは次にステップ１８
２において絶対的に配置される。この時点で、コンポー
ネントの各々はセルレイアウト内でのその正確な幾何学
的位置を与えられる。再び、上で述べた優先度機構が実
施される。従って、能動素子が始めに配置され、ポート
が続き、かつ次にダイオードおよびタイが配置される。
その時点で、ステップ１８４において、図８に示された
方法はさらにコンポーネント形式（ｃｏｍｐｏｎｅｎｔ
ｔｙｐｅｓ）が配置されるべき否かを決定する。もしこ
れ以上コンポーネントが配置されるべきでない場合は、
配置ステップは完了する。もしより多くのコンポーネン
トが配置されるべきであれば、前記配置方法が反復さ
れ、配置を必要とする付加的なコンポーネントに対して
ステップ１８０〜１８４が行われる。
【００４０】コンポーネントが配置された後、ステップ
１５２のようにプリルーティング（ｐｒｅ−ｒｏｕｔｉ
ｎｇ）が行われる。プリルーティングステップ１５２に
おては、同じ信号を受ける隣接するトランジスタのソー
スおよびドレインが拡散配線または拡散ワイヤリング
（ｄｉｆｆｕｓｉｏｎ ｗｉｒｉｎｇ）によって接続さ
れる。もし非隣接ゲート、ソースまたはドレインへの他
の接続が必要であれば拡散コンタクトもまたソースおよ
びドレイン接続に加えられる。
【００４１】その後、ステップ１５４においてエリアル
ーティング（ａｒｅａ ｒｏｕｔｉｎｇ）が行われる。
エリアルーティングステップ１５４においては、能動デ
バイス、ポート、ダイオードおよびタイを接続するすべ
ての信号はステップ１３６において提供されたテンプレ
ートにおいて特定された層に従って導かれる。各ルーテ
ィング層はワイヤの長さおよびビアの数を制御するため
にワイヤリング方向およびコストパラメータにおける優
先度を与えられる。本発明によって実施されるエリアル
ーティング技術においては、ルーティングは迷路サーチ
（ｍａｚｅ ｓｅａｒｃｈ）、層割当て（ｌａｙｅｒ
ａｓｓｉｇｎｍｅｎｔ）、および破棄および再ルート発
見的方法（ｒｉｐ−ｕｐ−ａｎｄ−ｒｅｒｏｕｔｅ ｈ
ｅｕｒｉｓｔｉｃｓ）の組合せによって行われる。
【００４２】トランジスタ、ポート、ダイオードおよび
タイの間の接続が完成した後、得られたレイアウトは可
能な最も効率的な領域利用を与えるためコンパクト化さ
れなければならない。コンパクト化または圧縮または縮
小（ｃｏｍｐａｃｔｉｏｎ）はステップ１５６において
行われる。図９はレイアウトコンパクト化ステップ１５
６をより詳細に示す。図９において実施されるレイアウ
トコンパクト化は１次元制約−グラフまたは１次元拘束
−グラフ（ｏｎｅ−ｄｉｍｅｎｓｉｏｎａｌｃｏｎｓｔ
ｒａｉｎｔ−ｇｒａｐｈ）をベースとしたアルゴリズム
である。それは始めにレイアウトを１次元（例えばＸ）
でコンパクト化し、かつ次に第２の次元（例えばＹ）で
コンパクト化する。図９で実施されるグラフをベースと
した手法の特徴の１つは第１のコンパクト化方向の結果
が通常第２の方向の結果より良好であることである。
【００４３】テンプレート制約または拘束が次に図９の
ステップ１９０において加えられる。これらの拘束はセ
ルの高さ、ウエルの高さ、境界ボックス（ｂｏｕｎｄｉ
ｎｇｂｏｘ）に対するＸおよびＹグリッド、入力および
出力ポートに対するＸおよびＹグリッド、およびセル境
界からの電源および／またはグランド導体の距離を含
む。テンプレート拘束がステップ１９０において加えら
れた後、ステップ１９１においてコンパクト化が行われ
る。
【００４４】始めのコンパクト化ステップ１９１が行わ
れた後、結果として得られたレイアウトは要求されるセ
ルの高さが適合しているか否かを判定するため調べられ
る。もしセルの高さが適合していなければ、プログラム
フローはステップ１４０に戻る。もしセルの高さが適合
しておれば、第２のコンパクト化ステップがステップ１
９３において行われる。このコンパクト化ステップ１９
３はステップ１９１において実行された最初のコンパク
ト化方向と反対の方向で行われる。例えば、もしステッ
プ１９１において、コンパクト化がＹＸＹシーケンスで
試みられれば、ステップ１９３ではコンパクト化はＸＹ
Ｘシーケンスで実行される。始めにＹ方向でコンパクト
化するのが重要であり、それはもしＹ方向でのコンパク
ト化から得られたレイアウトが要求されるセルの高さを
満たさなければ、Ｘ方向での最初のコンパクト化から得
られるレイアウトは要求されるセルの高さの仕様に入ら
ないからである。セルの高さが両方のコンパクト化ステ
ップ１９１および１９３において適合したものと仮定す
ると、ステップ１９１および１９３において発生された
最も狭いセルがステップ１９４において選択される。最
も狭いセルがステップ１９４において選択された後、プ
ログラムフローは図４のステップ１５８に戻る。ステッ
プ１５８においては、重要なまたはクリティカルな相互
接続のレイアウト領域が性能について分析される。一般
に、拡散またはポリシリコンのような、あるレイアウト
要素の内のより大きな領域が、受け入れられないかもし
れないより低速の回路性能を示す。もしこれがステップ
１９４において選択されたレイアウトに当てはまれば、
前と同じコンポーネント配置と共に、レイアウトはステ
ップ１５２に逆戻りする。プリルーティングステップ１
５２、エリアルーティングステップ１５４およびレイア
ウトコンパクト化ステップ１５６の変更されたステップ
がステップ１６０において満足なレイアウトが得られる
まで試みられる。
【００４５】最も小さな幅を備えたセルが次にステップ
１６６において決定される。このセルはステップ１４４
〜ステップ１６０から発生されたすべての物理的構成か
ら決定される。最も小さな幅を備えたセルが決定された
後、タイ、コンタクトおよびノッチ充填（ｆｉｌｌｉｎ
ｇ）ステップが実行される。
【００４６】タイ、コンタクトおよびノッチ充填は次に
ステップ１６８として行われる。タイ充填ステップ１６
８はコンパクト化ステップ１５６がタイカバレージ設計
ルールを満足することを保証しないため実行される必要
があるであろう。ステップ１６８は設計ルールに違反す
ることなく可能な場合には基板およびウエルタイ拡散を
加えるよう設計される。このステップはタイカバレージ
および最終的なレイアウトの性能をセル面積を増大する
ことなく増強する。最後に、ノッチおよびコンタクト充
填が行われる。ノッチ充填は内部および外部ノッチエラ
ーを防止するために幾何学的形状（ｇｒｏｍｅｔｒｙ）
を加える。コンタクト充填は抵抗を最小にしかつ回路性
能を増大するために金属コンタクトを収容できる拡散領
域を識別する。
【００４７】１３６〜１６８のステップの各々を実行し
た結果として、ステップ１７０においてセルのレイアウ
トが発生される。ここで開示される方法は完全に自動化
されたプロセスでありかつ外部ユーザの介在またはレイ
アウト設計の人手による操作を必要としない。従って、
レイアウト開発に関連する潜伏期間およびオーバヘッド
コストもまた大幅に低減される。
【００４８】ＩＩＩ．選択された題目 Ａ．高密度トランジスタ配置 トランジスタレベルのレイアウト合成のプロセスはトラ
ンジスタを配置するステップを含む。このステップは従
来技術の図１におけるコンポーネント配置ステップ１４
に含まれる。トランジスタを配置するステップの間、各
トランジスタの水平および垂直位置、ならびに方向が決
定されなければならない。トランジスタはその後金属、
ポリシリコン、または他の導電性物質で構成できるワイ
ヤのルーティングによって相互接続される。セルレイア
ウトによって消費される領域の非常に実質的な部分はこ
れらの導電性ワイヤのみによって占有される領域からな
る。従って、ある与えられたトランジスタ配置を備えた
セルの寸法はセルの総合的なルーティング領域を正確に
推定または評価することによってのみルーティングの前
に正確に推定することができる。さらに、局部的なルー
ティングは測定することが重要でありその理由はそれが
レイアウトされるセルの寸法および性能に影響を与える
からである。局部的なルーティングエリアを推定するた
めに使用される測定は電気的に接続されたトランジスタ
端子の縦方向のアライメント、ならびに拡散当接または
隣接（ｄｉｆｆｕｓｉｏｎ ａｂｕｔｍｅｎｔ）によっ
て接続されるドレイン−ソース接続の数の測定を含む。
後者の測定は特に２端子接続において重要である。
【００４９】数多くの従来技術が最小のセル領域を生じ
る結果となるトランジスタ配置をみつけることを試みて
きた。伝統的には、レイアウト幅の最善の推定子（ｅｓ
ｔｉｍａｔｏｒ）はトランジスタ配置における拡散ブレ
ーク（ｄｉｆｆｕｓｉｏｎｂｒｅａｋｓ）の数であり、
同様に、レイアウト高さの最善の推定子は該配置のチャ
ネルルーティング密度を含む。従って、トランジスタ配
置の最小化問題は拡散ブレークの数およびチャネルルー
ティング密度を含むコスト関数（ｃｏｓｔｆｕｎｃｔｉ
ｏｎ）を最小にすることである。しかしながら、従来技
術の解決方法は、そのようなコスト関数を最小にするこ
のプロセスは、直列−並列回路に対しても、決定論的ア
ルゴリズムが使用される場合に計算機的に処置しにくい
ものであることを認識している。さらなる情報について
は、１９９１年７月にＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉ
ｇｎ、Ｖｏｌ．ＣＡＤ−１０、ページ９４３〜９４９、
において発行されたＣｈａｋｒａｖａｒｔｙ他による
“Ｍｉｎｉｍｕｍ Ａｒｅａ Ｌａｙｏｕｔ ｏｆ Ｓ
ｅｒｉｅｓ−Ｐａｒａｌｌｅ Ｔｒａｎｓｉｓｔｏｒ
Ｎｅｔｗｏｒｋｓｉｓ ＮＰ／Ｈａｒｄ”と題する論文
を参照されたい。従来技術の解決方法は基本的には最小
面積のセルを生じるトランジスタ配置を発生することに
関連する問題を解決するために２つの異なる手法を用い
る。第１の従来技術の解決方法では、前記問題の制約さ
れたバージョンが決定論的アルゴリズムと共に解かれ
る。そのようなアルゴリズムは最小幅のレイアウトをみ
つけることができる。さらに、そのようなアルゴリズム
は制約された場合において最小の高さをみつけることが
できる。例えば、出願人であるＲｏｂｅｒｔ Ｌ．Ｍａ
ｚｉａｓｚおよびＪｏｈｎ Ｐ．Ｈａｙｅｓによる“Ｌ
ａｙｏｕｔ Ｍｉｎｉｍｉｚａｔｉｏｎ ｏｆＣＭＯＳ
Ｃｅｌｌｓ”に記載されたトランジスタ配置アルゴリ
ズムは検出されるべき与えられた配置のゲートに対して
多ゲート直列−並列回路に対する最小の高さを可能にす
る。さらに、５個までのゲートに対して、Ｍａｚｉａｓ
ｚおよびＨａｙｅｓによるこの方法はゲートのすべての
組合せまたは順列（ｐｅｒｍｕｔａｔｉｏｎｓ）を試み
ることによりそのセルに対して最適の高さを生じるゲー
ト配置をみつけるよう拡張することができる。しかしな
がら、この従来技術の構成はこのゲートの数を超えると
あまりにも計算機的に費用がかかりかつ発見的な（ｈｅ
ｕｒｉｓｔｉｃ）方法が使用されなければならない。
【００５０】第２の従来技術の手法は多重スタート（ｍ
ｕｌｔｉｐｌｅ ｓｔａｒｔｓ）またはシミュレートさ
れたアニーリング（ｓｉｍｕｌａｔｅｄ ａｎｎｅａｌ
ｉｎｇ）を備えた逐次改善法のような最適化技術を使用
する。これらの従来技術の方法は合法的なまたは実行可
能な配置のみを発生するトランジスタの移動（ｔｒａｎ
ｓｉｓｔｏｒ ｍｏｖｅｓ）を使用する。これらの最適
化方法は本質的に包括的に最適な解をみつける可能性を
有しているが、サーチスペースが非常に制限されている
場合、最終的な解は包括的に最適のものではなく、それ
はいくつかの配置は到達することができずあるいは与え
られた初期配置から大きな困難性をもってのみ到達可能
であるためである。サーチスペースを制約することはそ
のコストが評価される必要がある候補の配置の数を低減
し、従ってこの制約はそのような方法がチャネルルーテ
ィング密度を計算する伝統的に効率の悪い方法を使用で
きるようにし、左エッジアルゴリズム（ｌｅｆｔ ｅｄ
ｇｅ ａｌｇｏｒｉｔｈｍ：ＬＥＡ）と称される。この
従来技術の配置手法はすべての解が到達可能なものでは
ないため包括的に最適の解をみつけることができない。
このような従来技術の方法の例はＰｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓ
ｙｓｔｅｍｓ）、ページ１６９７〜１７００、１９９０
年、において発行されたＧ．ＬａｋｈａｎｉおよびＳ．
Ｒａｏによる“Ａ ｍｕｌｔｉｐｌｅ ｒｏｗ−ｂａｓ
ｅｄｌａｙｏｕｔ ｇｅｎｅｒａｔｏｒ ｆｏｒ ＣＭ
ＯＳ ｃｅｌｌｓ”に報告されており、トランジスタの
複数の行に対する複数または多重スタートを備えた逐次
改善法を使用する。他の例はＰｈｙｓｉｃａｌ Ｄｅｓ
ｉｇｎ Ｗｏｒｋｓｈｏｐ、ページ１５０〜１５３、１
９９６年、において発行されたＢ．Ｂａｓａｒａｎおよ
びＲ．Ｒｕｔｅｎｂａｒによる“Ｅｆｆｉｃｉｅｎｔ
ａｒｅａ ｍｉｎｉｍｉｚａｔｉｏｎ ｆｏｒ ｄｙｎ
ａｍｉｃ ＣＭＯＳ ｃｉｒｃｕｉｔｓ”に記載されて
おり、これは単一行のトランジスタに対してシミュレー
トされたアニーリング法を使用する。第３の例はＰｒｏ
ｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅＭｉｄｗｅｓｔ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓ
ｙｓｔｅｍｓ、ページ１５１６〜１５１９、１９９２
年、において発行されたＱ．ＷｕおよびＴ．Ｓｌｏａｎ
ｅによる“ＣＭＯＳ ｌｅａｆ−ｃｅｌｌ ｄｅｓｉｇ
ｎ ｕｓｉｎｇ ｓｉｍｕｌａｔｅｄ ａｎｎｅａｌｉ
ｎｇ”に記載されており、これはトランジスタではなく
複数行のセルに対してシミュレートされたアニーリング
法を使用する。
【００５１】第３の従来技術の手法もまた多重スタート
またはシミュレートされたアニーリング法を備えた逐次
改善法を使用するが、合法的な配置のみが発生される制
約を緩和する。そのような緩和技術は典型的には高いコ
ストをそのような合法的な配置に割り当て、それによっ
て最終的な解に何も存在しないようにする。その結果は
すべての配置が与えられた初期配置からより容易に到達
可能になり、従って包括的に最適な解がみつけられる。
しかしながら、サーチスペースは大幅に増大し、従って
この従来技術の解決方法はチャネルルーティング密度を
使用することによりルーティング領域を推定または評価
するために計算機的に実行可能なものとはみなされず、
それは伝統的なＬＥＡ方法は計算機的に費用のかかるも
のであるためである。従って、劣っているが計算機的に
より効率のよいルーティングエスティメイタ（ｅｓｔｉ
ｍａｔｏｒ）が使用され、すなわち合計ワイヤ長さであ
る。この従来技術の手法は不正確なコスト関数に対して
包括的に最適の解をみつける。この手法の例はＰｒｏｃ
ｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｃｏｎｆｅｒｅｎｃｅ Ｏｎ Ｃｏｍｐｕｔｅ
ｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、ページ３６４〜３６
７、１９８８年１１月、において発行されたＡ．Ｓｔａ
ｕｆｆｅｒおよびＲ．Ｎａｉｒによる、“Ｏｐｔｉｍａ
ｌ ＣＭＯＳＣｅｌｌ Ｔｒａｎｓｉｓｔｏｒ Ｐｌａ
ｃｅｍｅｎｔ：Ａ Ｒｅｌａｘａｔｉｏｎ Ａｐｐｒｏ
ａｃｈ”と題する論文に与えられており、ここでは複数
行のトランジスタに対して多重スタート、またはシミュ
レートされたアニーリング法を備えた逐次改善法を使用
している。
【００５２】要するに、従来技術の実施方法で開示した
方法のいずれも任意の寸法の一般的な回路に対して最小
幅および最小高さのレイアウトを効率的に見つけるもの
ではない。したがって、従来技術の方法で生成されるレ
イアウトは通常必要なものよりかなり大きくなる。
【００５３】本発明は前にシュミレートされたアニーリ
ング法として述べた最適化方法の緩和されたバージョン
（ｒｅｌａｘａｔｉｏｎ ｖｅｒｓｉｏｎ）を使用する
トランジスタを配置する方法を提供する。緩和技術を使
用するこのシュミレートされたアニーリング最適化方法
は決定されるべき比較的複雑な問題への非常に最適に近
い解を可能にする。そのような技術を使用する他の従来
技術の構成と異なり、本発明はトランジスタ配置問題に
対する最適なまたは非常に最適に近い幅および高さの解
を見出だすために正確なかつ計算機的に効率のよいルー
ティング推定方法を使用する。本発明のトランジスタ配
置技術につき次により詳細に説明する。
【００５４】本発明は図７の抽象的能動デバイス配置ス
テップ１７２を実施するために使用することができる。
以下に説明する本発明は伝統的な２行レイアウト形式
（ｔｗｏ−ｒｏｗ ｌａｙｏｕｔ ｓｔｙｌｅ）におけ
るトランジスタ配置の方法を提供することに注目すべき
である。２行レイアウトはここに説明されるトランジス
タ配置の方法の実施のための主な状況であるが、他のレ
イアウト形式もまた使用できる。以下の説明の間は、用
語「２行レイアウト形式」は２つの拡散領域、１つはＰ
型および１つはＮ型、が該２つの拡散領域の各々の間に
ルーティングを備えて配置されトランジスタの間の相互
接続を形成するレイアウト形式を述べるために使用され
る。ルーティングはまた能動デバイス並びにそれらの上
および下の領域において行なうことができる。後により
詳細に説明する他のレイアウト形式は積層またはスタッ
キング（ｓｔａｃｋｅｄ）レイアウト形式を含む。積層
レイアウト形式では、複数行のＮ型拡散領域および／ま
たは複数行のＰ型拡散領域が提供される。該複数行のＮ
型拡散の間に局部的（ｌｏｃａｌ）相互接続がありかつ
複数行のＰ型拡散領域の間に局部的接続がある。さら
に、前記積層レイアウト０００形式では、複数行のＮ型
拡散領域および複数行のＰ型拡散領域の間にグローバル
接続がある。上で与えられた、本発明を実施する環境と
共に、本発明の方法の説明を引き続き行なう。好ましい
実施形態は２つの行（ｒｏｗｓ）のＰ拡散領域および２
つの行のＮ拡散領域を使用する。
【００５５】本発明の方法の実行の間に、フォールデッ
ドまたはたたみ込み（ｆｏｌｄｅｄ）トランジスタレベ
ルのネットリストがステップ１７２に与えられる。その
後、ステップ８０２において、本発明はランダムな初期
トランジスタ配置を行なう。ステップ８０２におけるこ
のランダムな初期トランジスタ配置の間には、トランジ
スタは最適の配置解にかかわりなく配置される。その
後、ステップ８０４において、本発明は１組の隣接する
トランジスタを移動することにより初期配置を増分的に
（ｉｎｃｒｅｍｅｎｔａｌｌｙ）変更する。移動動作を
行なう前に、移動形式（ｍｏｖｅ ｔｙｐｅ）並びに移
動ウィンドウ（ｍｏｖｅ ｗｉｎｄｏｗ）のサイズが選
択される。ここに開示される本発明のこの実施形態にお
いて選択される移動形式はＨ１またはＨ２移動の内の１
つであり、もちろんこれらの移動形式に限定されるもの
ではない。Ｈ１移動は最も左の位置のトランジスタを最
も右の位置にあるトランジスタと交換する。同様に、Ｈ
１ムーブは最も左マイナス１（ｌｅｆｔ−ｍｏｓｔ ｍ
ｉｎｕｓ １）におけるトランジスタを最も右マイナス
１（ｒｉｇｈｔ−ｍｏｓｔ ｍｉｎｕｓ １）の位置に
あるトランジスタと交換する。この交換処理（ｓｗａｐ
ｐｉｎｇ ｐｒｏｃｅｓｓ）はまたリフレクションまた
は折り返し（ｒｅｆｌｅｃｔｉｏｎ）と称することがで
きる。本発明によって実施される第２の形式の移動動作
はＨ２移動と称される。Ｈ２移動の実行の間には、２つ
の行のトランジスタが移動ウィンドウの中間点に位置す
る縦または垂直軸の回りに反射または折り返される。実
行される移動動作の形式は任意に選択できる。さらに、
移動ウィンドウの幅は最大および最小移動ウィンドウ寸
法の間で任意に選択できる。最大および最小ウィンドウ
寸法は実験的に決定される。
【００５６】合法的配置（ｌｅｇａｌ ｐｌａｃｅｍｅ
ｎｔ）は水平方向に隣接するトランジスタの水平方向に
隣接するソース／ドレイン端子が回路において電気的に
接続されるものである。合法的移動は常に合法的配置を
発生する。非合法移動はこの制約を緩和しかつ、水平方
向に隣接するトランジスタの水平方向に隣接するソース
／ドレイン端子が回路において電気的に接続されない、
非合法配置を発生する。そのような対のトランジスタの
間にそれらの近隣の端子が電気的に一緒にショートする
のを防止するため明確な拡散ブレーク（ｅｘｐｌｉｃｉ
ｔ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）が挿入される必
要がある。本発明は非合法移動が選択できるようにす
る。ある与えられたトランジスタ配置は典型的にはトラ
ンジスタおよび明確な拡散ブレークを含むから、これら
のブレークは、移動プロセスの結果として、トランジス
タ配置プロセスの間にそのような非合法配置の間に入
る。一旦そのような位置に移動すると、明確なブレーク
は典型的には非合法配置の間に留まり、それはそのよう
な非合法配置は非常に高いコストが割り当てられるから
である。
【００５７】移動形式および移動ウィンドウ寸法が決定
された後、本発明はステップ８０６における移動のコス
トの評価のための機能を実行する。移動コスト評価（Ｅ
ｖａｌｕａｔｅ Ｃｏｓｔ ｏｆ Ｍｏｖｅ）機能、ス
テップ８０６、は図１１により詳細に示されている。移
動のコストは実際の移動を行なう前に決定できる。
【００５８】ステップ８０６のより詳細な説明を始める
前に、コラム密度（ＣｏｌｕｍｎＤｅｎｓｉｔｙ）およ
びチャネルルーティング密度（Ｃｈａｎｎｅｌ Ｒｏｕ
ｔｉｎｇ Ｄｅｎｓｉｔｙ）を計算するために使用され
る方法をより詳細に説明する。コラム密度およびチャネ
ルルーティング密度の概念を使用しかつ理解するために
図１３を参照されたい。図１３に示されるように、Ｐ型
拡散領域１１００はＰ型トランジスタＡ，Ｂ，Ｃおよび
Ｄを構成する。また、Ｎ型拡散領域１１０２はＮ型トラ
ンジスタＣ，Ｂ，ＤおよびＡを構成する。コラム密度を
計算するために、Ｐ型領域１１００およびＮ型領域１１
０２の各々における対応するトランジスタが点線ライン
によって理論的に接続される。次に、もし列またはコラ
ム（ｃｏｌｕｍｎｓ）が観察されれば、各コラムと交差
する水平ラインの数はコラム密度を決定する。例えば、
Ｐ型トランジスタＡおよびＮ型トランジスタＣを含むコ
ラムは２つの水平ラインを含む。したがって、対応する
コラム密度は２である。同様に、Ｐ型トランジスタＣお
よびＮ型トランジスタＤを含むコラムは３つの水平ライ
ンを含む。したがって、対応するコラム密度は３に等し
い。図１３に示された回路に対応するチャネルルーティ
ング密度はすべてのコラム密度の値の最大値である。用
語、コラム密度およびチャネルルーティング密度は本発
明の方法の説明の間に以後使用する。
【００５９】再び図１１を参照すると、ステップ９００
において、新しいコラム密度がステップ８０４において
決定された移動ウィンドウに含まれるトランジスタに対
して決定される。移動ウィンドウに対するコラム密度カ
ウントはその後ステップ９０２において計算される。コ
ラム密度カウント値はあるコラム密度を有するコラムの
数を示す。例えば、もし移動ウィンドウが４つのコラム
を含んでおりかつこれらのコラムの内の２つが２のコラ
ム密度を有し、１つのコラムが３のコラム密度を有し、
かつ第４のコラムが１のコラム密度を有するものとすれ
ば、前記コラム密度カウント値は２のカウント密度を有
する２つのコラム、３のカウント密度を有する１つのコ
ラム、および１のコラム密度を有する１つのコラムがあ
ることを示す。さらに、ステップ９０２において、移動
動作が実行される前の最大コラム密度がステップ９０２
においてセーブされ、かつ移動動作が実行された後の最
大コラム密度がセーブされる。ステップ９０４におい
て、移動後の最大コラム密度値がレイアウト全体のチャ
ネルルーティング密度と比較され、かつ移動ウィンドウ
内のトランジスタのチャネルルーティング密度のみに対
してではない。もし移動後の最大コラム密度がチャネル
ルーティング密度より大きければ、新しいチャネルルー
ティング密度が移動後の最大コラム密度にセットされ
る、ステップ９０６。移動動作後の最大コラム密度およ
び移動動作前の最大コラム密度は移動ウィンドウ内に含
まれるコラムに対してのみ適用されることに注目すべき
である。
【００６０】もし移動動作後の最大コラム密度がチャネ
ルルーティング密度より大きくなければ、ステップ９０
８が実行される。ステップ９０８においては、移動動作
が実行される前の最大コラム密度がチャネルルーティン
グ密度に等しいか否かが判定される。もし移動前の最大
コラム密度がチャネルルーティング密度と等しければ、
新しいチャネルルーティング密度の値がステップ９１２
において最大の非ゼロコラム密度にセットされる。該最
大の非ゼロコラム密度値はレイアウト全体における最大
のコラム密度の内の最大のコラム密度の値に対応し、か
つ単に移動ウィンドウに対応するのではない。しかしな
がら、もし移動前の最大コラム密度がチャネルルーティ
ング密度に等しくなければ、新しいチャネルルーティン
グ密度がステップ９１０において古いチャネルルーティ
ング密度にセットされる。
【００６１】新しいチャネルルーティング密度の値を決
定する場合に、本発明はレイアウトの全てのコラムのコ
ラム密度を排他的に考慮することなく最大のコラム密度
を効率的に計算する方法を含むことに注目すべきであ
る。移動ステップ８０６のコスト評価の実行の一例が図
１４に示されている。図１４のケース１を参照すると、
移動ウィンドウに対するコラム密度は移動動作の前およ
び後に計算される。ケース１においては、総合的なチャ
ネルルーティング密度は増大している。第１のコラムに
おいて、移動前のコラム密度は２に等しくかつ移動後の
コラム密度は１に等しかった。さらに、第２のコラムに
おいては、移動前のコラム密度は２に等しくかつ移動動
作が実行された後のコラム密度は３に等しい。さらに、
移動ウィンドウの外側の最大のコラム密度は２に等し
い。
【００６２】図１４に含まれるチャートは各々の場合に
対するコラム密度カウント値を示す。移動動作の前は、
２に等しいコラム密度を有する３つのコラムがレイアウ
ト全体に対して示されている。移動動作が実行された後
は、レイアウトにおける各コラムのコラム密度は再び計
算される。移動の後に、１のコラム密度を有する１つの
コラム、２のコラム密度を有する１つのコラム、および
３のコラム密度を有する１つのコラムがある。チャネル
ルーティング密度は全てのコラム密度の内の最大のもの
であると決定されるから、ケース１において移動動作が
実行された後のチャネルルーティング密度は３に増加す
る。チャネルルーティング密度は移動ウィンドウに含ま
れるコラムのコラム密度の変化のみを観察することによ
り計算されることが強調されるべきである。これは結果
として従来技術の構成で実施されたいずれのものよりも
効率がよいチャネルルーティング密度の計算を生じるこ
とになる。
【００６３】図１４のケース２は移動動作の前に第１の
コラムのコラム密度が２に等しく、かつ移動動作の後に
１に等しい場合を示している。さらに、ケース２におい
ては、移動動作が実行される前のコラムのコラム密度は
２に等しくかつ第２のコラムのコラム密度は移動動作の
後に３に等しくなる。さらに、ケース２において、移動
ウィンドウの外側の最も高いコラム密度は４に等しい。
ケース２においては、したがって、チャネルルーティン
グ密度は移動動作の前および後の双方において最も高い
コラム密度値に留まっている。したがって、移動動作は
チャネルルーティング密度に対して何の影響も与えな
い。ケース２に対するチャネル密度カウント値を示すチ
ャートを参照すると、レイアウトは移動動作の前に２の
コラム密度を有する２つのコラムおよび４のコラム密度
を有する１つのコラムを含むことに注目すべきである。
移動の後はレイアウトは１のコラム密度を有する１つの
コラム、３のコラム密度を有する１つのコラム、および
４のコラム密度を有する１つのコラムを含んでいる。
【００６４】ケース３は第１のコラムが移動前に２のコ
ラム密度を有しかつ移動動作が実行された後に１のコラ
ム密度を有する例を示している。さらに、第２のコラム
は移動動作が実行される前に２のコラム密度を有しかつ
移動動作が実行された後に１のコラム密度を有する。移
動ウィンドウの外側の最も高いコラム密度はケース３に
おいて示されたレイアウトに対して２である。前のケー
ス２の場合と同様に、ケース３のチャネルルーティング
密度は移動動作によって影響を受けず、それはウィンド
ウの外側の最も高いコラム密度が移動ウィンドウ内の最
も高いコラム密度と同じであるかあるいはより高いから
である。
【００６５】ケース４は第１のコラムのコラム密度が移
動動作が実行される前に２に等しくかつ移動動作が実行
された後に１に等しい状況を示している。ケース４はま
た第２のコラムが移動動作が実行される前に２のコラム
密度を有しかつ移動動作が実行された後に１のコラム密
度を有することを示している。移動ウィンドウの外側で
は、最も高いコラム密度は１に等しい。したがって、移
動動作の後に、チャネルルーティング密度は２から１に
変化する。
【００６６】図１４に示された例がどのように図１１に
おいて実施される方法に対応するかを理解するため、ス
テップ９００において計算される新しいコラム密度値が
移動動作が実行された後にケース１〜４に示されたコラ
ム密度値に対応することに注目すべきである。さらに、
ステップ９０２の移動動作の前の最大コラム密度値は移
動動作が実行される前の移動ウィンドウ内で構成される
全てのコラムの最大コラム密度に対応する。また、ステ
ップ９０２の移動動作の後の最大コラム密度の値は移動
動作が実行された後の移動ウィンドウ内で構成される全
てのコラムの最大コラム密度値に対応することに注目す
べきである。ステップ９０４および９０８のチャネルル
ーティング密度は図１４に示されるように移動動作の前
のチャネルルーティング密度に対応する。図１１のステ
ップ９０６，９１０および９１２の新しいチャネルルー
ティング密度の値は図１４の移動動作の後のチャネルル
ーティング密度に対応する。
【００６７】ステップ９１２を実行する場合に、新しい
チャネルルーティング密度の値は図１４に示されるコラ
ム密度カウント値のチャートを使用して計算できる。新
しいチャネルルーティング密度値は非ゼロのコラム密度
を有する最大のインデクスまたは指数に等しい。非ゼロ
のコラム密度値を有する最大のインデクスを決定するた
めに、図１４のコラム密度カウントのチャートのエント
リを参照することができる。始めに、チャネルルーティ
ング密度に対応するインデクスにおけるコラム密度カウ
ントのチャートのエントリが観察されなければならな
い。その後、インデクスは最初の非ゼロカウントが検出
されるまで減分される。一例として、図１４のケース４
を参照する。この場合、移動動作が実行される前はチャ
ネルルーティング密度値は２に対応した。インデクス２
におけるコラム密度カウントのチャートを参照すると、
カウントは後にゼロに等しくなることが観察されるべき
である。したがって、インデクスは１に減分されかつチ
ャートはインデクス１が３の非ゼロカウント値を有する
最大のインデクスであることを決定するために評価され
る。したがって、新しいチャネルルーティング密度はイ
ンデクス１に等しい。さらに、図１１および図１４を一
緒に観察すると、図１４のケース１は図１１のステップ
９０６に対応することに注目すべきである。同様に、図
１４のケース２は図１１のステップ９１０に対応する。
また、図１４のケース３および４は、図１１のステップ
９１２に対応する。
【００６８】再び図１０を参照すると、図１１は増大し
たチャネルルーティング密度に関連するコストを評価す
るための方法を与えるのみであることに注目すべきであ
る。また、移動動作に関連するコストはまた拡散領域、
水平ワイヤ長さ、セル幅、およびセル高さにおけるブレ
ークをも反映することに注目すべきである。これらの付
加的なコストメトリックのおのおのの計算はデータ処理
技術においてよく知られておりかつここではさらに詳細
には説明しない。
【００６９】ステップ８０６が実行されかつ移動動作の
コストが評価された後、本発明は移動動作がステップ８
０８において実施されるべきか否かを決定しなければな
らない。ステップ８０８は図１２により詳細に示されて
いる。ステップ１０００においては、コストの変化、ま
たはデルタコスト、が移動動作の後のレイアウトのコス
トより移動動作の前のレイアウトのコストだけ少ないも
のとして計算される。ステップ１００２において、デル
タコストがゼロより小さいか否かが判定される。もしデ
ルタコスト（ΔＣ）がゼロより小さければ、移動動作が
受け入れられあるいは実施される。しかしながら、もし
デルタコスト（ΔＣ）値がゼロより小さくなければ、デ
ルタコスト（ΔＣ）の関数および熱度または温度（ｔｅ
ｍｐｅｒａｔｕｒｅ：Ｔ）がステップ１００４において
計算される。本発明のアルゴリズムでは、温度（Ｔ）は
最適のレイアウト解へのアルゴリズムの収束を制御する
ために使用されるパラメータである。温度（Ｔ）パラメ
ータは始めに非常に高い割合の移動動作が受け入れられ
るようにする値にセットされる。温度（Ｔ）はその後逐
次的に低下される。温度（Ｔ）パラメータは、典型的に
は、本発明のアルゴリズムが収束するまで１より小さい
数によってそれを乗算することにより低減される。再び
図１２を参照すると、ステップ１００４の関数Ｆ（Δ
Ｃ，Ｔ）は次の数式１で表わすことができる。
【数１】ｆ＝Ｆ（ΔＣ，Ｔ）＝ｅ−ΔＣ／Ｔ
【００７０】Ｆ（ΔＣ，Ｔ）の出力（ｆ）はゼロおよび
１の間の数である。その後ステップ１００６において、
ランダム数発生値がゼロおよび１の間のランダム数
（ｒ）を発生する。ステップ１００８において、ステッ
プ１００６において発生されたランダム数（ｒ）がステ
ップ１００４の関数（ｆ）の値と比較される。もし発生
されたランダム数（ｒ）が関数（ｆ）の値より小さけれ
ば、ステップ１０１０において移動動作が受け入れられ
る。しかしながら、もしステップ１００６において発生
されたランダム数（ｒ）がステップ１００４において発
生された関数（ｆ）の値より大きいかまたは等しけれ
ば、移動動作は拒絶される。
【００７１】この場合、好ましい実施形態では、「擬似
（ｐｓｅｕｄｏ）」ランダム数発生器が使用されること
に注意を要する。真にランダムな数の発生器に対してこ
れを用いる利点は再現性である。ここでの１つの重要な
要素はランダム数発生器の見かけのランダムさである。
したがって、真にランダムな数の発生器は、再現性を犠
牲にして、受け入れ可能な結果を発生する。これらの理
由から、上に述べたシミュレートされたアニーリング法
は、再現性あるランダム数発生器を使用するにもかかわ
らず、非決定論的（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉ
ｃ）アルゴリズムであると考えられる。もし移動動作が
拒絶されれば、プログラムフローはステップ８０４に戻
り、そこで新しい移動が選択される。しかしながら、も
し移動動作が受け入れられれば、移動動作はステップ８
１０において行なわれかつ該移動動作に関連するコスト
がステップ８１２において更新される。
【００７２】その後、本発明によって実施されるアルゴ
リズムが収束したかあるいは「凍結された（ｆｒｏｚｅ
ｎ）」かがステップ８１４において判定されなればなら
ない。システムがグローバルミニマム（ｇｌｏｂａｌ
ｍｉｎｉｍｕｍ）に到達したかを判定するために数多く
の異なる方法が存在する。例えば、好ましい実施形態で
は、もしある最小数の移動が受け入れられあるいはある
最大数の移動が超過すれば、前に述べた温度（Ｔ）パラ
メータが、ゼロおよび１の間の数である、値（Ａ）（ア
ルファ）によって乗算される。もし予め選択された数の
引き続く温度、Ｔ、に対して最大数の動作が超過してお
れば、システムは凍結されたものと考えられかつプログ
ラムの動作は終了する。もしそうでなければ、プログラ
ム制御はステップ８０４に戻り、そこで新しい移動ウィ
ンドウが選択される。終了に応じて、出力は発生された
全ての配置の最も低いコストを備えたトランジスタ配置
である。
【００７３】チャネルルーティング密度に関連するコス
トを計算することに加えて、本発明はまたコスト値を決
定する上で他のパラメータを使用する。チャネルルーテ
ィング密度を計算することに加えて、小さな拡散当接ま
たは隣接（ｄｉｆｆｕｓｉｏｎ ａｂｕｔｍｅｎｔｓ）
の数を低減するために水平ローカルルーティングメトリ
ック（ｈｏｒｉｚｏｎｔａｌ ｌｏｃａｌ ｒｏｕｔｉ
ｎｇ ｍｅｔｒｉｃ）が使用される。そのような小さな
拡散当接または隣接はまさに２つの端子を、セルのトラ
ンジスタのドレインおよびソース端子を水平方向にお互
いに隣接して配置することによりかつ前記２つの端子を
拡散ワイヤを使用して接続することにより接続する。そ
のような当接または隣接を使用する結果はなんらの金属
または拡散コンタクトも必要とされないことである。し
たがって、２つのトランジスタの間の最小距離はコンタ
クトを必要とする拡散隣接と比較してほぼ半分に低減さ
れる。さらに、寄生容量が大幅に低減される。コスト決
定の間に、各行の小さな拡散隣接の数が計算されかつよ
り正確にセル幅を決定するために使用される。
【００７４】本発明において含まれる垂直ローカルルー
ティングメトリックは垂直ゲート端子アライメントおよ
び垂直ドレインおよびソース端子アライメントを含む。
本発明の方法は数多くのそのようなアライメントを計算
しかつそれらを最大化するよう試みる。そのようなアラ
イメントはより密度の高いレイアウトを生じる結果とな
り、それは層の変更無しに真っ直ぐなワイヤを使用して
これらの整列した接続を行なうことができるからであ
る。
【００７５】本発明の最適化方法はトランジスタがいず
れの従来技術の配置アルゴリズムよりも回路のための大
幅に小さなレイアウトでトランジスタが配置できるよう
にする。さらに、本発明はこれを時間効率の良い方法で
行なう。また、ここで説明される本発明の構成は実例に
すぎないことも注目すべきである。
【００７６】Ｂ．トランジスタのスタッキング 前に述べた様に、トランジスタレベルのレイアウト合成
のプロセスはトランジスタを配置するステップを含む。
このステップは各トランジスタの水平および垂直位置、
ならびに方向を決定することを含む。トランジスタはそ
の後導電ワイヤのルーティングにより相互接続される。
【００７７】伝統的には、セルのトランジスタは２つの
水平行、一方はＰＭＯＳトランジスタに対応しておよび
他方はＮＭＯＳトランジスタに対して、に配置される。
しかしながら、全てのセルが同じ標準のセル高さを有す
る標準のセル設計においては、いくつかのセルはセルの
アーキテクチャを変えることによりより狭くすることが
できる。複数の水平隣接行をＰＭＯＳおよびＮＭＯＳト
ランジスタの双方に対して使用できる。このセルのアー
キテクチャは与えられた形式のトランジスタが縦方向ま
たは垂直に整列され、あるいは「積層される（ｓｔａｃ
ｋｅｄ）」ようにすることができる。
【００７８】従来技術のトランジスタ配置方法は種々の
形式のそのような「積層された」セルアーキテクチャを
使用している。例えば、エクセラレータ（Ｅｘｃｅｌｌ
ｅｒａｔｏｒ）と称されるプログラムは任意の数の垂直
方向のトランジスタのスタッキングを可能にするが、そ
れはスタッキングを共通のトランジスタゲート信号を共
有するトランジスタに限定する。エクセラレータ（Ｅｘ
ｃｅｌｌｅｒａｔｏｒ）プログラムはチェインを形成す
るためにトランジスタが拡散ワイヤによって接続される
前にトランジスタのスタッキングを行なう。第２の従来
技術の方法においては、トポロジャイザ（ＴＯＰＯＬＯ
ＧＩＺＥＲ）と称されるシステムは任意の接続と共にト
ランジスタのスタッキングを可能にする。トポロジャイ
ザ（ＴＯＰＯＬＯＧＩＺＥＲ）によって実施される方法
はトランジスタ配置の間にスタッキングを行なうが、セ
ル高さ計算においてルーティングエリアの測定を含まな
い手法を使用する。したがって、トポロジャイザ（ＴＯ
ＰＯＬＯＧＩＺＥＲ）の結果は通常最適なものからはか
け離れている。他のトランジスタ配置プログラム、ＰＡ
ＭＳ、はトランジスタ配置と同時にトランジスタのスタ
ッキングを可能にする。しかしながら、ＰＡＭＳシステ
ムは水平拡散隣接を使用しない。その後、ＣＥＴＵＳプ
ログラムが提供されこれはＰ−Ｎトランジスタ対がトラ
ンジスタ寸法および局部的ルーティング密度に基づき内
側行にスタッキングされるポスト配置ステップとして制
限されたスタッキングを行なう。
【００７９】上で述べた従来技術の構成は、最も正確な
コストメトリック、チャネルルーティング密度、および
拡散隣接を使用しないか、あるいは制限された形式での
スタッキングのみを可能にし、したがってそれらは解決
しようと試みている問題に対する最適に近い解を見出す
ものではない。
【００８０】これに対し、本発明は、チャネルルーティ
ング密度、水平拡散燐接、および局部的ルーティング密
度を含む、セル領域の最善のメトリックを最小にする制
限されないスタッキングが行なわれるトランジスタの配
置を実施する方法を提供する。
【００８１】本発明のトランジスタ配置アルゴリズムは
シミュレート・アニーリングと称される最適化方法の緩
和されたバージョンを使用する。シミュレートされたア
ニーリング法（Ｓｉｍｕｌａｔｅｄ Ａｎｎｅａｌｉｎ
ｇ ｍｅｔｈｏｄｏｌｏｇｙ）は組合わせ問題に対する
非常に最適に近い解を見出だすことができる一般的な最
適化技術である。本発明はシミュレートされたアニーリ
ング法を使用して縦方向のトランジスタ移動およびスタ
ッキングされたトランジスタの間の局部的ルーティング
メトリックを導入することによりトランジスタをスタッ
キングする。この方法を使用することにより、本発明は
高い品質のスタッキングされたトランジスタ配置を生成
する。
【００８２】図１５は、抽象的能動デバイス配置ステッ
プ１７２の第２の実施形態を示す。ステップ１７２を始
める前に、たたみ込みトランジスタレベルのネットリス
トがそこに提供される。ステップ１３０２において、セ
ルを構成するトランジスタが初期ステップにおいてラン
ダムに配置される。その後、ステップ１３０４におい
て、移動動作が選択される。しかしながら、移動動作を
行なう前に移動動作のコストがステップ１３０６におい
て評価される。ステップ１３０４および１３０６のおの
おのは図１６により詳細に示されている。
【００８３】図１６において、移動動作（ｍｏｖｅ ｏ
ｐｅｒａｔｉｏｎ）がステップ１３０４において選択さ
れる。選択できる移動動作はＨ２，Ｈ１，Ｈ４およびＶ
２移動動作を含む。さらに、システム設計者によって希
望される付加的な移動動作を実施することができること
に注目すべきである。移動動作の各々によって実行され
る動作を決定する上で、移動名における“Ｈ”は水平移
動が生じることを示し、かつ“Ｖ”は垂直移動が生じる
ことを示していることに注目すべきである。さらに、文
字“Ｈ”および“Ｖ”に関連する数字は移動動作に関連
する拡散領域、またはトランジスタ、の行の数を示して
いる。前に述べたように、移動動作を実行する場合に、
移動ウインドウの最も左の位置のトランジスタが移動ウ
インドウの最も右の位置のトランジスタに移される反映
または折り返し（ｒｅｆｌｅｃｔｉｏｎ）動作が実行さ
れる。また、移動ウインドウの最も右の位置のトランジ
スタが移動ウインドウの最も左の位置に移される。同様
に、ウインドウサイズに応じて、最も右の位置マイナス
１のトランジスタが最も左の位置マイナス１のトランジ
スタと交換される。ステップ１３０４において実行され
る各々の移動動作は対応するトランジスタが最適の局部
的接続のために構成できるようにする。前に述べたよう
に、スタッキングされたトランジスタ配置における「局
部的接続（ｌｏｃａｌ ｃｏｎｎｅｃｔｉｏｎ）」は同
じ形式のトランジスタの２つの行の間の接続に言及して
いる。
【００８４】ステップ１３０４において移動動作が選択
された後、移動動作から生じる配置の品質が、提案され
た移動を受け入れるかあるいは拒絶するかを決定するた
めに、評価される。この評価ステップはステップ１３０
６において実行される。ステップ１３０６の最初の部分
においては、ステップ１３２４に示されるように、総合
的なコストメトリックが評価または計算される。ここで
評価される総合的なコストメトリックはセクションＡ：
高密度トランジスタ配置において前に述べた総合的なコ
ストメトリックに対応することに注目すべきである。ス
テップ１３０６の第２の部分においては、ステップ１３
２６に示されるように、スタッキングトランジスタ配置
を評価することに関連するコストメトリックが評価され
る。スタッキングコストメトリックを評価する上で、ゲ
ート整合および不整合、ドレインおよびソース整合およ
び不整合、および縦方向または垂直ワイヤ長さパラメー
タが評価される。
【００８５】ゲート整合および不整合ならびにドレイン
／ソース整合および不整合を評価するために、整合の数
および不整合の数が計算される。ゲート整合は電気的に
接続されたトランジスタのゲート端子が同じ形式のトラ
ンジスタの２つの行の間にまっすぐな垂直ラインに配置
される場合に生じることに注目すべきである。逆に、ゲ
ート不整合は電気的に接続されたゲートが同じ形式のト
ランジスタの行の間でまっすぐな垂直ラインに配置され
ない場合に生じる。同様に、ドレイン／ソース整合は２
つのトランジスタのドレインまたはソースがそのような
まっすぐなラインにおいて接続できる場合に生じる。逆
に、ドレイン／ソース不整合は隣接する同じ形式の拡散
領域における２つのトランジスタのドレインまたはソー
スがそのように接続できない場合に生じる。
【００８６】上に述べたスタッキングのコストメトリッ
クを評価する上で、メトリックの各々はトランジスタ配
置アルゴリズムにおけるその相対的な重要性を示すため
に所定の係数で重み付けされる。スタッキングメトリッ
クを評価することに関連するコストは次のように書くこ
とができる。
【数２】 コスト＝ Ｋ１＊ゲート＿整合 ＋Ｋ２＊ゲート＿不整合 ＋Ｋ３＊ドレイン／ソース＿整合 ＋Ｋ４＊ドレイン／ソース＿不整合 ＋Ｋ５＊垂直＿ワイヤ＿長さ ＋… ＋Ｋｎ＊総合＿コスト＿メトリック
【００８７】本発明の１実施形態では、重み定数Ｋ１〜
ＫｎはそれぞれＫ１＝−１３００，Ｋ２＝２１００，Ｋ
３＝−１１００，Ｋ４＝１２００，Ｋ５＝１０の値を有
する。本発明のこの実施形態では、ゲート整合および不
整合ならびにドレイン／ソース整合および不整合に関連
するスタッキングのコストメトリックは次のようにして
計算される。すなわち、１．局部的ルーティング構造の
すべての場合を識別し、２．有利な局部的ルーティング
構造の場合を識別し、３．相対的な有利性に従って前記
有利な局部的ルーティング構造の場合のみを見積もりま
たは評価し、そして４．これらの有利な局部的ルーティ
ング構造の場合の相対位置に基づきコストを割り当て
る。
【００８８】図１７は、有利な局部的ルーティング構成
の場合が識別され、評価され、かつコストが割り当てら
れる一例を示す。図１７を参照すると、ケース１は１の
総合整合カウント、１の総合不整合カウント、および−
１００のコストを有するトランジスタ構造を示す。整合
カウントはゲートの整合であり、かつ不整合カウントは
ドレイン／ソース不整合である。ケース２は２の整合、
１の不整合、および−１００のコストがあるシステムを
示す。整合の内、両方がトランジスタのドレイン／ソー
ス領域の間の整合である。不整合はゲート不整合の結果
である。ケース３では、２の整合、１の不整合、および
−１２００の関連コストがある。ケース２の整合および
不整合の数はケース３と同じであるが、整合の形式、特
にケース３のゲート整合はケース３をより魅力的な局部
的ルーティング解としている。ケース４においては、２
つのトランジスタは実際に接続されていないにもかかわ
らず、トランジスタの１つが基準電源導体に接続されて
いるため不整合はないことに注目すべきである。トラン
ジスタの１つが基準電源導体に接続されている場合、そ
れは不整合として含まれない。ケース５は−３５００の
関連コストを有する最適の解を示し、その理由はそれが
不整合をもたず、２つのドレイン／ソース整合、および
１つのゲート整合を有するからである。
【００８９】再び図１５を参照すると、移動動作のコス
トがステップ１３０６において計算された後、ステップ
１３０８は提案された移動動作が受け入れられるべきか
否かを決定する。ステップ１３０８は図１０のステップ
８０８と同様に行われる。もし移動動作が実行されるべ
きでない場合は、プログラム制御は移動選択（Ｓｅｌｅ
ｃｔ Ｍｏｖｅ）ステップ１３０４に戻る。もし移動動
作が受け入れられれば、該移動動作はステップ１３１０
において行われる。その後、関連するコストがステップ
１３１２において該移動動作を反映するために更新され
る。コストが更新された後、ステップ１３１４において
スタッキングされた配置方法が終了すべきか否かを判定
しなければならない。このステップは図１０のステップ
８１４に対応する。もし移動動作が終了すべきでなけれ
ば、プログラムフローは移動選択ステップ１３０４に戻
る。もし本発明のスタッキング配置アルゴリズムが終了
すべきであれば、トランジスタは最適の様式で配置され
ている。
【００９０】図１８は、本発明において実施されるスタ
ッキング配置方法の一例を示す。初期配置ステップ１３
０２に対応するもとの配置では、整合はなく、６つの不
整合および垂直ワイヤ長さ１４がある。ステップ１３０
４においてＶ２移動がその後選択される。Ｖ２移動の
後、依然として整合はないが、不整合の数は４に低減さ
れておりかつ垂直ワイヤ長さは１０に低減されている。
その後、本発明の方法はＨ１移動を実施する。Ｈ１移動
の結果として、今や３つの整合があり、１つのみの不整
合、および１０の垂直ワイヤ長さがある。従って、本発
明はレイアウト動作を最適化するための効率的な方法を
提供することが分かる。
【００９１】上に述べた移動動作およびメトリック計算
を使用することにより、本発明のスタッキングトランジ
スタ配置アルゴリズムは時間効率のよい方法で提供され
る回路のための大幅に小さいスタッキングされたトラン
ジスタのレイアウトを生じる結果となる。セクション
Ａ：高密度トランジスタ配置アルゴリズムにおいて上で
述べた、総合的なスタッキング動作はスタッキングトラ
ンジスタ配置と同時に行われるため、両方の方法は実施
される任意の形式のレイアウトに対して最適の解を提供
するよう実施できる。
【００９２】Ｃ．入力／出力ポート配置 図７のステップ１７４で示される抽象的ポート配置（Ａ
ｂｓｔｒａｃｔ Ｐｏｒｔ Ｐｌａｃｅｍｅｎｔ）につ
き説明を行う。伝統的には抽象的ポート配置は人手によ
りあるいはソフトウエアにより行われている。人手によ
り行われた場合、抽象的ポート配置は非常に時間を消費
する、低速の方法で行われた。ポートの人手による配置
は設計者がすべての必要とされる設計ルールに適合でき
ることが要求されかつ中庸の大規模集積回路に対して莫
大な量の時間を必要とする。
【００９３】抽象的ポート配置が過去においてソフトウ
エアを使用して行われたとき、それは典型的には標準的
なセルに関して行われかつ典型的には境界ポート配置の
みを含んでいた。境界ポートはセルのレイアウトにおい
て常にセルの境界に配置されるポートである。サポート
されるポートの形式が境界ポートのみであったため、境
界ポート配置を行うことができるソフトウエアルーチン
は比較的素直なものでありかつ実施するのが簡単であっ
た。知られた商業的に入手可能なレイアウトツールの１
つの欠点はポート割当てがセル境界においてのみ行わ
れ、かつ従ってセルの内側の位置に対するポート割当て
は不可能であるか、あるいは多くの量の人手による介在
を必要とすることであった。
【００９４】技術が開発され、かつ２つより多くの金属
層が一般的になるに従って、複数の金属層をセルの上に
あるいはセルにわたり導くことが可能になっている。半
導体処理における３つまたはそれ以上の金属層の存在は
お互いに隣接して配置できる標準セルを生じる結果とな
りかつそれによって２つまたはそれより少ない金属層が
使用される場合に標準セルの間に存在することが要求さ
れた専用のルーティングチャネルを低減しまたは除去す
る。付加的な金属層を使用する結果として、当接または
隣接するセルへのアクセスは境界ポート能力よりはむし
ろ内部ポート能力によって達成されるのが好ましい。従
来、複雑な「配置およびルーティング（ｐｌａｃｅ ａ
ｎｄ ｒｏｕｔｅ）」ツールは非常に限られた方法で内
部ポート割当てを配置することができた。しかしなが
ら、この能力をもつためには、プログラマはあらかじめ
「配置およびルーティング」ソフトウエアに対しレイア
ウトにおいて、かつ内部ポートのためのセルの内側部分
において受入れ可能なポート配置場所がどこであるかを
通知しなければならない。
【００９５】最小のポート配置を行う１つの商業的に入
手可能な「配置およびルーティング」ツールはＳｉｌｖ
ｅｒ Ｌｉｓｃｏからの“Ｇａｒｄｓ”である。最小の
内部ポート割当てを行うことができる他の商業的に入手
可能な「配置およびルーティング」ツールはＡｒｃＳｙ
ｓからの“ＡｒｃＣｅｌｌ”である。ＡｒｃＣｅｌｌツ
ールは内部ポートに対するあらかじめ規定された位置を
みつけ、かついずれか他の利用可能なポートをみつける
ことができた。しかしながら、ＡｒｃＣｅｌｌツールに
関連する１つの不都合はそれがレイアウト設計者が配置
される内部ポートに対して脇にあらかじめセットされた
十分な場所をもつことを必要とし、かつ基本的に内部ポ
ートがセル内のどこに配置されようとしているかを計画
しなければならないことであった。その情報のすべてに
より、ＡｒｃＣｅｌｌソフトウエアはいくらかの最小内
部ポート配置を行うことができた。
【００９６】より最近に、１９９６年の、Ｆｉｆｔｈ
Ｐｈｙｓｉｃａｌ ＤｅｓｉｇｎＷｏｒｋｓｈｏｐにお
けるＧｕａｎおよびＳｅｃｈｅｎによる“Ｅｆｆｉｃｉ
ｅｎｔ Ｓｔａｎｄａｒｄ Ｃｅｌｌ Ｇｅｎｅｒａｔ
ｉｏｎ Ｗｈｅｎ Ｄｉｆｆｕｓｉｏｎ Ｓｔｒａｐｐ
ｉｎｇ Ｉｓ Ｒｅｑｕｉｒｅｄ”と題する論文におい
て、セルレイアウト合成ツールの説明が行われている。
ＧｕａｎおよびＳｅｃｈｅｎのツールは内部ポート配置
を行うことが可能であった。しかしながら、彼らの設計
はモジュール方式の設計でありかつ制限された標準セル
レイアウト形式を有していた。その結果、ほとんど柔軟
性がなくかつスペースの利用効率が悪かった。Ｇｕａｎ
およびＳｅｃｈｅｎによって教示されたセルレイアウト
合成ツールはレイアウトセルの一方の側から他方へと走
査した。この方法はトランジスを配置し、セルをルーテ
ィングし、セルの出力信号が適合するまでポートをゲー
ト信号の左に配置しかつ内部ポートをゲート信号の右側
の出力信号の右側に与えることであった。この一様な方
法の結果として、内部ポートへのアクセスはわずかに２
つの方向に限定された。
【００９７】図１９には図７のステップ１７４における
抽象的ポート配置方法のフローチャートが示されてい
る。図１９は本発明に係わる内部ポート配置を示してい
る。ステップ２６０２でスタートした後、図１９に示さ
れる方法はトランジスタレベルのレイアウト合成のため
のレイアウトソフトウエアツールにおいて実施可能であ
る。始めに、ステップ２６０４において、能動デバイス
（ａｃｔｉｖｅ ｄｅｖｉｃｅｓ）が配置される。好ま
しい実施形態では、能動デバイスは３つのコラムの倍数
を占有する、能動デバイスは典型的には能動デバイスの
コラムまたは列およびローまたは行としてレイアウトに
配置される。好ましい実施形態では、ステップ２６０６
において能動デバイスの２つの隣接する行の間にポート
の配置のために２つのルーティングトラックが与えられ
る。
【００９８】ステップ２６０８において、最も低いコス
ト係数（ｃｏｓｔ ｆａｃｔｏｒ）に基づき行および
「コアース」または「粗い」（ｃｏａｒｓｅ）コラムに
対するポートの割当てが行われる。コスト係数の数に基
づきポートの「コアース」コラムへの割当てにおいてコ
スト係数の決定が行われる。第１のコスト係数はコラム
ルーティング密度（Ｃｏｌｕｍｎ Ｒｏｕｔｉｎｇ Ｄ
ｅｎｓｉｔｙ）である。能動デバイスのコラムの各々の
中の密度が決定されかつ内部ポートがどこに割り当てら
れるかを決定する上で最小密度コラムが好ましいものと
される。第２のコスト係数の決定はまずネットスパン
（ｎｅｔ ｓｐａｎｓ）の概念の理解を必要とする。上
に述べたように、形成される能動デバイスの複数の行お
よび列がある。各行内には、ポートネットにより接続さ
れる２つまたはそれ以上の能動デバイスがあり得る。
【００９９】図２０には、ＰおよびＮネットスパンの水
平オーバラップの決定のコスト係数を説明する例が示さ
れている。図２０は列をも形成する能動デバイスの２つ
の行２６５０，２６５２を示している。第１の行２６５
０においては、第１の３つの能動デバイスがいっしょに
接続されてＰネットスパン２６５４を形成している。好
ましい形式ではＮチャネルのデバイスで形成される能動
デバイスの第２の行２６５２において、第２の２６４
２、第３の２６４４、および第４の２６４６のコラムの
Ｎチャネルのデバイスがいっしょに接続されてＮネット
スパン２６５６を形成している。図２０に示されるコラ
ムとして指定された２つのコラムによりハッチングによ
って指定されたコラムＢ ２６４２およびＣ ２６４４
が示されている。これらの２つのコラムは重複するネッ
トスパン２６４８内に入るコラムである。重複またはオ
ーバラップの結果として、これら２つのコラム２６４
２，２６４４は内部ポートが図示された接続ネットに対
して割当てられるべき２つのコラムとして４つの図示さ
れたコラム２６４０，２６４２，２６４４，２６４６の
内で好ましいものである。図２０においては、頭部行２
６５０の最初の３つのＰチャネルの間に特定のネットが
あり、かつ同じネットが第２、第３および第４のＮチャ
ネル装置にわたっている。従って、内部ポートに対する
適切な配置はこの指定されたネットに接続されたポート
のみに対応する。４つのコラム２６４０，２６４２，２
６４４，２６４６の間の他の内部ポートの最適の配置は
他のネット割当てに基づき変わる。
【０１００】決定されるべき他のコスト係数（ｃｏｓｔ
ｆａｃｔｏｒ）はそれが接続される能動デバイスに対
する内部ポートの配置である。内部ポートを能動デバイ
スの端子が接続される能動デバイスに直接隣接して配置
することが望まれる。隣接する能動デバイスに直接接続
しない内部ポートは隣接する能動デバイスに直接接続す
るものに対してコスト係数分析においてより好ましくな
い。内部ポートの配置における第４および最終のコスト
係数はある与えられたコラムにおいてどれだけ多くのポ
ートが前に配置されているかを考慮することである。こ
の場合のコスト基準は特定のコラムに関連するポートの
数を最小にすることである。理論は内部ポートの数を種
々のコラムの間でできるだけ等しく広げまたは分散する
ことである。４つの示されたコスト係数に関連して等し
い優先度が与えられないことに注目すべきである。
【０１０１】図１９に戻ると、行およびコアース列また
はコアースコラムへのポートの割当てがステップ２６０
８において行われた後に、内部ポートをスタガーされた
モードで配置するか否かの決定がステップ２６０９にお
いて行われる。スタガモード（Ｓｔａｇｇｅｒ Ｍｏｄ
ｅ）は内部ポートの割当てを引き続くコラムに対して交
互の行の間で変える。ポートが「配置およびルーティン
グ」ツールによってアクセス可能な方向の数を最適化す
るために、スタガリングは非常に都合がよい。スタガモ
ードにあるとき、相互作用するまたは相互に影響しあう
ポート（ｉｎｔｅｒａｃｔｉｎｇ ｐｏｒｔｓ）の「ス
タガ」グループが始めにステップ２６１０において識別
される。相互に影響しあうポートのグループが識別され
た後、各々のスタガグループに対する２つまたはそれ以
上のスタガ形式の合計コストの評価がステップ２６１２
において行われかつファインコラムまたはファイン列
（ｆｉｎｅ ｃｏｌｕｍｎｓ）に基づいて行われる。フ
ァインコラムの数は能動デバイスが有するかつ能動デバ
イスの列および行におけるモジュール方式の列内に入る
ものとして規定できる端子の数に対応する。
【０１０２】レイアウトプロセスにおいて、ファインコ
ラムのアライメントはコアースコラムのアライメントと
異なり、それは後者は能動デバイスそれら自体の位置に
よって決定されるからである。ファインコラムは能動デ
バイスがＭＯＳトランジスタとして実施される場合は能
動デバイスのソース、ゲートおよびドレインのような端
子の位置によって決定される。従って、トランジスタの
あるコラムは単一の「コアース」コラムに対応するが、
トランジスタの端子は３つの異なる「ファイン」コラム
に対応することになる。
【０１０３】ステップ２６１２において、前にステップ
２６０８に関して与えられた４つのコスト基準を使用し
て合計コストの評価が行われる。ステップ２６１２にお
いては２つの「スタガ形式（Ｓｔａｇｇｅｒ Ｔｙｐｅ
ｓ）」または「スタガ構造（Ｓｔａｇｇｅｒ Ｃｏｎｆ
ｉｇｕｒａｔｉｏｎｓ）」が述べられている。これは能
動デバイスの行の間に２つの対応するポートの行がある
という仮定に基づいている。もし２つより多くのポート
の行があれば、２つより多くの可能なスタガ構造または
スタガ構成があることになる。好ましい実施形態は２つ
の対応するスタガ行に対応する２つのスタガ構造を使用
する。しかしながら、この方法はより多くのスタガ構造
およびスタガ行によっても効果的に動作する。
【０１０４】図２１には、図１９のステップ２６１２お
よび２６１４に関連して「スタガリング」の概念を示す
セルレイアウト２６２０が示されている。図２１には、
単一の行においてｎ番目のＰ型トランジスタへと伸ばす
ことができる複数のＰ型トランジスタ２６２２，２６２
４および２６２６が示されている。第２の行にはＮ型ト
ランジスタの第２の行の終りにおけるｎ番目のトランジ
スタへと伸ばすことができるトランジスタ２６２８，２
６３０および２６３２として示された複数のＮ型トラン
ジスタが配置されている。各トランジスタは３つのアク
ティブまたは能動（ａｃｔｉｖｅ）電極を有し、該３つ
の能動電極はＰ型トランジスタ２６２２およびＮ型トラ
ンジスタ２６２８と関連するコラムＣ０，Ｃ１，Ｃ２、
およびトランジスタ２６２４および２６３０と関連する
コラムＣ３，Ｃ４およびＣ５ならびにトランジスタ２６
２６および２６３２と関連するコラムＣ６，Ｃ７および
Ｃ８のような想像上の点線（「ファイン」）コラムで示
されている。能動デバイスの２つの行の間にはポートト
ラック１ ２６３４およびポートトラック２ ２６３６
が示されている。ポートトラック１ ２６３４およびト
ラック２ ２６３６はまた「ポート行（Ｐｏｒｔ Ｒｏ
ｗｓ）」と称される。本発明によって行われる分析に基
づき内部ポートが配置できる２つの可能性ある領域があ
る。
【０１０５】図２１には、例示的な目的でのみ示された
内部ポートＡ ２６６０、Ｂ ２６６２、Ｃ ２６６
４、Ｄ ２６６６およびＥ ２６６８がある。これらの
５つのポートは同じスタガグループにある。ポートＡ
２６６０、Ｃ ２６６４、およびＥ ２６６８はポート
トラック２ ２６３６に配置され、一方ポートＢ ２６
６２およびＤ ２６６６はポートトラック１ ２６３４
に配置されている。図２１は「スタガモード」を示して
おり、該「スタガモード」においてはポートＡ２６６０
およびポートＢ ２６６２がポートトラック２ ２６３
６およびトラック１ ２６３４の間でスタガされあるい
は交替または交互にされている（ａｌｔｅｒｎａｔｅ
ｄ）。同様に、ポートＢ ２６６２に続くポートＣ ２
６６４は結局ポートトラック２ ２６３６上に配置し戻
されかつポートＣ ２６６４に続くポートＤ ２６６６
は交替（スタガされた）様式でトラック１ ２６３４上
に配置される。
【０１０６】図２１から内部ポートに対する多様な異な
る配置構成が存在することが注目されるべきである。例
えば、トランジスタ２６２２およびトランジスタ２６２
８の間に、内部ポートＡ ２６６０およびＢ ２６６２
がトランジスタ２６２２およびトランジスタ２６２８の
ゲートによって生成される想像上のコラムである「ファ
イン」コラムによって分離されている。同様に、ポート
Ｃ ２６６４はトランジスタ２６２４およびトランジス
タ２６３０の間の空間に配置されかつこれら２つのトラ
ンジスタの間の唯一の内部ポートである。これに対し、
トランジスタ２６２６およびトランジスタ２６３２の間
に位置するポートＤ ２６６６およびＥ２６６８があ
る。ポートＤ ２６６６およびＥ ２６６８は「ファイ
ン」コラムによって分離されておらずかつ「スタガ」様
式でポートトラック１ ２６３４およびポートトラック
２ ２６３６の間に交替配置されている。
【０１０７】ポートＡ ２６６０がポートトラック１
２６３４またはトラック２ ２６３６上に配置されたか
否かを決定することは始めにステップ２６１２に基づき
行われる。同じそれぞれのファインコラムに留っている
一方で、ポートＡ ２６６０がポートトラック１ ２６
３４上に、ポートＢ ２６６２がポートトラック２２６
３６上にかつ同様にＣ ２６６４、Ｄ ２６６６および
Ｅ ２６６８にわたり同様にされた反対のスタガ構造に
対して、ポートＡ ２６６０、Ｂ ２６６２，Ｃ ２６
６４、Ｄ ２６６６およびＥ ２６６８が図２１に示さ
れる構成でスタガされた場合に種々のコスト係数の決定
が行われた。結果として最も低いコスト値を有する図２
１に示される構成を生じるコスト決定により、代わりの
スタガの可能性に対して該構成が選択された。図１９の
ステップ２６１４は相互に影響しあうポートの各グルー
プに対するスタガ構成の実際の割当てである。ステップ
２６１６においては、図２１において行われたようにフ
ァインコラムに対しポートの割当てが行われる。
【０１０８】図１９におけるステップ２６０８に戻る
と、もし「配置およびルーティング」ルーチンが目標に
され何らの「スタガリング」も実施されるべきでない場
合は、ステップ２６１７におけるプログラムの完了前に
ステップ２６１８が実施される。ステップ２６１８にお
いては、前記コスト係数に基づき各々のポートに対して
どれが最善の「ファイン」コラムであるかが決定され
る。例えば、図２１のモデルをとると、内部ポートＡ
２６６０がポートトラック２ ２６３６に割り当てられ
るという仮定を行うことができる。次に、ステップ２６
１８により、最も低いコスト値が内部ポートＡ ２６６
０を存在するファインコラムＣ０，Ｃ１またはＣ２に割
り当てることから生じるか否かに関してコスト決定が行
われる。
【０１０９】以上から、内部ポート割当てが最も効率の
よい方法で自動的に行われるセルレイアウト合成または
統合ツールが提供されたことが理解されるべきである。
該ツールは内部ポートの配置を提供するよう自動的に機
能する。図１９に示されたプログラムは４つのコスト係
数およびこれらの係数に関連する情報を能動デバイスの
配置を知ることから容易に決定することができる。従っ
て、能動デバイスの配置が与えられれば、本発明は内部
ポートを配置する最適の方法を決定することができる。
これは動的かつ自動的に行われる。また、図１９の方法
のために必要とされる他の入力は内部ポートを「スタ
ガ」モードあるいは「非スタガ」モードで配置する機能
を行うべきか否かを選択することである。もし特定の用
途においていずれのモードが最適であるかに関して疑い
があれば、本発明のユーザは両方のモードで首尾よく動
作させかつどれが最もコンパクトな出力レイアウトを生
じるかを決定することができる。
【０１１０】本発明はユーザに従来セルレイアウト合成
ツールにおいて得られなかった大きな柔軟性を提供する
ことに注目すべきである。例えば、本発明は多様な異な
る形式の能動デバイスと共に使用できる。それはモジュ
ール方式のあるいは非モジュール方式の用途において使
用でき、かつ標準的なセルおよび非標準的なセルのライ
ブラリの用途において使用できる。本発明は能動デバイ
スがどこに配置されるべきかの特定を含む、関連する種
々のパラメータの「リアルタイム」の計算に基づき内部
ポートに対する配置決定を実際に行う点で動的である。
ＭＯＳトランジスタ以外の他のデバイスを図２１に関連
して説明した他の意図するトランジスタに代えて使用で
きることに注目すべきである。
【０１１１】Ｄ．ダイオード配置 アンテナダイオード（Ａｎｔｅｎｎａ Ｄｉｏｄｅｓ）
は静電気放電（ＥＳＤ）に対して保護するために集積回
路（ＩＣ）レイアウトに挿入されるダイオードである。
ＥＳＤはトランジスタのゲート端子に接続された長い金
属ライン上の電荷の集積によって引き起こされる。標準
的なセルの場合は、ゲート端子に接続された入力ポート
は最も危険な状態にあり、それはそれらがしばしば長い
金属ワイヤによって他のセルに接続されるからである。
製造の間に、長い金属ワイヤ上のＲＦはしばしば電荷を
ゲート端子に蓄積させる。該電荷は最終的に放電し、か
つもしこの放電が制御されなければ、集積回路（ＩＣ）
はＥＳＤがトランジスタにおいてバーンスルー（ｂｕｒ
ｎ−ｔｈｒｏｕｇｈ）ショートを引き起こすため破壊さ
れる可能性がある。アンテナダイオードはしたがって電
気的に長い金属ワイヤに接続されてＥＳＤのバーンスル
ーを防止する。それらはそれらの名前を長いＩＣワイヤ
によるＲＦの相互作用によって引き起こされる「アンテ
ナ」効果から得ている。ＩＣの特徴形状寸法（ｆｅａｔ
ｕｒｅｓ）がサブミクロンの形状へと縮小するに応じ
て、ますます少ない蓄積電荷でバーンスルーおよびショ
ートを引き起こす。形状が縮小するに応じて、アンテナ
ダイオードを使用することはＩＣの歩留まりを維持しか
つ改善する上でますます重要になってきている。
【０１１２】図２２および図２３は、メタル１（Ｍｅｔ
ａｌ−１）ワイヤ２７６２によって接続されたポート２
７６０およびアンテナダイオード２７６４の異なる図で
ある。図２２は上から見た図であり、かつ図２３はポー
トおよびダイオードの斜視図である。ポート２７６０は
ポリ層（Ｐｏｌｙ ｌａｙｅｒ）に配置されている。そ
れはコンタクト２７６６によりメタル１層２７６３に接
続されている。ポートコンタクト２７６６はメタル１ワ
イヤ２７６２を介してコンタクト２７６８に接続されか
つ次に拡散エリアに配置されたアンテナダイオード２７
６４に接続される。アンテナダイオードは基板またはウ
ェル領域に配置することができ、それぞれ基板ダイオー
ドまたはウェルダイオードにつながる。ここで説明され
る方法はまた任意の形式のダイオードを配置するのに適
用できる。
【０１１３】図２４は、アンテナダイオードを配置する
動作を示すフローチャートである。始めに、セルへの全
ての入力ポートが識別される、ステップ２７０２。次
に、ステップ２７０３において、ある与えられた入力ポ
ートに対して、使用されるべきダイオードの形式（ウェ
ルまたは基板）が、ダイオードのウェル領域への近接
度、後の段階のコンパクト化に対するダイオードの影
響、およびレイアウトにおける他のデバイスとの相互作
用に基づき、決定される。次に、与えられた入力ポート
に対して、アンテナダイオードのための該ポートの回り
の全ての可能な位置が識別される、ステップ２７０４。
各々の可能な位置のコストが次に決定される、ステップ
２７０６。これらのコストは最小コスト関数値によって
位置を選択するために使用される、ステップ２７０８。
ダイオードが次にこの最小コスト関数値の位置に配置さ
れる、ステップ２７１０。次にいずれかさらに入力ポー
トがあるか否かに関してテストが行なわれる、ステップ
２７１２。もしステップ２７１２においてさらに処理す
べき入力ポートがあれば、ステップ２７０４，２７０
６，２７０８，２７１０および２７１２がいずれのポー
トもダイオードを必要としなくなるまで反復される。
【０１１４】図２５は、サンプルレイアウトを示すブロ
ック図である。２つのトランジスタ２７２２，２７２４
がある。それらは最終的にワイヤ２７２８を介して接続
される。ポート２７２６が２つのトランジスタの間に配
置されている。３つの他のエレメントが示されており、
すなわち側部タイ（Ｓｉｄｅ Ｔｉｅ）２７４６、２つ
の他のポート２７４０，２７５０である。元のポート２
７２６の回りに、アンテナダイオード２７３１，２７３
２，２７３３，２７３４，２７３５，２７３６，２７３
７および２７３８のための８つの可能な位置が配置され
ている。同様に、ポート２７５０はその回りに８つの可
能な位置２７５２，２７５３，２７５４を有し、かつポ
ート２７４０はその回りに８つの可能な位置を有し、そ
れらの内の３つは２７４２，２７４３，２７４４であ
る。好ましい実施形態では、可能な位置はポートを中心
とした３×３の正方形に配置されている。しかしなが
ら、他の構造も可能である。「ポート配置」と題する前
の主題において、ポート２７４０および２７５０の内の
一方または他方を同じコラムに、しかしながら両方では
なく、配置することが好ましいものであった。ここでは
それらのポート２７２６との相互作用を示すために両方
が示されている。
【０１１５】使用されるコスト関数は可能な位置２７３
１〜２７３８、および可能な位置およびポート２７２６
を囲む異なるエレメントの間の相互作用を考慮する。例
えば、可能な位置２７３７は側部タイ２７４６からのそ
の距離２７４７およびトランジスタ２７２２からのその
距離２７４８を考慮しなければならない。３つの上部の
可能な位置２７３７，２７３８および２７３１はウェル
からの距離を考慮する必要がある。したがって、もしダ
イオードがウェルダイオードであるものとして選択され
れば、位置２７３７および２７３１が好ましいが、ダイ
オードが基板ダイオードであるものとして選択されれば
そうではない。可能な位置２７３３は位置２７４２との
その距離２７４５、および可能な位置２７５４との距離
２７５７を考慮する。可能な位置２７３２は可能な位置
２７５３との距離２７５６を考慮する。可能な位置２７
３１はポート２７５０の回りの可能な位置２７５２への
距離、およびトランジスタ２７２２へのその距離２７４
９を考慮する。可能な位置２７３３，２７３４および２
７３５からトランジスタ２７２４への距離のような、他
の相互作用もまた考慮することができる。
【０１１６】トランジスタ２７２２および２７２４は最
終的にワイヤ２７２８によって接続されるから、配置さ
れるダイオードはいずれの可能な位置２７３４または２
７３８にも配置することができない。したがって、これ
ら２つの位置は非常に高いペナルティ値を受けることに
なる。この制約は計画された接続ワイヤ上に位置する可
能な位置に対して非常に大きな重みを割り当てることに
よりコスト関数において実施できる。
【０１１７】最後に、コンパクト化の検知から他の４つ
の位置よりも四半分またはクォータ位置（ｑｕａｒｔｅ
ｒｓ）２７３１，２７３３，２７３５および２７３７が
好ましいことに注意を要する。したがって、非コーナの
（ｎｏｎ−ｃｏｒｎｅｒ）可能な位置２７３２，２７３
４，２７３６および２７３８はコーナでないため不利に
される。この優先はコスト関数において中央（非コー
ナ）位置２７３２，２７３４，２７３６および２７３８
に不利に重み付けすることにより達成できる。
【０１１８】種々の相互作用を考慮した、ダイオード配
置のこの自動化された方法は数多くの利点を与える。１
つの重要な利点はダイオードがコンパクト化にとって好
ましい位置に配置されることである。図２６は他の装置
との相互作用について充分な考慮なしに悪いダイオード
配置が行なわれた場合に生じ得るものを示すコンパクト
化されたトランジスタレベルの回路レイアウトである。
この場合、ダイオード２８００ははるかに右に配置され
なければならない。結果はセルの寸法がもしそのダイオ
ードがいずれか他の好ましい位置に配置された場合に生
じるよりもはるかに大きくなることである。他の重要な
利点はダイオードがコンパクト化の前に配置されること
である。もしダイオードがコンパクト化の後に配置され
れば、１つまたはそれ以上の要求されるダイオードを配
置するためにレイアウトに残された空間がなくなる可能
性がある。この問題に対する通常の解決方法は単にセル
の幅を増大して全ての必要とされるダイオードを収容す
ることである。しかしながら、セルのコンパクト化の後
にダイオードを含める必要性からかなりの量の未使用の
空間が生じる結果となることに注意を要する。
【０１１９】図２６を図２７と対照されたい。図２７は
アンテナダイオードが図２４に示されるダイオード配置
モジュールの動作によって加えられた標準セルのトラン
ジスタレベルの回路レイアウトである。９個のダイオー
ドがレイアウトに挿入されている。９個のダイオードの
位置はそれらが接続されるポートに関連して変動する。
この理由は２つの面を有する。第１に、ダイオードの初
期配置は対応するポートを囲む８つの位置の内の１つと
なる。前に述べたように、始めにそれらをコーナに配置
することが好ましい。第２に、ダイオードはコンパクト
化の前に配置される。図２７はコンパクト化の後のセル
に対するレイアウトを示す。
【０１２０】これはアンテナダイオードを自動的に配置
する最初の知られた構成である。非常に重要なことに
は、ダイオードはコンパクト化の前に配置され、かつし
たがってそれらの配置は、特にそれぞれのトランジスタ
ゲートが保護される必要がある場合に、結果として得ら
れるセルの寸法に悪影響を与えることがない。また、上
記構成は標準セルライブラリを構築する観点から示され
ているが、本発明をそのような構成に限定する理由は何
もない。
【０１２１】Ｅ．性能駆動ルーティングフロー 後に説明するルーティング方法は図４のステップ１５２
および１５４に対応する。本発明の方法をより詳細に説
明する前に、ルーティングに関連する問題およびこれら
の問題を解決しようと試みた従来技術の構成について説
明する。
【０１２２】回路レイアウト合成の間において、ルーテ
ィングはレイアウトされる回路の電気的接続（ｅｌｅｃ
ｔｒｉｃａｌ ｃｏｎｎｅｃｔｉｖｉｔｙ）にしたがっ
て電気的配線および適用可能な層を使用してＮＭＯＳお
よびＰＭＯＳトランジスタおよび信号入力／出力ポート
を接続することに関与する。相互接続のために適用可能
な層は通常ポリシリコン、拡散、および金属を含む。こ
の発明はまたメタル２およびメタル３のようなより高い
層に対して適用可能である。ルーティングは最終的なコ
ンパクト化されたセルレイアウトの品質に絶大な影響を
有する。悪いルーティングは増大したレイアウト面積、
貧弱な電気的性能、および低い歩留まりにつながる。例
えば、もしルーティングが結果としてワイヤの不必要な
交差（ｃｒｏｓｓ−ｏｖｅｒ）を生じれば、該レイアウ
トに関連する領域が増大するであろう。さらに、もし回
路のルーティングが長いワイヤにつながれば、それはレ
イアウトの電気的性能に悪影響を与える可能性がある。
同様に、冗長なビアはレイアウトの歩留まりに悪影響を
与える。
【０１２３】従来技術のセルレイアウト合成動作は上に
述べた問題を解決する意図とともに異なるルーティング
方法を行なってきた。従来技術の方法は商業的に入手可
能なセル合成パッケージ、非商業的なもの、出版された
文献、または半導体会社によって使用される内部レイア
ウトツールとして分類できる。商業的に入手可能な従来
技術は通常ルーティングのために利用可能な領域を充分
に利用しないチャネルルーティング技術を使用する。
【０１２４】さらに、商業的に入手可能な従来技術の構
成はユーザ特定の（ｕｓｅｒ−ｓｐｅｃｉｆｉｅｄ）性
能の制約を考慮しない。そのような性能の制約は重要な
電気的性能要求および歩留まり要求を含む。この考慮の
欠如は古い処理技術にとっては充分なものであるかもし
れないが、遠サブミクロン（ｄｅｅｐ ｓｕｂ−ｍｉｃ
ｒｏｎ）技術にとっては、これらの性能の制約は重大で
ありかつ必要なものとなる。さらに、商業的に入手可能
な従来技術の構成は特別の要求を備えた相互接続を取り
扱うための備えを提供しない。そのような特別の要求は
クリティカルな（ｃｒｉｔｉｃａｌ）回路のための相互
接続および可変幅エレメントに対する相互接続を含む。
前述のように、これらの従来技術の構成はこれらの性能
の制約および特別の要求を有する回路の効率的なレイア
ウトを行なうための柔軟性ある方法を提供しないことが
分かる。最後に、商業的に入手可能な従来技術の構成は
スタッキングされたトランジスタに対する相互接続を導
くことができない。スタッキングされたトランジスタは
最適のセルレイアウトにとって必須のものとなるから、
商業的に入手可能な従来技術の構成はそのような構成を
セルレイアウトを最適化できないものとしている。
【０１２５】第２の形式の従来技術の構成では、エリア
ルーティングアルゴリズムの使用によって従来技術の商
業的に入手可能なアプリケーションによって実施される
チャネルルーティングに対して改善を与える文献が出版
されている。しかしながら、そのような出版された文献
においても、性能の制約および特別の要件は考慮されて
いない。これらの従来技術の構成はまたスタッキングさ
れたトランジスタ、内部ポートおよびタイによるレイア
ウトのルーティングを取り扱っていない。したがって、
第２の従来技術の改善されたルーティング方法でも現在
の技術水準のプロセス技術における事項を目指すもので
はない。
【０１２６】上に述べた従来技術の構成に対して、本発
明はタイミングの性能の制約を尊重しかつ歩留まりを増
大する一方で、セルレイアウトの領域を最適化するルー
ティング方法を提供する。本発明のルーティング方法は
適切なルーティング層における電気的接続または電気的
配線によりトランジスタおよび信号ポートを接続するこ
とを含む。ルータ（ｒｏｕｔｅｒ）への入力はレイアウ
トされるべきセルの境界付けボックス（ｂｏｕｎｄｉｎ
ｇ ｂｏｘ）内で幾何学的位置を有するトランジスタお
よび信号ポートの指定を含む。さらに、前記ルータはル
ーティングのために利用可能な層、各層におけるルーテ
ィングの好ましい方向、および各対のルーティング層に
対するビアのコストに関する情報を与えられる。さら
に、レイアウトされるべき回路のタイミング性能がクリ
ティカルである場合に、その回路に対するタイミング制
約は各回路の相互接続がどれ程クリティカルまたは重大
であるかを示す項目に変換できる。前記相互接続は次に
前記異なる相互接続の相対的な重大性を決定する数値重
みを割り当てられる。例えば、より高い数値重みを備え
たネットはより低い数値重みを備えたネットよりもより
クリティカルである（ｃｒｉｔｉｃａｌ）と規定され、
かつしたがって、より低い抵抗のルーティング層におい
て導かれるべきでありかつより短いルーティング長さを
持つべきである。
【０１２７】本発明のルーティング方法は図４のステッ
プ１５２および１５４において実施される。図２８はこ
れらのステップの各々をより詳細に示す。
【０１２８】図２８は多層化した（ｍｕｌｔｉ−ｌａｙ
ｅｒｅｄ）詳細なエリアルータ（Ａｒｅａ Ｒｏｕｔｅ
ｒ）の動作を示すフローチャートである。そのようなル
ータは産業界において入手可能な広く行なわれているセ
ル合成ツールにおいて通常使用されるチャネルルータ
（Ｃｈａｎｎｅｌ Ｒｏｕｔｅｒｓ）とはかなり異なっ
ている。ここで説明されるエリアルータは各ルーティン
グ層における水平および垂直両方向においてトランジス
タおよびワイヤリングに対してエリア効率のよいルーテ
ィングが行なわれるようにする。この柔軟性は各層のル
ーティングに対し一定不変に固定された方向を有するチ
ャネルルータにおいては提供されない。
【０１２９】本システムのルーティング方法の最初の部
分の間に、プリルーティング（ｐｒｅ−ｒｏｕｔｉｎ
ｇ）ステップ１５２が実行される。ステップ１５２は図
２９により詳細に示されている。ルーティングステップ
１５２の実行の前に、トランジスタおよびポートが図４
のステップ１４４に関して前に説明した方法を使用して
相対的位置に配置される。同様に、ステップ１５０２に
おいて、ルーティング層のコスト、およびビアのコスト
が評価のために提供される。ステップ１５０４において
は、プロセス技術情報も提供される。ステップ１５０２
のネット重大性またはネットクリティカリティ（ｎｅｔ
ｃｒｉｔｉｃａｌｉｔｉｅｓ）は回路性能に対して重
大であると考えられる電気的接続を含む。そのようなク
リティカルな相互接続は最も短い可能なルーティング長
さを有する接続を使用して電源またはグランド供給導体
に直接接続されるべき供給ノードを含む。さらに、他の
クリティカルな相互接続はステップ１５２に対して与え
られる情報において特定される速度基準に対して要求さ
れる接続を含む。
【０１３０】言い換えれば、ネットクリティカリティは
レイアウトされる回路の性能要求に合致するためにその
タイミング要件が必須の全ての回路相互接続を含む。さ
らに、ステップ１５０２においては、ルーティング層の
コストが本発明によって実施されるルーティングプロセ
スを導くために提供される。ルーティング層のコストは
ある層の上のルーティング方向を案内するために提供さ
れる。さらに、ビアコストもまた提供される。そのよう
なビアコストはルーティング手順の間に１つの層から他
の層へと切り換えるコストを示す。ステップ１５０２に
おいて提供されるパラメータに加えて、プロセス技術情
報がステップ１５０４において与えられる。該プロセス
技術情報はその製造技術によって許容される種々の層に
対する詳細を含む。プロセス技術情報の例はその層にお
ける相互接続の最小幅およびその層における２つの相互
接続の間の間隔の最小幅を含む。他のプロセス技術情報
もまた含めることができることに注目すべきである。
【０１３１】ステップ１５０４に続き、ステップ１５０
６はプリルーティングステップ１５２における最初のス
テップを表わしている。ステップ１５０６の間に、同じ
ソース／ドレイン信号を共用しかつ互いに隣接するトラ
ンジスタは拡散相互接続を使用してルーティングされ
る。さらに、ステップ１５０６において、コンタクトが
他のトランジスタへの接続のために拡散に配置される。
トランジスタが拡散相互接続を使用して接続された後、
電源またはグランド供給導体に接続されるトランジスタ
がステップ１５０８においてルーティングされる。トラ
ンジスタを電源およびグランド供給導体の１つに導く１
つの方法は提供される拡散ワイヤを使用することであ
る。この拡散接続を使用することは拡散のために低い抵
抗率を有するサリサイドまたはシリサイドのプロセスに
おいて特に有用である。さらに、この方法はトランジス
タを金属層における電源およびグランド供給導体に接続
するためにも同様に提供される。
【０１３２】電源およびグランド供給導体への接続が導
かれた後、ステップ１５１０において整列されたゲート
相互接続が導かれる。そのような整列ゲート相互接続を
ルーティングする場合、ポリシリコンまたは金属層を性
能要求に応じて使用することができる。例えば、もし高
性能の回路が構成されるべきであれば、ゲート相互接続
はポリシリコンよりはむしろ金属で構成できる。そのよ
うな高性能の回路はここで特定されていない数多くの中
で、インバータおよびバッファを含む。さらに、ステッ
プ１５１０において、垂直方向および水平方向に整列さ
れたゲートがルーティングできる。ゲートの相互接続の
垂直および水平両方向のアライメントを行なうことがで
きるここに開示された能力は後のステップにおけるより
長いルーティング長さを避ける上で特に有用である。整
列ゲートをルーティングすることに加えて、整列された
ソース／ドレインネットもまたこのステップにおいて、
典型的には金属層において、ルーティングされる。
【０１３３】整列されたゲートネットがステップ１５１
０においてルーティングされた後、特別の相互接続がス
テップ１５１２においてルーティングされる。特別の相
互接続はプロセス技術の最小よりも大きなワイヤリング
資源を必要とするかもしれない。これらはまたセル領域
内で確保されたスペースを要求するが実際にはセル内の
いずれのトランジスタまたは信号ポートへも接続しない
フィードスルー相互接続を含むことができる。
【０１３４】ステップ１５１２に続き、プログラムフロ
ーは図２８のステップ１４０２に戻る。ルーティングさ
れたデバイス、ポートおよび相互接続はこのステップの
実行の間に使用するために提供される。ステップ１４０
２は拡散が存在しない専用のルーティングスペースのチ
ャネル、またはブロックを識別するための方法を提供す
る。さらに、チャネルはまたトランジスタおよび供給導
体の間のスペースを含む。
【０１３５】チャネルが識別された後、チャネルルーテ
ィング密度がステップ１４０４において計算される。チ
ャネルルーティング密度の計算は前に詳細に説明してお
りかつその計算手順はこのセクションでは説明しない。
チャネルルーティング密度の計算に関するこれ以上の情
報については「高密度トランジスタ配置」と題するセク
ション“Ａ”および「トランジスタスタッキング」と題
するセクション“Ｂ”を参照されたい。基本的には、ス
テップ１４０４はいずれかのチャネルにおけるルーティ
ングトラックの最小の必要な数を計算しかつその情報を
ステップ１４０６の実行の間に使用するために提供す
る。
【０１３６】ステップ１４０６においてチャネルの初期
スペーシングが決定される。これは、各層に対する最小
幅および最小スペーシングのような、プリルーティング
ステップ１５２に提供されるプロセス技術情報に基づき
ルーティングトラックを絶対幾何学的スペースに変換す
ることを含む。割当てられるべき初期スペーシングはい
くつかの要因の関数である。２つの専用のルーティング
トラックの間のスペーシングを計算するため、考慮中の
各層に対する最小トラック幅およびスペーシングまたは
間隔ルールが使用される。
【０１３７】さらに、それらの内の１つはタイによって
占有され得る、２つのトラックの間の初期スペースはタ
イの行の数に垂直タイスペーシングを乗算したものに等
しくセットされる。さらに、タイスペースはタイ構造の
関数であり、タイ構造は該タイが“Ｐ”（ウェル）型ま
たは“Ｎ”（基板）型タイであるか否かを示すことに注
目すべきである。さらに、タイ構造はプロセス技術情報
によって確立されることに注目すべきである。
【０１３８】初期スペーシングがチャネルのために割当
てられた後、本発明のエリアルーティング方法がステッ
プ１４０８において実施される。プリルートされていな
い全ての残りのネットの詳細なルーティングが行なわれ
る。本発明の詳細ルータ（Ｄｅｔａｉｌｅｄ Ｒｏｕｔ
ｅｒ）は方形の形状およびプリルーティングされたワイ
ヤのような障害を乗り越えるために設計された多層エリ
アルータ（ＡｒｅａＲｏｕｔｅｒ）である。各ルーティ
ング層はユーザ特定の好ましいワイヤリング方向および
層においてビアを加えるコストを有する。ワイヤリング
方向およびコストはステップ１５０２において提供され
る。さらに、ルータはワイヤリングの長さおよびビアの
数の関数であるコストメトリックを最小にするため相互
接続をワイヤリングしようと試みる。各相互接続はタイ
ミング性能に対するその重大性またはクリティカリティ
（ｃｒｉｔｉｃａｌｉｔｙ）を反映する数値重みに関連
している。したがって、より高い重みを割当てられたネ
ットは比較的低い重みを備えたネットよりもよりクリテ
ィカルである。エリアルーティングステップ１４０８を
実行するのに必要なステップは図３０により詳細に示さ
れている。
【０１３９】図３０においては、提案された相互接続は
ステップ１６０２において時間重大性要因（ｔｉｍｅ
ｃｒｉｔｉｃａｌｉｔｙ ｆａｃｔｏｒ）に基づき順序
付けられる。この順序付けはレイアウトされる回路の電
気的性能の事項に対処するため提供される。本発明はタ
イミング情報を相互接続に対する数値重みに変換するこ
とにより相互接続を順序付ける。この数値重みはステッ
プ１５０２において提供されかつ本発明のセルレイアウ
ト合成プログラムを使用する外部ユーザによって入力す
ることができる。本発明の一実施形態では、相互接続の
数値重みがより高くなればなるほど、タイミング性能に
対するその重大性がより高くなる。相互接続はそれらの
相互接続重みの単調非増大（ｍｏｎｏｔｏｎｉｃａｌｌ
ｙ ｎｏｎ−ｉｎｃｒｅａｓｉｎｇ）順序でキューイン
グされる。ステップ１６０２においては、ネットが順次
ルーティングされ、一方より高い重みを備えた相互接続
は始めに処理されかつより低い重みを備えた相互接続は
最後に処理される。この手順を使用することにより、ク
リティカルな相互接続はより短いワイヤスパンとともに
かつ低い抵抗率の層で導かれるよりよい機会を持つこと
になる。クリティカルな相互接続は出力接続、長い相互
接続、整列されたゲート、ドレイン、およびソース相互
接続、および歩留まりに影響を与える相互接続を含む。
数値重みが外部ユーザによって提供されない場合には、
ネットの重大性は自動的に決定される。このため、ステ
ップ１６０２においては、相互接続はそれらのトポロジ
に基づき順序付けられる。例えば、ＰＭＯＳおよびＮＭ
ＯＳトランジスタの出力ノードを接続するネット、ＰＭ
ＯＳトランジスタのみまたはＮＭＯＳトランジスタのみ
を接続するソース／ドレインネット（これらは水平の広
がりを有するが垂直の広がりを持たない）、および垂直
方向に整列されたネット（これらは垂直の広がりを持つ
が水平の広がりを持たない）がより高い重大性を与えら
れる。
【０１４０】全ての相互接続が時間重大性に基づき順序
付けられた後に、ステップ１６０４において、ルータは
レイアウト問題をその目標が全てのルーティング層にお
いて使用できるルーティングトラックの数を最大にする
ことである非一様仮想ルーティンググリッドへとマッピ
ングする。前記ルーティンググリッドはルーティングさ
れるべき各層がプロセス技術情報によって決定される異
なるスペーシング要求を持ち得るという意味で非一様
（ｎｏｎ−ｕｎｉｆｏｒｍ）である。このルーティング
技術の実施はデータ処理技術において良く知られており
かつ“Ａ Ｇｅｎｅｒａｌ Ｒｏｕｔｉｎｇ Ｓｙｓｔ
ｅｍ ｆｏｒ ＶＬＳＩ ＣｕｓｔｏｍＣｅｌｌ Ｌａ
ｙｏｕｔ”と題する、１９９２年にアメリカ合衆国、オ
ースチンにおけるテキサス大学（Ｕｎｉｖｅｒｓｉｔｙ
ｏｆ Ｔｅｘａｓ）に所在する間に出願人すなわち発
明者であるＭｏｈａｎ Ｇｕｒｕｓｗａｍｙによって書
かれたＰｈＤ論文により詳細に説明されている。
【０１４１】ルータがレイアウト問題を非一様仮想ルー
ティンググリッドへとマッピングした後、ステップ１６
０６において初期コアースルーティング（Ｃｏａｒｓｅ
Ｒｏｕｔｉｎｇ）が実行される。全ての相互接続のコ
アースルーティングは単一層のルーティングを仮定して
行なわれ、相互接続がそれらの重大性の順序で導かれ
る。このステップにおいて使用される重大性パラメータ
は前に述べた重大性に対応する。初期コアースルーティ
ングステップ１６０６を実行する上で、メイズルーティ
ング（Ｍａｚｅ Ｒｏｕｔｉｎｇ）アルゴリズムが使用
される。メイズルーティングアルゴリズムはコストメト
リックに基づき相互接続に対する最善のルートを決定す
る。コストメトリックは提案された相互接続ルートに対
する垂直および水平両方のワイヤ長さ、および提案され
たレイアウトから生じる曲がり（ｂｅｎｄｓ）、または
コーナの数を含む。前記コストメトリックはまたステッ
プ１６０２においてユーザによって前に提供された相互
接続の重大性情報を含む。
【０１４２】初期コアースルーティングがステップ１６
０６において行なわれた後、ステップ１６０８において
ワイヤグループがルーティング層に割当てられる。ワイ
ヤ、または電気的接続、の各グループは異なるネットに
属するワイヤが同じ層内で重複しないことを保証する上
で所定のコスト関数を最小にする目的をもって層に割当
てられる。この割当ては前記初期コアースルーティング
動作に基づいている。前のステップと同様に、より高い
重大性を有する相互接続は優先的な層割当てを与えられ
る。クリティカルな相互接続に対しては、できるだけ少
ない層遷移になるべきことが注目される必要がある。各
層遷移は容量を増大しかつタイミング性能を低下させ
る。さらに、クリティカルな相互接続に対しては、低い
抵抗率を有する層を使用することが望ましい。ステップ
１６０８を実施するため、シミュレーテッド・アニーリ
ング（Ｓｉｍｕｌａｔｅｄ Ａｎｎｅａｌｉｎｇ）およ
びタブ・サーチ（Ｔａｂｕ Ｓｅａｒｃｈ）に基づくア
ルゴリズムが使用される。これらのアルゴリズムを使用
する間に、前に説明したように重大性またはクリティカ
リティがコストファクタまたはコスト係数として使用さ
れる。前記シミュレーテッド・アニーリングおよびタブ
・サーチアルゴリズムはデータ処理技術において良く知
られておりかつここではさらに詳細には説明しない。
【０１４３】ステップ１６０８においてワイヤグループ
がルーティング層に割り当てられた後、改善されたルー
ティングおよびビア最小化ステップ１６１０が実行され
る。これは割り当てられた層におけるワイヤ接続を含む
最終的なルーティングステップである。ここで実施され
るルーティング方法の順次的な性質により、いくつかの
相互接続はルーティングコストを最適化するためにより
良好な様式で導くことができる。この可能性を探査する
ため、相互接続がそれらの重大性の順序で、１度に１つ
除去されかつより良好なルートを得るために再ルーティ
ングされる。さらに、このステップの実行の間に、層の
間の遷移の数を最小にし、冗長ビアを最小にし、かつ可
能な場合に相互接続長さを短縮するための試みがなされ
る。ルーティングが改善されかつ適切なエレメントが最
小化された後、ステップ１６１２は結果として得られた
ルーティングが受入れ可能か否かを判定する。もし結果
として得られたルーティングが受入れ可能であれば、ル
ーティング解（Ｒｏｕｔｉｎｇ Ｓｏｌｕｔｉｏｎ）が
提供される。もしそうでなければ、プログラム制御はス
テップ１６０８に戻り最適のルーティング構造を発生す
る試みにおいてワイヤグループをルーティング層へと再
割当てし続ける。
【０１４４】ルーティング解が計算された後、それはス
テップ１４１０に提供され該ステップはすべての相互接
続がルーティングされたか否かを判定する。もしすべて
の相互接続が正しくルーティングされていなければ、本
発明がすべての相互接続をルーティングできるようにす
るためステップ１４２０および１４２２が実行される。
前記エリアルータ（Ａｒｅａ Ｒｏｕｔｅｒ）は、コン
ポーネント配置ステップ１４４において得られた評価ま
たは推定に基づき決定される、固定されたスペースでル
ーティング動作を行う。実際のルーティングスペース要
求の非予測可能性（ｎｏｎ−ｐｒｅｄｉｃｔａｂｉｌｉ
ｔｙ）のため、エリアルータは少しの相互接続を導くよ
うにすることが可能である。この場合、本発明の方法は
ルーティングトラックの数の関数として測定される所定
の量でルーティングが行われる領域の拡張を可能にす
る。ルーティング領域のシステム的な拡張を達成するた
め発見的方法が使用される。この拡張動作は、ステップ
１４２０および１４２２を含み、「ルーティングスペー
スおよび方向決定」と題する以下のセクション“Ｆ”に
おいてより詳細に説明する。
【０１４５】もしすべての相互接続がルーティングされ
なければ、所望の数のエリアルーティングのトライアル
が試みられたか否かを判定するためステップ１４１２が
実行される。ステップ１４１２においてルーティング解
がさらにトライアルを行うことによって一層改善できる
ことが判定されれば、ステップ１４１６が実行される。
そのステップにおいては、ルーティングコストおよびビ
アコストが変更または修正される。コスト変更の後に、
エリアルーティングステップ１４０８が新しいコストと
共に行われる。従って、エリアルーティングステップ１
４０８は新しいルーティング解を提供する。ステップ１
４０８，１４１０，１４１２および１４１６が特定され
た反復数に対して繰り返されてひと組のルーティング解
を提供する。ステップ１４１４はその後エリアルーティ
ングステップ１４０８によって提供された前記ひと組の
解から最善のルーティング解を選び取る。このため、各
々のルーティングされた解は、ルーティングされた解の
品質を測定する、それに関連するソリューションコスト
（ｓｏｌｕｔｉｏｎ ｃｏｓｔ）を有する。最小のルー
ティング解コストを備えた解につながるトライアルが最
終的なルーティングされた解であるとして選び取られ
る。該ルーティング解コストは、とりわけ、すべての層
のルーティングにおける相互接続ワイヤの合計長さ、ル
ーティングにおいて使用されるビアの合計数のようなパ
ラメータを含む。
【０１４６】このセクションにおいて説明されるシステ
ムの動作は高いルーティングエリア利用性を保証する上
で非常に有用である。このシステムのそれぞれの段階に
おいて、それらのタイミングが合成される回路の電気的
性能にとって重大である相互接続に対して注意が行われ
る。さらに、前記ルータは単に専用のチャネルにおいて
のみではなく、トランジスタ装置の上においてもルーテ
ィングすることにより可変領域のより良好な利用を可能
にする。この特徴は現在商業的に入手可能なアプリケー
ションでは得られないものである。さらに、このシステ
ムは可変幅の相互接続が実施できるようにする柔軟性あ
る解を提供する。他の強力な特徴は個々の相互接続レベ
ルにおけるタイミングの制御である。さらに、システム
はアンテナ、ダイオードおよびタイのような特別の構造
へのルーティングを可能にする。また、該システムはセ
ル境界の上にあるポートに対し、ならびにセル境界内の
ポートに対しルーティングを可能にする柔軟性ある方法
を提供する。
【０１４７】Ｆ．ルーティングスペースおよび方向決定 前に述べたように、ＭＯＳ回路レイアウト合成における
３つの重要なステップはトランジスタの配置、相互接続
のルーティング、およびレイアウトにおける結果のコン
パクト化である。ルーティングステップは回路の電気的
接続性に従って適用可能な層におけるワイヤを使用して
ＮＭＯＳおよびＰＭＯＳトランジスタおよび信号入力−
出力ポートを接続することを含む。前記適用可能な層は
ポリシリコン、拡散、および多層金属を含む。典型的に
は、ある層の上のルーティングは１つの方向に行われ
る、しかしながら、この問題の複雑な性質のためルーテ
ィングの前に種々の層へのルーティング方向の割当てを
決定するのは困難である。同様に、回路のルーティング
を完成させるために必要とされるスペースを予測するこ
とも困難である。ルーティングに必要なトラックの数の
下側境界はトランジスタおよびポートの配置から推定で
きるが、しばしばルーティングを完成させるために必要
とされるトラックの実際の数はこの下側境界よりも大き
くなる。従って、本発明は必要な場合にルーティングの
ために利用可能なスペースを動的に増大するシステムを
構成する。
【０１４８】商業的に入手可能な従来技術の構成は層に
対して固定されたルーティング方向を実施しかつ強制す
る。これらの方向は各層の接続が水平方向にのみまたは
垂直方向にのみ可能であり、かつ２つは同じ層で混合す
ることができない点で固定されている。例えば、金属層
は垂直方向のワイヤのみを含むことができる。このルー
ティング方向の厳格な強制は利用可能なルーティングス
ペースの効率的な使用を行わない。従来技術の商業的に
入手可能なアプリケーションの硬直性はさらに各層に対
するルーティング方向が回路レイアウトツールの製造者
によって決定されかつ外部ユーザによってそのユーザの
回路と共に使用するためにより大きな最適化を与えるた
めに変更することができないことによって示されてい
る。１つのセルのレイアウトは一組の方向でレイアウト
された層によってより良好にレイアウトすることができ
るが、一方他のセルのレイアウトは第１のセルのレイア
ウトにおけるものに対し直交する方向でレイアウトされ
た対応する層の上のワイヤによってより最適にレイアウ
トできるかもしれないことに注目すべきである。さら
に、商業的に入手可能な従来技術の構成はセルが与えら
れたスペースでルーティングできないことが判定された
場合にルーティングチャネルを自動的に拡張するもので
はない。それらはルーティングの不首尾の位置を決定し
かつその情報を拡張の領域をみつけるために使用する能
力をもっていない。
【０１４９】ルーティングは典型的にはマンハッタンス
タイル（Ｍａｎｈａｔｔａｎ ｓｔｙｌｅ）のルーティ
ングを達成するために各層に対して好ましいルーティン
グ方向、水平または垂直、を含んでいる。本発明におい
て実施される方法は所定のルーティングコストメトリッ
クによって測定される最善のルーティング解が発生され
るように各層に対する好ましいルーティング方向の自動
的な選択を可能にするルーティングシステムを構成す
る。
【０１５０】さらに、自動化されたルーティングアルゴ
リズムへの入力の１つは本発明のルータが回路の相互接
続を完成させるために使用する固定された数の水平ワイ
ヤリングトラックである。利用可能なトラックの数はル
ーティングのために利用可能なスペースを決定する。ワ
イヤリングトラックの数はステップ１４４においてトラ
ンジスタおよびポートの配置に基づきルーティングの前
に評価または推定される。しかしながら、非常にしばし
ば、必要とされるトラックの実際の数は推定される値よ
りも大きく、それは必要とされるトラックの正確な数の
推定はルーティング問題の複雑な性質のため決定するの
が困難であるからである。前に述べたように、開示され
たシステムはルーティングのために利用可能なスペース
が自動的に増大される方法を実施する。これは本発明の
ルータが与えられたルーティングスペースにおいて相互
接続を完成させることができない場合には常にシステム
的な方法でルーティングのために利用可能な領域を拡張
することによって達成される。
【０１５１】このシステムの動作の間において、ルーテ
ィング段階は適切なルーティング層におけるワイヤによ
ってトランジスタおよび信号ポートを接続することを含
む。これらの層はポリシリコン、拡散および金属層を含
む。典型的には、各々のルーティング層はマンハッタン
スタイルのルーティングに対して水平または垂直方向で
ある好ましいルーティング方向を割り当てられる。前記
システムにおいて使用されるルータは各層に対する好ま
しいルーティング方向を自動的に決定するエリアルータ
であり、従って合計のワイヤ長さおよびビアの合計数の
関数として測定される、総合のルーティングコストメト
リックが最小化される。本発明のエリアルーティングス
テップは図４のステップ１５４において実施される。
【０１５２】図２８は、各層に対する好ましいルーティ
ング方向の選択を自動化しかつより多くのルーティング
スペースを提供することによりルーティングの完成を保
証するために使用されるシステムの概略を示すフローチ
ャートである。該エリアルータはある与えられた数のト
ラックを使用してルーティングコストメトリックの値を
最小にする目的で好ましいルーティング方向に基づき回
路をルーティングする。もし該システムが回路を完全に
ルーティングできなければ、ルータは後に説明する戦略
を使用してワイヤリングのために利用可能なスペースを
増大するループに入る。スペースが増大された後、ルー
タは再び回路をルーティングすることを試みる。上で言
及したループは図２８のステップ１４２０および１４２
２に対応する。
【０１５３】ルーティング領域の拡張はステップ１４１
０において判定されるようにレイアウトされるべき回路
が首尾よくルーティングされるかあるいは可能な拡張の
限界に到達するまで反復して実行される。ルーティング
解に対応するルーティングコストメトリックの値、Ｃ、
が記憶される。次に、ステップ１４１６において、各層
に対するルーティング方向が転換またはひっくり返され
る（ｆｌｉｐｐｅｄ）。言い換えれば、もしある層の好
ましいルーティング方向が水平であれば、それは垂直に
セットされかつ逆も同様である。ルーティングのプロセ
ス、ステップ１４０８、およびルーティング領域拡張、
ステップ１４２０、および１４２２、が新しい組の好ま
しい層の方向と共に次に反復される。転換された層方向
における最終的なルーティング解に対応するコストメト
リックのルーティングの値、Ｃｆ、が決定される。２つ
のルーティングコスト、ＣおよびＣｆ、の最善のものが
本発明のルータによって提供される最終的な解のために
使用される好ましいルーティング方向を決定する。この
決定ステップは図２８のステップ１４１４に対応する。
この場合、示されているように、２つの異なるルーティ
ングコスト構成またはルーティング方向が試みられるこ
とに注目すべきである。しかしながら、ここに説明され
た方法は２つのルーティングコスト構成に限定されるの
ではなく、複数のコスト構成によっても同様に動作す
る。複数のルーティングコスト構成の設定の場合は、ス
テップ１４１４はすべての異なるルーティング結果の内
で最善のルーティング解を選び取る。
【０１５４】図２８に見られるように、すべての相互接
続がいずれかのルーティングコスト構成に対して導かれ
なければ、ステップ１４２０および１４２２が実行され
る。ステップ１４２０の間に、拡張されるべきチャネル
が識別される。ステップ１４２０は図３１のステップ１
７０１，１７０４および１７０６においてより詳細に示
されている。識別されたチャネルの拡張の実行の最初の
ステップ１７０２においては、回路に対するレイアウト
領域全体は図３３に示されるようにＰＭＯＳおよびＮＭ
ＯＳトランジスタの各々の行対に対して３つのルーティ
ングチャネルに分割される。これらの３つのチャネルは
（Ａ）ＰＭＯＳトランジスタおよび電源導体の間の領
域、（Ｂ）ＮＭＯＳトランジスタおよびグランド導体の
間の領域、および（Ｃ）ＮＭＯＳおよびＰＭＯＳトラン
ジスタの間の領域である。その後、各チャネルの垂直方
向の広がりまたは範囲（ｖｅｒｔｉｃａｌ ｅｘｔｅｎ
ｔ）、Ａ，ＢおよびＣ、が決定される。垂直方向の広が
りは選択されたチャネルの尺度である。
【０１５５】次に、拡張されるべきチャネルを識別する
ため、図３１のステップ１７０４は本発明のルータが相
互接続しなかった相互接続端子を決定する。次に、ステ
ップ１７０６において、領域Ａ，ＢまたはＣから相互接
続端子に最も近い専用のルーティングチャネルが識別さ
れたチャネルとしてマーク付けられる。その後、ステッ
プ１４２０から、プログラムフローはステップ１４２２
に移される。
【０１５６】拡張ルーティングチャネルステップ１４２
２が図３１および図３２のステップ１７０８，１７１０
および１７１２においてより詳細に示されている。ステ
ップ１７０８においては、拡張のために識別されたチャ
ネルが考慮される。この考慮手順を実行するため、「カ
ットライン（ｃｕｔ−ｌｉｎｅ）」がステップ１７１０
においてこのチャネルを通って引かれる。そのようなカ
ットラインは図３２において３３０１，３３０２および
３３０３として表されている。次に、ステップ１７１２
において、この「カットライン」の上に横たわるレイア
ウトのすべての対象物またはオブジェクトが１つまたは
それ以上のルーティングトラックだけムーブアップまた
は移動される（ｍｏｖｅｄ ｕｐ）。前記対象物または
オブジェクトが移動される量はプリルーティングステッ
プ１５２において提供されるプロセス技術情報に基づ
く。例えば、１つのルーティングトラックはそれがその
上に実施されている層の１つのトラックに対して必要と
される幾何学的スペースに変換される。
【０１５７】上で述べた３つのステップ、１４２０，１
４２２および１４０８、の各々は反復して行われる。ス
テップ１４２２の手順はもしすべてのネットが完全にル
ーティングされるか、あるいは拡張領域の限界に到達す
れば終了する。この終了条件はステップ１４１０でチェ
ックされる。
【０１５８】ここで説明されたルータはそれぞの必要な
エレメントに対するルーティングスペースをシステム的
な方法で加えてレイアウトされる回路のルーティングの
完了を保証する能力を有している。従って、本発明は絶
対的に必要とされるだけのトラックが隙間なく集積され
たルーティングシステム内で回路のルーティングを完了
できるようにする。この柔軟性は完全に自動化された方
法で最適のレイアウトを得るために効果的にルーティン
グ動作を完了できるルーティング動作を生じる。ここで
説明した実施形態は垂直寸法のルーティング領域の拡張
を取り扱っているが、本発明は水平方向の寸法において
も同様にルーティング領域の拡張を可能にする。そのよ
うな場合、前記「カットライン」は垂直でありかつ対象
物は水平方向に移動される。
【０１５９】さらに、本発明はルーティングコストメト
リックに基づきひと組の最善の方向を選び取るために種
々のルーティング層のルーティング方向を自動的に変更
することによりセルのレイアウトが最適化されるように
する。本発明はこの柔軟性をステップ１４１６の使用に
よって実施する。図３３は、ステップ１４１６によって
実行される機能性をより詳細に示すフローチャートであ
る。ステップ１４１６によって実行される第１の機能に
おいては、回路レイアウトに関連するルーティングが探
査される。ステップ１８０６において図３３に示された
方法でルーティングコストが規定される。各層の回路レ
イアウトは３つのコストに関連しており、すなわち、水
平コストＨ、垂直コストＶ、およびビアコストＣであ
る。もし水平コストＨが垂直コストＶより小さければ、
この関係は評価または推定されている層に対するルーテ
ィングの好ましい方向は水平であることを示している。
ビアコストＣは１つの層から他の層への切り換えに関連
するペナルティを示している。ビアコストは各対の層に
対して変わることに注目すべきである。さらに、水平コ
ストおよび垂直コストの値は外部ユーザにより入力され
あるいはシステムにより決定できることに注目すべきで
ある。
【０１６０】ルーティングコストが規定された後、これ
らのコストを修正するために採用される２つの方法があ
る。この方法は図３３のステップ１８０８により詳細に
示されている。第１の方法では、水平および垂直ルーテ
ィングコストが転換されまたはひっくり返される（ｆｌ
ｉｐｐｅｄ）。言い換えれば、もしある層に対する好ま
しい方向が垂直であれば、それは水平にセットされ、か
つ逆も同様である。ルーティングコストを修正するため
の第２の方法では、各層に対する水平および垂直方向に
対する相対的コストが前記反対方向の前の値に必ずしも
関連しない他の値に変更される。説明の目的で、垂直方
向は水平方向の反対（ｏｐｐｏｓｉｔｅ）であり、かつ
水平方向は垂直方向の反対であることに注目すべきであ
る。さらに各層の対に対するビアコストもまた修正でき
ることに注目すべきである。その後、修正されたルーテ
ィングコストがステップ１４０８のエリアルータに提供
され、該ステップは前記新しい組のコストに基づきルー
ティングを行う。その後、ステップ１４１４が実行され
て最善の解を決定する。
【０１６１】本発明のこの部分は必要な場合にのみルー
ティングスペースを増大する方法を提供する。さらに、
本発明は領域または面積が最適化されるようにルーティ
ング方向のある層を自動的に選択する方法を提供する。
従って、本発明のルータは利用可能な領域のより良好な
利用を可能にする。同様に、本発明はトランジスタの上
をかつポートまたはタイへとルーティングできるように
し、かつ従来技術の構成のチャネルルータよりも大幅に
少ないコンタクトを生じる結果となる方法を実施でき
る。
【０１６２】Ｇ．グリッド化ポートのためのワイヤ最小
化 ＣＭＯＳ回路レイアウトにおける信号の入力および出力
（Ｉ／Ｏ）ポートは特定のグリッド位置上に配置される
ことが要求され、すなわち、ポートのＸおよびＹ座標は
特定されたグリッドサイズの整数倍でなければならな
い。これはクリティカルな合成ステップとしてレイアウ
トコンパクト化およびワイヤ最小化を使用する、自動レ
イアウト合成において意味がある。
【０１６３】この発明はワイヤ長さ最小化（Ｗｉｒｅ
Ｌｅｎｇｔｈ Ｍｉｎｉｍｉｚａｔｉｏｎ）の間にユー
ザが特定したグリッドの上に入力および出力信号ポート
を自動的に配置することを目指している。ワイヤ長さ最
小化はレイアウト合成のレイアウトコンパクト化プロセ
スにおける主たるステップである。（ここで開示されて
いるような）自動セル発生の間におけるユーザが規定す
るポートのグリッドは「配置およびルーティング（Ｐｌ
ａｃｅ ａｎｄ Ｒｏｕｔｅ）」ツールによる標準セル
のブロックレベルのルーティング可能性を容易に可能に
することを目指している。ワイヤ長さ最小化の間に、ポ
ートグリッド位置はレイアウトにおけるネットの対応す
る重み付けされたワイヤ長さが入力および出力（Ｉ／
Ｏ）ポートに対してユーザが特定したグリッド位置に違
反することなく最小化されるように選択される。この手
順はセルレイアウト合成プロセスを完全に自動化しかつ
デジタル集積回路（ＩＣ）を設計する上で使用されるべ
き最小の寸法の標準セルライブラリを作製するために必
須のものである。
【０１６４】コンパクタ（Ｃｏｍｐａｃｔｏｒ）は記号
的（ｓｙｍｂｏｌｉｃ）レイアウトからまたは（おおざ
っぱに設計された）物理的レイアウトから最小の領域を
占有する設計ルール的に正しい（ｄｅｓｉｇｎ−ｒｕｌ
ｅ−ｃｏｒｒｅｃｔ）物理的レイアウトを発生するため
に使用されるＣＡＤツールである。１次元の制約または
拘束グラフをベースとしたコンパクト化（Ｃｏｎｓｔｒ
ａｉｎｔ−Ｇｒａｐｈｂａｓｅｄ Ｃｏｍｐａｃｔｉｏ
ｎ）においては、コンパクト化問題は２つの独立のコン
パクト化に分離され、１つはＸ方向においてかつ１つは
Ｙ方向におけるものである。各々のコンパクト化のため
に、物理的接続および分離の拘束または制約を表す拘束
グラフが発生される。次に、該グラフは最長（またはク
リティカル）パス方法を使用してレイアウト面積を最小
にするよう解かれる。
【０１６５】前記拘束グラフにおいては、各々のレイア
ウト要素は頂点（ｖｅｒｔｅｘ）で表され、かついずれ
か２つの要素の間の物理的接続、サイズ、および分離の
拘束は対応するグラフの頂点の間のエッジによって表さ
れる。拘束グラフの例が図４４に示されている。コンパ
クト化はＹ方向に底部から頭部へとまたは下部から上部
へと行われる。コンパクト化または圧縮の方向におけ
る、拘束グラフによって表される、レイアウトの最小の
達成可能な寸法は拘束グラフの最長の（またはクリティ
カルな）パス（単数または複数）によって決定される。
クリティカルパス（Ｃｒｉｔｉｃａｌ Ｐａｔｈ）上の
頂点は「クリティカルな」頂点として知られておりかつ
セル寸法を限定しない頂点の残りは「ノンクリティカル
（Ｎｏｎ−Ｃｒｉｔｉｃａｌ）」頂点として知られてい
る。ノンクリティカルな頂点は固有のスラックまたはゆ
るみ（ｓｌａｃｋ）を有する。ある頂点のスラックはソ
ース頂点（Ｓｏｕｒｃｅ Ｖｅｒｔｅｘ）からのその最
大および最小の距離の間の差として規定される。クリテ
ィカルな頂点に対しては、前記最小および最大距離は等
しく、かつ従ってスラックは定義によりゼロである。
【０１６６】ここに開示される１次元のコンパクタにお
いて使用される最長（またはクリティカル）パスアルゴ
リズムは（ノンクリティカルな頂点を含む）すべてのレ
イアウト要素をレイアウト境界の１つから最小の可能な
距離へと移動する。入力および出力（Ｉ／Ｏ）ポートは
前記境界から最も近い可能なグリッド位置上に配置され
る。従って、すべてのレイアウト構成要素はレイアウト
の上部または左エッジに向かって引かれ、結果としてコ
ンパクト化方向に走るワイヤの延長を生じる。ワイヤの
延長は寄生容量および抵抗の増大のため電気的性能の低
下につながる。また、これらの延長されたワイヤはその
後のコンパクト化の間におけるレイアウト要素の直交す
る方向での移動を阻止することにより総合的なレイアウ
ト領域を増大する可能性がある。
【０１６７】ここに開示される「ワイヤ長さ最小化」方
法の１つの重要な目標はノンクリティカルなグラフの頂
点に対するコンパクト化方向に応じて軸に沿った位置を
選択し、この場合セルの寸法を増大することなく、いず
れの設計ルールの拘束およびオングリッド要求に違反す
ることなく対応する総合的な重み付けされたワイヤ長さ
を最小にすることである。ワイヤ最小化はグラフにおけ
るすべての頂点に対して最小および最大位置を決定する
ためにグラフを解いた後に行われる。
【０１６８】コンパクト化の間にグリッド位置の上に配
置されるポートのようなレイアウト要素に接続される相
互接続のワイヤ長さを最小にすることが重要である。こ
れらのポートのいくつかは与えられた拘束または制約を
満たすことができる１つより多くのグリッド位置をもつ
かもしれない。これらのポートをワイヤ長さ最小化の間
に他のグリッド位置に移動するためのメカニズムを提供
することにより、より良好な結果が達成できる。他のレ
イアウト要素と異なり、ポートはしばしば特定のグリッ
ド位置上に、すなわち、スラック領域におけるグリッド
寸法の整数倍で配置される必要がある。
【０１６９】グリッド上に配置されなければならない要
素はコンパクト化の間に「オングリッド（Ｏｎ−Ｇｒｉ
ｄ）」としてマーク付けられる。もし頂点グループにお
ける１つまたはそれ以上の頂点がオングリッド要素であ
れば、該頂点グループはグリッドサイズの整数倍によっ
てのみ移動されるべきである。図４６、図４７および図
４８においては、もしポートＣ ２５６８がグリッド上
に配置されなければ、それはワイヤＢ ２５６４が絶対
的にまっすぐとなるよう移動することができ、それによ
って最小の長さを生じる結果となる。しかしながら、も
しそれがグリッド２５６０上に配置されていれば、それ
は（他の要素に沿って）２つのグリッドポイントだけ下
に移動することができる。図４６のコンパクト化された
レイアウトでスタートすると、オングリッド要素の移動
を許容しないコンパクタおよびワイヤミニマイザ（Ｗｉ
ｒｅ Ｍｉｎｉｍｉｚｅｒ）によって発生されたレイア
ウトが図４７に示されており、かつオングリッド要素が
移動される場合は図４８に示されている。図４７に示さ
れるレイアウトにおいては、コンパクト化または圧縮の
間のポートの初期オングリッド配置はワイヤ最小化フェ
ーズの間に変更されない。達成されるワイヤ最小化はオ
ングリッドポートが図４８に示されるように新しい位置
に移動される場合により高くなる。
【０１７０】発行された文献では、ワイヤ長さの最小化
は特定のグリッド上に横たわる必要のないレイアウト形
状に制約されている。ＣａｄｅｎｃｅのＶｉｒｔｕｏｓ
ｏＬａｙｏｕｔ Ｓｙｎｔｈｅｓｉｚｅｒ（ＬＡＳ）お
よびＳｉｌｉｃｏｎ Ｃｏｍｐｉｌｅｒ Ｓｙｓｔｅｍ
ｓのＥｘｐｌｏｒｅｒ ＡｕｔｏＬａｙｏｕｔツールの
ような商業的に入手可能なツールでは、最終的にグリッ
ド上に配置されるレイアウトパターンに対してワイヤ最
小化が行われるという形跡はない。
【０１７１】図３４、図３５、図３６および図３７は、
コンパクト化における４つの異なるレベルのまたは段階
を示す標準セルレイアウトに対するものである。これら
はコンパクト化プロセスを説明するために使用される。
図３４は非圧縮またはアンコンパクト化（ｕｎ−ｃｏｍ
ｐａｃｔｅｄ）レイアウトを示す。
【０１７２】図３５は１つの方向または寸法でコンパク
ト化された図３４に示されるレイアウトを示す。この場
合、コンパクト化はＸ方向において達成されており、す
べての要素を左に圧縮している。ワイヤ最小化はまだ行
われていない。
【０１７３】図３６は、ワイヤ最小化が達成された後の
図３５に示されるコンパクト化されたレイアウトを示
す。コンパクト化およびワイヤ最小化は数回反復するこ
とができ、始めに１つの方向で、かつ次に他の方向で、
そして第１の方向に戻って行うこともできる。図３７に
示される結果はＸおよびＹ両方向に少なくとも１度コン
パクト化およびワイヤ最小化を行った後のレイアウトで
ある。
【０１７４】図３８は、図４のステップ１５６に示され
たコンパクト化または圧縮の動作を示すフローチャート
である。開始コンパクト化方向がステップ２５０２にお
いて決定される。レイアウトは始めに、外部パラメータ
によって決定されてＸまたはＹ方向でコンパクト化され
る。これは図９のステップ１９１，１９２および１９３
において決定される。好ましい実施形態では、コンパク
ト化プロセス全体は通常少なくとも２回、１回はＸ方向
でスタートし、かつ１回はＹ方向でスタートして、行わ
れる。
【０１７５】ステップ２５０２において開始方向を決定
した後、レイアウトはステップ２５０４において選択さ
れた方向でコンパクト化される。ステップ２５０４にお
ける、選択された方向でのコンパクト化の後に、ステッ
プ２５０６においてコンパクト化が完了したか否かのテ
ストが行われる。もしステップ２５０６においてコンパ
クト化がまだ完了していなければ、コンパクト化方向が
変更される、ステップ２５０８。Ｘ方向のコンパクト化
はＹ方向のコンパクト化に変更され、かつ逆も同様であ
る。結果的にルーチンはＸ方向およびＹ方向でのコンパ
クト化の間であちこちに切り換える。
【０１７６】ステップ２５０６に戻ると、好ましい実施
形態では、ループは４回まで反復される。もしレイアウ
トが始めにＸ方向でコンパクト化されれば、ループは３
回反復され、Ｘ，ＹおよびＸ方向でコンパクト化され
る。しかしながら、もしレイアウトが始めにＹ方向でコ
ンパクト化されれば、それはＹ，Ｘ，ＹおよびＸの順序
でコンパクト化される。常にＸコンパクト化で終了する
理由はいったん標準セル高さが適合すると（これはＹコ
ンパクト化の結果である）、最後のＸ方向のコンパクト
化はセル幅を最小にするため行われるからである。他の
実施形態は収穫逓減（ｄｉｍｉｎｉｓｈｉｎｇ ｒｅｔ
ｕｒｎｓ）のポイントに到達するまでＸおよびＹ方向の
間で反復することである。例えば、Ｘ方向でコンパクト
化しかつ次にＹ方向で行い、かつ次に結果として得られ
たレイアウトの寸法をＹおよびＸ方向において前のコン
パクト化から得られたレイアウトと比較し、何らかの改
善が最小しきい値より低い場合に停止する。あるいは、
各々のＸコンパクト化を前のＸコンパクト化に対して調
べ、かつもしコンパクト化が最小しきい値より上で行わ
れておれば、ＹおよびＸコンパクト化が次に実行され
る。
【０１７７】図３９はステップ２５０４における選択さ
れた方向でのコンパクト化の動作を示すフローチャート
である。始めに、ステップ２５１２において、レイアウ
トは頂点およびエッジからなるグラフへとマッピングさ
れる。各グラフの頂点はレイアウト要素（ｅｌｅｍｅｎ
ｔ）を表す。ステップ２５１４において設計ルールの制
約または拘束がグラフエッジとして加えられる。ステッ
プ２５１６においてコンパクト化の方向における最小領
域に対し制約グラフ（Ｃｏｎｓｔｒａｉｎｔ−Ｇｒａｐ
ｈ）が解かれる。図３４および３５に戻ると、このステ
ップは図３４から図３５への遷移を示している。図３５
においては、すべての要素はそれらがいずれかの設計ル
ールに違反することなく可能な限り左にコンパクト化さ
れている。これはＸ方向のコンパクト化である。この形
式の１次元のコンパクト化の技術はよく知られている。
１つの実施形態はクリティカルパスまたは制約グラフを
通るパスを見つけ、次にノンクリティカルパス上にある
頂点に対するスラックを決定し、次にそれらの位置をそ
れらの最小値にセットすることにより動作する。前記ク
リティカルパスは制約グラフを通る最も長いパスであ
り、かつ定義によりスラックを含まないものであること
に注意を要する。また、図３４および図３５の間で左へ
コンパクト化することによって示されているように、領
域の最小化が達成されることに注意を要する。左へ、か
つレイアウトの頭部への代わりに、レイアウトを右へ、
かつ底部へコンパクト化することにより、比較できる領
域最小化技術が達成できる。
【０１７８】ステップ２５１６において、最小領域に対
するグラフを解いた後、ステップ２５１８においてワイ
ヤ長さが最小化される。ワイヤ長さ最小化ステップ２５
１８の結果は図３５および３６の間の遷移において見る
ことができる。図３６におけるワイヤは総合的な重み付
けされたワイヤ長さを最小にするため、最小化されかつ
まっすぐにされている。もしワイヤ長さが図３６に示さ
れるように最小化されなければ、その後のＹ軸のコンパ
クト化はずっと大きな最終レイアウトを生じる結果とな
るであろう。
【０１７９】図４０は、ステップ２５１８からのワイヤ
長さ最小化機能の動作を示すフローチャートである。こ
の機能は、ステップ２５２２において、前記グラフの各
々のノンクリティカル頂点に対し重みを割り当てること
によって開始する。各々の重みの符号付きの大きさは対
応する頂点が移動される場合にワイヤ長さが増大される
かあるいは低減されるかを表す。該重みは頂点の間の対
応する相互接続に対する寄生負荷を表しかつ該寄生負荷
の関数である。
【０１８０】次に、ステップ２５２４においてグラフか
らツリー構造が構築される。該ツリーはノンクリティカ
ルなエッジによって頂点としてのレイアウト要素を接続
して構築される。１つの結果はクリティカルパス（単数
または複数）上の頂点を接続する１つまたはそれ以上の
サブツリーがあることになる。
【０１８１】ステップ２５２４においてグラフからツリ
ー構造が構築された後、サブツリーの１つが選択され
る、ステップ２５２６。それはクリティカルパス上に位
置する頂点において定着される（ｒｏｏｔｅｄ）。特定
された頂点において定着されたサブツリーの総合的な重
みが計算される、ステップ２５２８。次に該総合的な重
みが負であるか否かが試験される、ステップ２５３０。
もしステップ２５３０において、該総合的な重みが負で
なければ、前の２つのステップ、２５２６，２５２８、
が反復される。そうでなければ、ステップ２５３２にお
いて該サブツリーに対するローカルスラック（ｌｏｃａ
ｌ ｓｌａｃｋ）が検出され、該ローカルスラックの符
号が調べられる、ステップ２５３４。もし該ローカルス
ラックがステップ２５３４において正でなければ、前の
ループステップ２５２６，２５２８，２５３０および２
５３２が反復される。そうでなければ、ステップ２５３
６において、前記サブツリーにおいていずれかの頂点に
対する何らかのグリッド制約があるか否かが調べられ
る。もし制約があれば、ステップ２５３８において、オ
ングリッドスラックが計算される。いずれの場合も、サ
ブツリーがスラック距離だけ移動される、ステップ２５
４０。最後に、これが最後の頂点であるか否かが調べら
れる、ステップ２５４２。もしそれが最後の頂点でなけ
れば、ステップ２５４２、前の８つのステップ２５２６
〜２５４０が反復される。そうでない場合は、ワイヤ長
さ機能は完了し、かつステップ２５１８への戻りが行わ
れる。
【０１８２】図４１は、ステップ２５３２におけるロー
カルスラック検出機能を示すフローチャートである。始
めに、Ｓ１，Ｓ２，…，Ｓｎがサブツリーにおけるすべ
ての頂点のローカルスラック（Ｌｏｃａｌ Ｓｌａｃｋ
ｓ）であるものとして規定される、ステップ２５４６。
あるサブツリーにおける頂点のローカルスラックは該サ
ブツリーの部分でない頂点を移動させることなくそれが
移動できる最大距離として定義される。該サブツリーの
ローカルスラックは次に該ローカルスラックの最小値に
セットされる（すなわち、ローカル＿スラック＝ＭＩＮ
（Ｓ１，Ｓ２，…，Ｓｎ））、ステップ２５４８。
【０１８３】図４２は、ステップ２５３８における「オ
ングリッドスラック計算」ルーチンの動作を示すフロー
チャートである。始めに、Ｇ１，Ｇ２，…，Ｇｎがステ
ップ２５５２においてサブツリーのすべての頂点のグリ
ッドであるものとして規定される。次に、Ｍがステップ
２５５４においてＧ１，Ｇ２，…，Ｇｎの最小公倍数
（ＬＣＭ）にセットされる（すなわち、Ｍ＝ＬＣＭ（Ｇ
１，Ｇ２，…，Ｇｎ））。最後に、オングリッドスラッ
クがステップ２５５６において前記ローカル＿スラック
から前記ローカル＿モジュロＭを減算したものにセット
される（すなわち、オン＿グリッド＿スラック＝ローカ
ル＿スラック−（ローカル＿スラックＭＯＤ Ｍ））。
この場合、エレメントがオングリッドであるよう制約さ
れない連続的なケースはグリッドサイズが最小データベ
ース粒度（ｍｉｎｉｍｕｍ ｄａｔａｂａｓｅ ｇｒａ
ｎｕｌａｒｉｔｙ）に等しい場合として処理できること
に注目すべきである。
【０１８４】図４３は、簡単なレイアウトの例を示す。
図４４は図４３におけるレイアウトの制約グラフ表現で
ある。ソース、ＶＡ，ＶＢ，ＶＥ，ＶＣ、およびシンク
の間の点線のエッジはクリティカルパスを識別させてい
る。該グラフの各頂点は図４３におけるレイアウト要素
を表している。図４５は図４４の頂点に対応する頂点の
重みおよびグリッド要件を示すテーブルである。
【０１８５】図４６，４７および４８はワイヤ最小化を
示す簡単なレイアウトである。これら３つのレイアウト
はそのフェーズの間にオングリッド要素が、これらの要
素に対するオングリッド要件を維持する一方で、移動で
きるようにするメカニズムを提供するいくつかの利点を
示すために使用される。
【０１８６】図４６は、ステップ２５１６におけるコン
パクト化の後であるが、ステップ２５１８における、ワ
イヤ最小化の前のレイアウトを示す。該レイアウトは２
つのワイヤ、すなわちワイヤＡ ２５６２およびワイヤ
Ｂ ２５６４を有する。これらの図において移動されな
い、ポートのような、２つの要素２５６６がある。ま
た、グリッドライン２５６０上に位置するＩ／Ｏポート
２５６８がある。コンパクト化の方向は上、２５５８、
である。ワイヤＢに対する、２５６５、およびポートＣ
に対する、２５６９、スラックもまた示されている。
【０１８７】図４７はＩ／Ｏポート２５６８が移動する
のが許されない場合におけるワイヤ最小化を示す。せい
ぜい、ワイヤＢ ２５６４はＩ／ＯポートＣ ２５６８
の頭部エッジからＩ／ＯポートＣ ２５６８の下部エッ
ジへと移動できるのみである。
【０１８８】図４８は、ワイヤ長さを最小にするために
Ｉ／Ｏポート２５６８が他のグリッド位置２５６０に移
動できるようにするメカニズムを提供する効果を示して
いる。ワイヤＢ ２５６４の垂直寸法２５６７に注目す
べきである。それは図４７におけるものよりも図４８に
おいてはるかに短くなっている。これはＩ／ＯポートＣ
２５６８を２グリッドライン２５６０下に移動した結
果生じる。ワイヤＢ２５６４は従ってＩ／ＯポートＣ
２５６８が図４６においてその上に位置したグリッドラ
イン２５６０とそれが図４８において位置したグリッド
ライン２５６０の間の間隔だけほぼ短くなっている。
【０１８９】図４９および図５０は合わせてオングリッ
ドポートを備えた標準セルにおけるワイヤ最小化の利点
を示す。双方の図面において、メタル１から作成され
た、ＶＤＤに対する頭部導体２５７０およびグランドに
対する底部導体２５７１がある。４つのＩ／Ｏポート２
５７２がある。該ポートはメタル１ワイヤ２５７４によ
って接続されている。このレイアウトはまたポリワイヤ
２５７６および拡散領域２５７８を含む。
【０１９０】図４９はＩ／Ｏポート２５７２を移動しな
いワイヤ最小化を示す。図５０はワイヤ最小化の間にポ
ートが移動されたワイヤ最小化を示す。この結果、メタ
ル１ワイヤ２５７４および３つのポリワイヤ２５７６が
図４９に比較して図５０においては大幅に短くなってい
る。これはポートを他のグリッド位置に移動できるよう
にしたことに起因する。より短いワイヤのため、回路の
性能は実質的に改善される。また、このワイヤの短縮は
ＶＤＤ導体２５７０および上部拡散領域２５７８によっ
て形成されたトランジスタの間の２つのワイヤの長さを
犠牲にして達成されていることに注目すべきである。
【０１９１】ここに示したワイヤ長さ最小化の手法はよ
り包括的（ｃｏｍｐｒｅｈｅｎｓｉｖｅ）でありかつ従
来技術において得られた入力および出力（Ｉ／Ｏ）ポー
トのオングリッド要件に違反することなくワイヤ長さの
最小化を達成する。このレイアウト合成手法において
は、より良好な電気的特性を備えた回路レイアウトが信
号に対する低減された寄生負荷により発生される。この
包括的なワイヤ最小化はいずれの商業的に入手可能なツ
ールによって発生されるレイアウトと比較してもより密
度の濃いレイアウトにつなげることができる。
【０１９２】Ｈ．ノッチ、タイ、およびコンタクト充填
フロー 半導体設計の完全性を確認するために設計ルールを使用
することは半導体技術において知られている。一般に、
設計ルールは半導体レイアウトの２つの構造の間の最小
間隔を特定する。これらの構造は同じまたは異なる「マ
スク」層の上にあるものとすることができる。歴史的に
は、設計ルールは２つの方法の内の１つで使用されてき
た。第１に、設計ルールはある構造が他の構造に対し設
計ルールが許容するよりも近く配置されあるいはルーテ
ィングされないことを保証するために自動レイアウトツ
ールによって使用されてきた。例えば、もし第１のネッ
トが前もってある与えられた層の上にルーティングされ
ており、かつ第２のネットが同じ層の上にルーティング
されているプロセスにあれば、設計ルールは第２のネッ
トが第１のネットに対して特定された設計ルールの距離
よりも近く配置されないようにルータによって固守され
る。
【０１９３】設計の構成要素の配置およびルーティング
に続き設計ルールのチェック（ＤＲＣ）を動作させるこ
とは設計ルールを使用する第２の方法である。いくつか
のＤＲＣチェックは共通の層の上の２つの構造が、スペ
ーシング設計ルールのような、設計ルールに違反するか
否かを判定するために層ごとに行われる。他のＤＲＣチ
ェックは複数の層の上の２つまたはそれ以上の構造が、
オーバラップまたはスペーシング設計ルールのような、
設計ルールに違反するかを判定するために層の間で行わ
れる。ＤＲＣチェッカは各構造を個別に評価して第１の
ネットに対するいずれか他の構造が設計ルールに違反す
るか否かを判定する。ＤＲＣチェッカはレイアウト設計
者が訂正するエラーのリストを出力する。
【０１９４】従来技術の方法は、有効ではあるが、いく
つかの制限を有する。第１の制限はＤＲＣチェッカはあ
るレイアウトが有効であるか否かを確認するためのメカ
ニズムを有するが存在し得るエラーを修正する方法を含
まないことである。第２の制限はＤＲＣチェッカは一般
に同じ構造に対して共通の１組の設計ルールを適用する
ことである。ある層の上の、相互接続のような、種々の
構造がそれらが他の構造と同じ設計ルールを守る必要が
ない様式で他の構造と関連するという事実は考慮しな
い。これは結果としてスペース効率の悪い設計となる。
ＤＲＣチェッカはスペース効率のよい設計を生成するよ
う試みるものではなく、またそれらは識別されたエラー
を訂正しようと試みるものでもない。このタスクは一般
にレイアウト設計者による人手による変更を必要とし、
結果として増大したターンアラウンド時間およびスペー
ス効率のより悪いレイアウトを生じる。
【０１９５】従って、スペース効率のよいレイアウトを
自動的に生成しかつＤＲＣの正しさを保証する方法をも
つことが望ましい。
【０１９６】図５１は、形状充填（ｓｈａｐｅ ｆｉｌ
ｌｉｎｇ）のための方法２０１０を示すフローチャート
である。形状充填２０１０はステップ２０１１で始ま
り、そこで隣接またはアバットメント（ａｂｕｔｍｅｎ
ｔｓ）が加えられる。これらのアバットメントは処理さ
れているレイアウトと設計ルールの相互作用または相互
の影響をもち得る他の構造をエミュレートする。例え
ば、標準的なセルレイアウトにおいては、設計ルール
が、窒化物およびウエル層のような、特定の層の間に存
在する。これら２つの層の間の違背（ｖｉｏｌａｔｉｏ
ｎ）は、各々がそれ自体設計ルール的に正しい、２つの
セルが大きな設計において並んで配置される場合に生じ
得る。このタイプの設計ルールの違背が生じるのを防止
するため、レイアウトの側部に人工的な形状が加えられ
て設計ルールの違背を防止する。これらの人工的な形状
は各セル内にプレースホルダ（ｐｌａｃｅｈｏｌｄｅｒ
ｓ）を導入し、それによってその後のステップ２０１
６，２０１２，２０１３，２０１４および２０１５が正
しく動作するようにする。この発明の好ましい実施形態
では、処理されているレイアウトの存在する境界の外側
にマスク層の上にアバットメントが加えられる。アバッ
トメントはまた処理されているレイアウトの存在する境
界の内側および外側の双方でウエル層の上に加えること
もできる。アバットメントの寸法は直接特定することが
でき、あるいはそれらは処理されているレイアウトに当
接または隣接し得る複数のレイアウトの内の各々の隣接
するレイアウトを考慮しかつさらに隣接するレイアウト
におけるレイアウト要素が処理されているレイアウトに
よって必要とされるスペースを侵食する場所をさらに考
慮することにより決定できる。
【０１９７】次に、ステップ２０１６において、レイア
ウトの自動コンパクト化が行われる。このコンパクト化
ステップの間に、同じネット上に所在する対象物または
オブジェクトに対するスペーシングのルール違反は許容
される。これは同じネットの対象物の間で設計ルールの
違背が発生するのを許容する。しかしながら、異なるネ
ットにおける対象物は技術によって特定されたルール要
求を厳格に維持することになる。与えられた構造形式に
対し同じネットの設計ルールを強制する、従来技術と異
なり、ネットのような、構造属性に基づく変化する設計
ルールを使用することは設計の改善されたコンパクト化
を可能にする。同じネットの設計ルールは無視されるか
ら、その違背の処理が後にフロー２０１０において必要
とされるであろう。
【０１９８】次に、ステップ２０１２において、前記コ
ンパクト化ステップ２０１６によって導入されたノッチ
を自動的に充填するためにノッチ充填方法が使用され
る。ステップ２０１２のノッチ充填技術は後にさらに詳
細に説明する。次に、ステップ２０１３において、タイ
充填技術が行われる。このステップにおいては、基板お
よびウエルのタイが利用可能なスペースへと配置され
る。これはさもなければ不十分なまたは最小のタイカバ
レージをもつことになるいくつのセルが適切に、かつ設
計ルールに従って、機能できるようにする。このステッ
プがノッチ充填ステップの後に行われることは重要であ
り、そうでなければタイは存在するノッチ内に配置さ
れ、それによって他の設計ルールの違背を生じることな
くノッチを充填することは不可能になる。ステップ２０
１３のこの特定の構成は後により詳細に説明する。
【０１９９】次に、ステップ２０１４において、コンタ
クト充填が行われる。このステップでは、冗長コンタク
トおよびビアが自動的に加えられ、かつコンタクトおよ
びビアのランディング（ｌａｎｄｉｎｇｓ）およびカバ
リング（ｃｏｖｅｒｉｎｇｓ）が拡張される。これは個
々のビアのショートまたはオープンによって導入される
単一ポイントの障害を低減することにより歩留り、また
はレイアウトのウエハ歩留りごとの良好なダイを増大さ
せる。このステップはタイ充填のステップ２０１３の後
に行われることは重要であり、それはステップ２０１３
において加えられるタイはステップ２０１４において処
理されるべき余分のコンタクトを導入することがあるか
らである。さらに、好ましい実施形態では、ステップ２
０１４および２０１３はステップ２０１２の前に行わ
れ、それは充填されたノッチは今やタイおよび／または
コンタクトのための十分大きなスペースを生成できるか
らである。コンタクト充填のステップ２０１４は後によ
り詳細に説明する。
【０２００】次に、ステップ２０１５において、長いタ
イの除去が行われる。長いタイはタイ拡散層の一部が特
定の距離内にないか、あるいはそのそれぞれの電力層へ
のいずれかのコンタクトの設計ルール内にない場合に生
じる。ステップ２０１５は後により詳細に説明するよう
にタイ拡散層のこの部分を除去する。ステップ２０１５
はまたステップ２０１１において加えられた人工的な隣
接を除去することができる。
【０２０１】次に、ステップ２０２０において、前記充
填ステップ２０１２，２０１３および２０１４が付加的
な形状を加えたか否かの判断が行われる。これは一般に
初期レイアウトの形状を完成したレイアウトの形状と比
較することによって行われる。もし差が存在すれば、形
状が加えられたことが分かる。形状が加えられた場合に
は、ステップ２０１２のノッチ充填に戻りかつステップ
２０１２のノッチ充填、ステップ２０１３のタイ充填お
よびステップ２０１４のコンタクト充填を反復していず
れかの導入された違背が確実に考慮されることが必要で
ある。このループは何らの形状も加えられなくなるまで
反復され、その時点ですべての設計ルールの違背が訂正
されたことが保証される。
【０２０２】いったん何らの形状も加えられていないこ
とになると、方法２０１０のフローはステップ２０２１
で続けられる。ステップ２０２１においては、今修正さ
れたレイアウトにおいて何らかのエラーが残っているか
否かの判断が行われる。エラーが残っている場合には、
前のフローにおいてどこかで導入された妥協できない設
計ルールのエラーがあることを示す。この場合は、コン
パクト化ステップ２０１０に戻りかつフロー２０１０を
行う異なる構造形状を有する開始レイアウトを発生する
ために他のコンパクト化を行う必要がある。他のエラー
が存在しない場合は、フローはステップ２０１５におい
て続けられ、そこでステップ２０１１において加えられ
たアバットメントが、後に説明するように、除去され
る。
【０２０３】フロー２０１０は、与えられた標準セル、
または他の設計、に対して設計ルールが改善されたコン
パクト化を許容するため選択的に無視できる点で、従来
技術よりも改善を与える。このコンパクト化に続き、本
発明はそれらが始めに無視された結果として導入される
設計ルールの違背を自動的に訂正する。例えば、共通の
ネットに対するオブジェクトがお互いに何らの関係もも
たないネットと同じ厳格な設計ルールに適合する必要が
ないという事実により、より大きなコンパクト化が利用
できる。このより大きなコンパクト化は設計ルールの違
背を導入し、該違背はノッチ充填、タイ充填およびコン
タクト充填ステップを行い、かつ次に好ましい実施形態
に対してはこの順序でそれらを反復することによって訂
正される。このようにして、１つのステップで導入され
たエラーはその後のステップで検出されかつ訂正され
る。方法２０１０の総合的な効果は高い密度、高い歩留
りの設計を生じる結果となり、これはより少ない反復お
よび低減された製造コストと共に改善された期間で作製
できる。
【０２０４】図５２は、図５１のノッチ充填ステップ２
０１２を行うための方法２０２４を示すフローチャート
である。ノッチ充填２０２４はステップ２０２５で始ま
り、そこで設計レイアウトが一連の形状に変換される。
次に、ステップ２０２６において、レイアウトの各層に
対する封鎖またはブロッケージ（ｂｌｏｃｋａｇｅ）形
状が決定される。次に、ステップ２０２７において、す
べての単純なまたはシンプルノッチ（ｓｉｍｐｌｅ ｎ
ｏｔｃｈｅｓ）が与えられた層に対して充填される。こ
れに続きステップ２０２８が行われ、そこでは与えられ
た層に対するすべてのストレート（ｓｔｒａｉｔｓ）が
拡張される。次に、ステップ２０２９において、各々の
与えられた形状に対してすべてのイスマス（ｉｓｔｈｍ
ｉ）が拡張される。次にステップ２０３０において、各
々の与えられた形状に対するすべてのアイランド（ｉｓ
ｌａｎｄｓ）が拡張される。次に、ステップ２０３５に
おいて、各々の与えられた形状に何らかの領域が加えら
れたか否かの判断が行われる。ステップ２０３５が真で
あることが見いだされかつ領域が加えられている場合に
は、ステップ２０３５に続きステップ２０２６が行われ
かつ前に述べたように続けられるが、ステップ２０３０
が真でないことが見いだされかつ何らの形状も加えられ
ていない場合には、個々の形状はステップ２０３１にお
いてレイアウトに変換される。ステップ２０２５〜２０
３１は後により詳細に説明する。
【０２０５】図５２のノッチ充填２０２４は図５１のノ
ッチ充填ステップ２０１２の詳細な表現を示す。ステッ
プ２０２５において、設計レイアウトが一連の形状に変
換される。これは図５３のレイアウト図を参照してより
詳細に説明する。図５３は半導体セルの代表的なレイア
ウト２０４６を含む。該レイアウトは当業者に理解され
るようにいくつかの層を含んでいることに注意を要す
る。レイアウト２０４６を一連の形状に変換することに
より、各層はそれ自身の形状によって表される。サンプ
ルレイアウト２０４６はメタル１形状２０４７および拡
散形状２０４８へと変換される。説明の目的のみで２つ
だけの層およびそれらの対応する形状が示されているこ
とに注意を要する。付加的な層を有するレイアウト２０
４６は発生される対応する付加的な形状を有する。いっ
たん図５３で表される各形状が発生されると、もとのレ
イアウトは各形状をもとのレイアウトのデータベースに
表現される個々の層に変換し戻すことにより再現でき
る。本発明により働きかけられるのはこれらの個々の形
状である。当業者には、個々の形状はある与えられた設
計ツールに特定的に関連するデータベースによって表現
されることが理解される。使用されるデータベース構造
は本発明の好ましい実施形態に特定のものではない。
【０２０６】図５４は、図５２におけるステップ２０２
６を詳細に示す方法２０４０をさらに詳細に説明するフ
ローチャートである。最初のステップ２０４１において
形状Ｓｃで始まり、Ｓｃに関連する空の（ｅｍｐｔｙ）
ブロッケージ形状Ｂｃがステップ２０４２において生成
される。次に、ステップ２０４６においてさらに形状が
あるかにつきテストが行われる。もしここで処理される
べき形状がそれ以上存在しなければ、方法２０４０は完
了する。そうでなければ、ステップ２０４３において第
２の形状Ｓｎが選択される。形状Ｓｎは形状Ｓｃと同じ
レイアウトに関連しているがレイアウトの異なる層を表
していることに注意を要する。次に、ステップ２０４９
において、層ＣおよびＮの間にスペーシングルールが存
在するか否かの判定が行われる。例えば、もしレイアウ
トの層Ｃとレイアウトの層Ｎとの間に、層Ｃの構造エッ
ジと層Ｎの構造エッジとの間に１ミクロンのスペーシン
グを要求するスペーシングルールが存在すれば、スペー
シングルールが存在するものとみなされる。スペーシン
グルールが存在しない場合には、ステップ２０４６にお
いてテストすべきさらに他の形状に関して判定が行わ
れ、かつもし他のものが存在すれば、ステップ２０４３
において異なる形状Ｓｎが選択され、すべての形状が試
験されるまで反復される。
【０２０７】ステップ２０４９においてレイアウトの層
ＣおよびＮの間にスペーシングルールが存在することが
判定された場合には、形状Ｓｎはスペーシングルールの
値Ｔだけステップ２０４４において増大または成長され
て（ｇｒｏｗｎ）形状Ｓｔを生成し、この場合Ｔは設計
ルールのスペーシング値である。用語「成長される」に
ついては後に説明する。次に、ステップ２０４５におい
て、Ｂｃと前記成長された形状Ｓｔの間で結合（ｕｎｉ
ｏｎ）が行われる。この結合の結果は前の値Ｂｃを置き
換える。例えば、始めに、Ｂｃが以前として空のブロッ
ケージ形状を表している場合、ＢｃおよびＳｔの結合は
Ｓｔの値に等しくかつＢｃに格納されることになる。層
Ｃに関連するすべての設計ルールが処理されるまでステ
ップ２０４６，２０４３，２０４９，２０４４および２
０４５が反復される。本発明の好ましい実施形態では、
方法２０４０はレイアウトにおける各層Ｃに対して１度
ずつ、複数回行われる。方法２０４０の動作は図５５を
参照して説明される。
【０２０８】図５５は、６つの形状を含むブロック図で
ある。３つの入力形状はポリシリコン形状２０５０（ｐ
ｏｌｙ）、メタル１形状２０５２（Ｍ１形状）、および
拡散形状２０５３である。ポリ形状２０５０はＳｃに対
応し、かつメタル１形状はＳｎに対応するものと仮定す
る。さらに、形状２０５０に含まれるポリと形状２０５
２に含まれるメタル１との間で特定される設計ルールが
あるものと仮定する。メタル１形状２０５２は設計ルー
ル量Ｔだけ成長されかつポリブロッケージ形状２０５５
に格納される。メタル１形状２０５２は正領域２０６０
および２０６１を含む場合には、正領域２０６０および
２０６１が成長または拡大され、かつポリブロッケージ
形状２０５５にセーブされかつ正領域２０６０′および
２０６１′で表わされることが分かる。同様に、拡散形
状２０５３の正の領域もポリブロッケージ形状２０５５
内に導入されポリ形状２０５０および拡散形状２０５３
の間に設計ルールが存在することを示す。
【０２０９】同様にして、拡散ブロッケージ形状２０５
６、およびメタル１ブロッケージ形状２０５７が３つの
形状の各々の間に共通の設計ルールが存在することを想
定して形成される。ポリブロッケージ形状２０５５はポ
リシリコンのレイアウト要素が加えることができずある
いは拡張できない領域を示す。言い換えれば、ポリブロ
ッケージ形状２０５５は与えられた半導体設計に対して
ポリが存在することが許されない領域を示す。同様に、
拡散ブロッケージ形状２０５６およびメタル１ブロッケ
ージ形状２０５７は拡散およびメタル１が存在すること
が許されないことを示す。
【０２１０】Ｉ．ノッチ充填 図５６〜図５９は、種々の形状に対して、算術機能のよ
うな、種々の機能の影響を示すレイアウト図である。図
５４のステップ２０４４において使用されているよう
な、増大または成長（ｇｒｏｗ）機能が図５６に示され
ている。形状Ｓ２０７０は初期形状を示す。−５だけ成
長した場合、結果として得られる形状は（Ｓ グロー
−５）２０７１によって示される。−５の「成長」また
は「グロー」（ｇｒｏｗ）は実際上形状Ｓ ２０７０を
縮小させる。グロー機能の間に、各エッジはグロー値
（ｇｒｏｗ ｖａｌｕｅ）にしたがって移動される。あ
るグロー値が負である場合、各エッジは内部へ移動し、
この場合内部は形状の本体部を言及している。逆に、正
のグロー値は各エッジが特定された量だけ外方へ移動す
るようにさせる。したがって、形状２０７１は−５の成
長またはグローの後に形状２０７０よりも際立って小さ
くなっている。
【０２１１】形状２０７０において始めに見られた小さ
な付属物（ａｐｐｅｎｄａｇｅ）が形状２０７１におい
ては消えていることに注目することが重要である。これ
は、付属物２０７３のような、付属物を形成するエッジ
が成長距離の２倍以内にある場合に生じる。例えば、付
属物２０７３の２つの対向する側部の間の距離が１０ユ
ニット離れておりかつ各側部が５ユニットだけ内側に成
長すれば、１０の幅の総合的な低減が生じかつ付属物が
消滅する。当業者にはそのような成長機能は形状Ｓを表
わすデータベースに働きかけることが理解されるであろ
う。
【０２１２】形状（Ｓ グロー −５）２０７１は次に
＋５だけ成長されて形状（（Ｓ グロー −５） グロ
ー ５）２０７２を形成する。この状況では、各エッジ
は５だけ外側方向に移動し、かつ総合的な効果は形状２
０７０の付属物２０７３が除去されたものとなることが
分かる。
【０２１３】結合（ｕｎｉｏｎ）機能が図５７に示され
ている。結合は２つまたはそれ以上の形状の間で生じ
る。この例では、結合は形状Ｘ ２０７５および形状Ｙ
２０７６の間で行なわれ結果として形状２０７７を生
じる。説明の目的で、形状２０７７に示されたＸおよび
Ｙの結合は独自のクロスハッチングを含んでいるが、こ
れは図面の明瞭化のために行なわれており、本発明の好
ましい実施形態では、新しい形状は始めの特定の形状の
間で区別を行なうものではない。本発明の別の実施形態
では、新しい形状は始めの特定の形状の間での区別を行
なうことができる。
【０２１４】図５８は、インターセクションまたは交差
（ｉｎｔｅｒｓｅｃｔｉｏｎ）機能を示す。インターセ
クションは形状Ｘ ２０７５および形状Ｙ ２０７６の
間の交差のような２つまたはそれ以上の形状の間で生じ
る。インターセクションは形状２０７８に示されるよう
に両方の形状Ｘおよび形状Ｙに共通の領域を生じさせ
る。
【０２１５】図５９は一方の形状を他方のものから減算
（ｓｕｂｔｒａｃｔｉｏｎ）することを示す。特に、図
５９はＸ−ＹおよびＹ−Ｘの結果を示している。Ｘは図
５９の形状Ｘ ２０７５と同様のものであり、一方Ｙは
図５９の形状Ｙ ２０７６と同様のものである。形状Ｙ
２０７６が形状Ｘ ２０７５から減算される場合は、
形状Ｘ ２０７５および形状Ｙ ２０７６の間で共通な
部分が形状Ｘ ２０７５から除去され結果として形状
（Ｘ−Ｙ）２０７９を生じる。同様に、Ｘ ２０７５が
Ｙ ２０７６から減算される場合は、形状（Ｙ−Ｘ）２
０８０が生成される。
【０２１６】図６０は図５２に示される方法２０２４に
対応するさらに他の用語を定義するために使用されるレ
イアウト図である。図６０は２つの正の領域２０３５お
よび２０３６を有する形状２０３４を含んでいる。正の
領域は最大に隣接するまたは連続する形状の部分である
ことに注目すべきであり、かつ１つの形状は形状２０３
４に示されるように単一の正の領域または複数の正の領
域から構成できることに注意を要する。
【０２１７】形状２０３４はそれ自体において正の領域
であるアイランド（ｉｓｌａｎｄ）２０３６を含んでい
る。アイランドはある特定された必要な最小領域より下
の領域を有する正の領域であると定義される。形状２０
３４はイスマス（ｉｓｔｈｍｕｓ）２０３９を含む。イ
スマスは最小幅の値より低い正の領域の部分である。言
い換えれば、イスマス２０３９は要求される設計ルール
幅より小さいものである。形状２０３４はまたストレー
ト（ｓｔｒａｉｔ）２０３８およびストレート２０４０
を形成している。ストレートは１つまたはそれ以上の正
の領域の２つのコーナの間に形成される。ストレート２
０３８は共通の正の領域の２つのコーナによって形成さ
れるストレートであり、一方ストレート２０４０は別個
の正の領域のコーナ部分によって形成される。最後に、
形状２０３４は単純なノッチまたはシンプルノッチ（ｓ
ｉｍｐｌｅ ｎｏｔｃｈ）２０３７を含む。シンプルノ
ッチは最小の設計ルール仕様より低いある正の領域内の
くぼんだ領域である。シンプルノッチ、ストレート、ア
イランド、およびイスマスという用語は図５１における
ステップ２０１２において包括的に「ノッチ」として言
及されかつ用語「ノッチ充填」によって包含されること
に注意を要する。ステップ２０１２における用語ノッチ
充填は形状２０３４に示される４つの設計ルール違反の
訂正に言及している。
【０２１８】図６１は、図５２におけるノッチ充填ステ
ップ２０２７をより詳細に示す「ノッチ充填」方法２０
８２のフローチャートである。ステップ２０８３におけ
る形状Ｓ１およびステップ２０８４における最小シンプ
ルノッチ値Ｄｎでスタートして、形状Ｓ１は値Ｄｎ／２
だけ成長されてステップ２０８５において成長された形
状を形成する。次に、前記成長された形状はさらに値−
Ｄｎ／２だけ成長されてステップ２０８６における形状
Ｓ２を生成する。
【０２１９】図６２は図６１におけるノッチ充填２０８
２の効果を示す一連のレイアウト図である。図６１にお
ける形状２０９０はステップ２０８３からの初期形状Ｓ
１を示す。形状２０９１はステップ２０８５の「成長さ
れた」形状を表わす。成長された形状２０９１において
は、形状２０９０の無効なノッチは消えていることに注
目すべきである。形状２０９２は値−Ｄｎによって成長
された（すなわち、Ｄｎによって縮小された）「成長さ
れた」形状２０９１を示している。形状２０９２は実際
上成長されかつその後共通の値によって縮小されてい
る。総合的な効果はサイズＤｎまたはそれより小さい無
効なノッチを除去し、一方それ以外は初期形状２０９０
の完全性を維持することである。したがって、ノッチ充
填方法２０８２は「同じネット」設計ルールが一時的に
無視される場合に生じるノッチを除去するために使用で
きる。本発明の好ましい実施形態では、ステップ２０８
６において生成される形状Ｓ２はほぼ形状Ｓ１に割当て
られ、形状Ｓ１の場合の内容を置き換えている。
【０２２０】図６３は図５２のステップ２０２８をより
詳細に示すフローチャートである。方法２１００はステ
ップ２１０２における形状Ｓ３およびステップ２１０４
におけるブロッケージ形状と共にスタートする。ブロッ
ケージ形状は図５２のステップ２０２６において発生さ
れる、Ｂｃのような、ブロッケージ形状の１つとするこ
とができる。次に、ステップ２１０３において空の形状
（“ａｃｃｕｍ”）が規定される。形状“ａｃｃｕｍ”
は後に説明するように方法２１００において発生された
種々の情報を蓄積するために使用される。次に、形状Ｓ
３からの正の領域がステップ２１０６において識別され
る。これに続きステップ２１０７において正の領域が成
長されて成長された正の領域を形成する。例えば、図６
４を参照すると、形状２０２０は正の領域２０２２およ
び正の領域２０２３を含むＳ３を表わし、この場合形状
２０２２はステップ２１０６において識別された正の領
域である。成長された正の領域は図６４における形状２
０２１によって表わされる。
【０２２１】次に、形状“ａｃｃｕｍ”および値「デル
タ」によって成長された正の領域の交差またはインター
セクションが行なわれ、ステップ２１０８において結果
Ｒを形成する。本発明の好ましい実施形態では、前記値
「デルタ」は形状Ｓ３に関連する層の上の最小スペーシ
ング距離の半分に基づいている。次に、インターセクシ
ョンの結果Ｒが空であるか否かがステップ２１１５にお
いて判定される。使用されている正の領域がある与えら
れた形状の第１の正の領域であれば、インターセクショ
ンは常に空でありかつステップ２１０９が次に実行され
る。ステップ２１０９においては、成長された正の領域
が形状“ａｃｃｕｍ”と結合される。これに続き、さら
に他の正の領域が処理のために残っているか否かが判定
される、ステップ２１１０。ステップ２１１０において
さらに他の正の領域が処理される必要がある場合は、ス
テップ２１０６において次の正の領域が識別され、かつ
ステップ２１０６，２１０７，２１０８，２１１５，２
１０９および２１１０が形状Ｓ３における各々の正の領
域に対して反復される。
【０２２２】次の正の領域が図６４のＢ ２０２３であ
るものと仮定すると、それは「デルタ（Ｄｅｌｔａ）」
だけ成長されて成長された正の領域を形成する。次に、
ステップ２１０８において、形状“ａｃｃｕｍ”および
前記成長された正の領域のインターセクションＲが計算
される。このインターセクションの結果は正の領域２０
２９を有する形状２０２８である。正の領域２０２９は
インターセクションＲに対応し、そこでは成長された形
状２０２３′が“ａｃｃｕｍ”形状２０２４の値と交差
している。ステップ２１１５に進むと、前記インターセ
クションＲ（形状２０２８）が空でないという決定が行
われ、かつフローはステップ２１１２に進む。ステップ
２１１２においては、インターセクションＲは「デル
タ」だけ成長されて形状２０３０に示されるように成長
された領域Ｒｇを形成する。形状Ｓ３に対するブロッケ
ージ形状（図示せず）が成長されたストレートから減算
されて、形状２０３２の正の領域２０３３によって示さ
れる、差分Ｒ２をステップ２１１３において生成する。
ステップ２１１３において成長されたインターセクショ
ンからブロッケージを減算することは層Ｓ３のブロッケ
ージによって規定される禁止された領域にストレートが
成長しないことを保証する。
【０２２３】ステップ２１１３の後に、形状Ｒ２および
形状Ｓ３の間で結合またはユニオン（ｕｎｉｏｎ）が行
われて新しいＳ３を形成する、ステップ２１１４。これ
は、事実上、インターセクションをもとの形状に加え、
それによってストレートを充填する。ストレートの充填
を正当化する理由はストレートはコンパクト化段階の間
に「同じネット（ｓａｍｅ ｎｅｔ）」のスペーシング
ルールを緩和する結果として生成されることであること
に注目すべきである。従って、ストレートは共通のネッ
ト上の２つの位置の間でおいてのみ存在する。
【０２２４】ステップ２１１４に続き、ステップ２１１
６においてＲ２が空であるか否かが判定される。もしＲ
２が空であれば、それはステップ２１１２における前の
成長が形状Ｓ３の発生に対して何らの影響も与えずかつ
ストレートを充填するためにさらなる反復が必要である
ことを示している。従って、形状Ｒ２が空でない場合、
フローはステップ２１１７に進み、そこで形状Ｒ２がス
テップ２１１７において“ａｃｃｕｍ”形状へと結合さ
れる。このステップは、今やストレートを充填する、新
しい部分がストレートを探す上でのさらなる計算におい
て使用できるようにする。
【０２２５】Ｒ２が空である場合、ステップ２１１４に
おいて行われる結合はストレートの充填に影響を与えて
いない。従って、「デルタ」が増大され、かつステップ
２１１６において形状Ｒ２が空でないことが判定される
までステップ２１１２，２１１３，２１１４，２１１６
および２１１８が反復される。ステップ２１１２および
２１１６の間のループの効果は何らかの他の設計ルール
に違背することなくストレートを充填するために十分大
きな部分Ｒ２を成長することである。Ｒ２部分はストレ
ートを含むもとの層に加えられ、それによって無効なス
トレートを消去する。これは本発明の１実施形態にすぎ
ずかつステップ２１１８へのフローをいつ終わらせるか
を決定するために他の基準を使用できることが理解され
るべきである。例えば、もしストレート充填部分Ｒ２が
あるサイズまたはある境界サイズに適合すればそれが十
分大きいことを判定してもよくかつフローはステップ２
１１７へと続けることができる。
【０２２６】今述べたステップに代わる１つの方法はも
し成長したサイズがあまりにも大きくなりすぎればエラ
ー終了するステップを加えることである。この場合、ス
トレートは充填されずかつエラー通知が発生される。
【０２２７】ステップ２１１７における形状“ａｃｃｕ
ｍ”への形状Ｒ２の結合に続き、ステップ２１１０にお
いてさらなる正の領域についてテストが行われ、すべて
の正の領域が処理されるまで内側および外側のループを
反復する。すべての正の領域が処理された時点で、方法
２１００は完了する。
【０２２８】図６５は、図５２のステップ２０３０の詳
細なフローチャートによって方法２１２０を示す。フロ
ー２１２０は同じ図６３の方法２１００のステップと同
じ番号を使用している。方法２１２０および２１００の
ステップ２１０２〜２１０６は同じである。方法２１２
０における先行するステップ２１０６はステップ２１２
２であり、そこで形状Ｓ４に対して縮小（ｓｈｒｉｎ
ｋ）が行われて新しい形状Ｓ５を形成する。縮小は負の
値によって成長することと同じであることに再び注目す
べきである。形状が縮小される量は存在するイスマスが
こわされるものである。従って、もし設計ルールが２の
イスマスが無効であることを規定すれば、正の領域はイ
スマスがブレークオフされるために１だけ縮小される。
次に、本方法はストレート充填フローについて上で説明
したのと同様にしてステップ２１０７および引き続くス
テップによって続けられる。イスマスは前と同様のフロ
ーを使用して訂正され、ブレークされたイスマスは、今
やストレートであるが、ストレートを訂正するためのフ
ローを使用して訂正される。
【０２２９】これは図６６によって最もよく説明され、
その場合形状２１４０は図示のごとくイスマスを含んで
いる。形状２１４１は形状２１４０を負の値によって成
長した効果を示している。前記負の値はＤ／２に基づい
ており、この場合Ｄは設計ルール距離であることに注意
を要する。２つの形状は移動しているからＤは２で除算
される。さらに、Ｄ／２に対し小さなエプシロン（ｅｐ
ｓｉｌｏｎ）が加えられてさもなければ生じ得る共通の
ポイントがないことを保証する。これは引き続くステッ
プにおける適切な充填を保証する。形状２１４２はもと
のイスマス領域を示す。次に形状２１４３，２１４４，
２１４５，２１４６，２１４７，２１４８および２１４
９はストレートのフローと同様のステップを使用してイ
スマスを充填することに対して残りのフローが与える効
果を示している。総合的な効果は成長できる正の領域を
識別して設計ルール仕様に適合するようにストレートを
成長することであることに注意を要する。
【０２３０】図６７は、図５２のステップ２０３０の詳
細な図である方法２１５９を示す。方法２１５９は与え
られた形状に対してアイランドを拡張するために使用さ
れる。
【０２３１】ステップ２１６０で始まり、形状Ｓ６が受
信される。次に、ステップ２１６１において、ブロッケ
ージ形状が受信される。受信されたブロッケージ形状は
形状Ｓ６と同じレイアウト層を表すブロッケージ形状で
あろう。例えば、もし形状Ｓ６がポリ層を表しておれ
ば、前記ブロッケージ形状はポリブロッケージ形状を表
す。次に、ステップ２１６２において、形状Ｓ６で表さ
れる層に対する最小スペーシングが受信される。この最
小スペーシングはアイランドが同じ層の上の他の構造に
どれだけ近く来ることができるかを示す。次に、ステッ
プ２１６３において、形状Ｓ６における正の領域が識別
される。
【０２３２】次に、ステップ２１６４において、識別さ
れた正の領域が最小領域より小さな面積または領域を有
するか否かの判定が行われる。最小領域はまた技術に依
存する提供されたパラメータとすることができる。正の
領域が最小領域より小さくない場合には、すなわち、指
定された設計ルールに適合すれば、フローはステップ２
１７５によって続けられる。ステップ２１７５において
は、次の正の領域があるか否かについてさらに判定が行
われ、もし次の正の領域があれば、フローはステップ２
１７４に続き、そこで次の正の領域が識別される。この
ループはすべての正の領域が最小領域に対して分析され
るまで反復される。ステップ２１６４において正の領域
が最小領域より小さいという判定になれば、フローはス
テップ２１６５に進む。ステップ２１６５においては、
正の領域が形状Ｓ６から減算されて新しい形状Ｓ７を形
成する。新しい形状Ｓ７は今識別された正の領域を除く
もとの受信された形状Ｓ６であることに注意を要する。
次に、ステップ２１６６において、形状Ｓ７は最小スペ
ーシング量だけ成長されてＳ８を形成しＳ７から削除さ
れた正の領域が最小領域の要件に合致するためにどこで
成長できるかを識別する。これは実際上、正の領域を除
き、受信された形状Ｓ６に関するすべての形状を最小ス
ペーシングだけ成長させることに注意を要する。次に、
ステップ２１６７において、Ｓ８とブロッケージ形状と
の間で結合またはユニオンが行われてブロッケージＳ９
を形成する。ブロッケージＳ９は識別された正の領域が
成長できない複合領域を示すことに注目すべきである。
次に、ステップ２１６８において、得られたブロッケー
ジが形状Ｓ９から生成されかつ後に図６８を参照してよ
り詳細に説明する。次に、ステップ２１６９において、
正の領域がステップサイズだけ成長されて成長された正
の領域を形成する。次に、ステップ２１７０において、
得られたブロッケージが前記成長された正の領域から減
算されて有効な成長領域を形成する。該有効な成長領域
は前記成長された正の領域とは、もし前記成長された正
の領域が不当な領域に侵食しようとすれば、その不当な
領域は有効な成長領域から除去される点で異なってい
る。次に、ステップ２１８０において、前記有効な成長
領域の面積が最小面積より大きいか否かの判断が行われ
る。有効な成長領域が今や最小面積または最小領域を超
えていることが真であれば、フローはステップ２１７１
に進み、そこで有効な成長領域ともとの受信された形状
Ｓ６との間で結合が行われる。この結合またはユニオン
の効果はアイランドを有効なスペースへとそれが最小領
域に適合するように成長させることである。ステップ２
１７１からフローはステップ２１７４に進み次の正の領
域を識別しかつ各々の正の領域に対するフローを行う。
【０２３３】前記有効な成長領域の面積が最小面積を超
えない場合には、フローはステップ２１８１に進み、そ
こで有効な成長領域が正の領域より大きいか否かの判断
が行われる。有効な成長領域が正の領域より大きくない
場合は、それは正の領域を成長するステップ２１６９が
正の領域の面積を改善する何らの総合的な効果ももたな
いことを示している。これは現在のブロッケージ形状が
与えられればそれがどこにも成長しない点で、アイラン
ドが「ランドロックされた（ｌａｎｄ ｌｏｃｋｅ
ｄ）」ことを示している。このことが生じかつ面積が正
の領域より大きくない場合には、フローはステップ２１
７２に進みそこでエラーの通知が発生されることにな
る。有効な成長領域の面積が正の領域より大きい場合に
は、２１６９における成長のステップは正の影響を有し
かつさらなる成長が必要なことが分かる。従って、フロ
ーは２１７３に進み、そこで正の領域が有効な成長領域
に等しいものと規定されかつフローはステップ２１６９
で続けられる。
【０２３４】図６８は、導出ブロッケージ（ｄｅｒｉｖ
ｅｄ ｂｌｏｃｋａｇｅ）を作製する方法２１９０を示
す。導出ブロッケージは図６７のアイランド充填フロー
のステップ２１６８において作製された。導出ブロッケ
ージを計算しまたは決定する必要性は図６９に示されて
いる。図６９は図６７のステップ２１６７のブロッケー
ジＳ９を表している。ブロッケージＳ９は、層Ｓ６に対
するブロッケージと結合された、現存のアイランドなし
のアイランドを含むもとの形状Ｓ６の組合せによって作
製される。従って、図６９は形状層が成長された後の該
形状層と結合されたブロッケージ層を表している。その
結果、新たに導入されたまたは作製されたアイランド、
ストレートまたはシンプルノッチがあり得る。例えば、
図６９において、正の領域２２０４は拡張される必要が
あるアイランドとして識別され、かつ従って図６９の形
状２２００で表されるように実際にブロッケージＳ９の
部分とならない。残りの正の領域２２０２，２２０６お
よび２２０８は、いっしょに１つの形状として考える
と、Ｓ６の層に対するブロッケージおよび成長形状Ｓ６
それ自身の間の結合を表すことになる。明らかに、シン
プルノッチ２２１０はレイアウト要素２２０２に存在
し、かつストレート２２１２も存在する。正の領域２２
０４が成長されたとき、それはシンプルノッチ２２１０
内に成長することが可能なことが分かる。これは従って
２２０４に対して設計違背を生じさせ、その理由はそれ
が最小の要求される寸法より小さな付加物を有するから
である。同様に、もし２２０６が識別されたアイランド
であれば、それはストレート２２１２内へと成長しかつ
イスマスを生成する。逆に、もし１つのイスマスの両側
に２つのアイランドが存在すれば、それらはそれらの間
にストレートを生成するように成長しこれは次に後の時
間に調整される必要がある。従って、アイランドの成長
が付加的な設計ルール違背を生じないことを保証するた
め導出ブロッケージを生成する必要がある。
【０２３５】図６８を参照すると、導出ブロッケージが
層Ｌへのブロッケージを表す形状Ｂを受信しかつ該形状
Ｂに対して前に述べた方法でノッチ充填を行う方法２１
９０を行うことによって決定される。方法２１９０はス
テップ２１９１で始まり、そこでノッチが充填される。
次に、ステップ２１９２において、導出ブロッケージが
さらに前に述べた方法でＢにおけるストレートを充填す
ることにより決定される。また、最後に、ステップ２１
９３において、導出ブロッケージがさらに前に述べた方
法でＢにおけるイスマスを充填することにより決定され
る。Ｂは層Ｌへのブロッケージを表すから、ステップ２
１９０，２１９２および２１９３において使用される最
小スペーシング距離は層Ｌに対する最小幅距離に基づい
ており、かつステップ２１９０，２１９２および２１９
３において使用される最小幅距離は層Ｌに対する最小ス
ペーシング距離に基づいている。導出ブロッケージを計
算することにより、図６９のシンプルノッチ２２１０は
アイランド２２０４が充填される有効な領域として識別
されず、ストレート２２１２はアイランド２２０６が充
填される有効な領域として識別されない。これによっ
て、導出ブロッケージはアイランド２２０４および２２
０６の有効な成長を可能にする。
【０２３６】Ｊ．タイ充填 半導体設計においてウエルタイおよび基板タイを使用す
ることは半導体技術においてよく知られている。一般
に、設計ルールはある与えられた半導体ウエルまたは基
板に対して必要とされるウエルまたは基板タイの数およ
び位置を特定する。ウエルまたは基板タイの目的はトラ
ンジスタがあらかじめ定められた方法で動作できるよう
にする電位バイアスをウエルまたは基板に生成すること
である。大きなウエルまたは基板領域においては１つよ
り多くのウエルタイまたは基板タイを使用することがで
きる。これはウエルまたは基板にわたり共通の電位を保
証する。
【０２３７】しばしば、ウエルおよび基板タイは半導体
レイアウトの展開の早期に配置される。特に、自動レイ
アウト合成システムはウエルおよび基板タイを開発プロ
セスの早期に配置する。これはあらかじめ規定された数
のタイの容易な配置を可能にする。しかしながら、タイ
を早期に配置することは高い密度でコンパクト化された
設計を作製するためにはよくなく、それは開発プロセス
の早期では、各素子の最終的な配置が知られておらず、
従ってタイは後に設計の寸法を増大することが分かるこ
とになるクリティカルな位置に加えられる可能性がある
ためである。さらに、各素子の最終的な位置は知られて
いないため、タイの正確な数および位置も同様に未知で
ありかつ推定されなければならない。推定は不正確にな
り得る。もし推定が高すぎれば、不必要なタイが加えら
れ、設計の寸法を増大する。もし推定が低すぎれば、設
計は設計ルールに対し正しいものではなくなりかつ性能
の低下を生じ得る。最後に、基板タイのベアミニマム
（ｂａｒｅ ｍｉｎｉｍｕｍ）は設計における総合的な
設計ルールに適合するかもしれないが、付加的なウエル
タイおよび基板タイはウエルおよび基板領域にわたり共
通の電位を保証することにより一部の信頼性を増大する
であろう。
【０２３８】ウエルおよび基板タイの配置は時間がかか
ることがある。典型的には、半導体層の開発におけるタ
イ配置がより遅れて行われれば、タイを配置するのによ
り多くの時間が必要となり、それは必要な数のタイを達
成するためにより多くのレイアウト要素が移動されなけ
ればならないからである。必要とされる時間および人手
による努力のため、信頼性を増大し得る、付加的なタイ
はスペースが得られる場合でも滅多にしか加えられな
い。
【０２３９】動作においては、本発明はレイアウトを該
レイアウトに対応する形状のグループに変換する。各形
状に対して、その形状に関連するブロッケージ形状が発
生される。形状およびブロッケージに基づき、レイアウ
トに関連するウエルタイが充填される。次のステップ
で、基板タイが形状および該形状に関連するブロッケー
ジに基づき充填される。次に長いタイを除去するステッ
プが実行される。最後に、複合形状に基づきレイアウト
が発生される。これらのステップは自動的に行われる。
ステップ２８０２の間に標準セルに対する受信されたレ
イアウトまたは半導体レイアウトの他の部分が種々の形
状に変換される。このレイアウトから形状への変換は図
５２のステップ２０２５での特定に関連するレイアウト
から形状への変換と始めは同じであるが、それはこの変
換は各層の電源、グランドおよび信号部分を別個の形状
で格納する点で異なっている。レイアウト２８２０から
の導出形状の例が図７１を参照して示される。図７１に
おいては、レイアウト２８２０はステップ２８０２によ
ってメタル１形状２８２２、信号メタル１形状２８２
４、電源メタル１形状２８２６、グランドメタル１形状
２８２８、電源拡散形状２８３０、信号拡散形状２８３
２、グランド拡散形状２８３４、コンタクト形状２８３
６、およびウエル形状２８２８へと変換されている。も
し形状２８２２〜２８３８が、各々それ自身の層の上
で、組み合わされれば、もとのレイアウトが作製される
ことになる。
【０２４０】メタル１形状２８２２はレイアウト２８２
０に関連するすべてのメタル１に対応する。信号メタル
１形状２８２４は特にレイアウト２８２０のメタル１層
の上の信号に関連するメタル１レイアウト要素を表す。
電源メタル１形状２８２６はレイアウト２８２０の電源
に対応するメタル１レイアウト要素または素子を表す。
例えば、電源に直接接続されるべきものとして知られた
メタル１の部分は電源メタル１形状で表されることにな
る。同様に、グランドメタル１形状２８２８はレイアウ
ト２８２０に関連するグランドにコンタクトすることが
知られたメタル１部分を表す。電源拡散形状２８３０は
電源に接続される拡散のレイアウト２８２０の部分を含
む。信号拡散形状２８３２はレイアウト２８２０の信号
部分と特に関連する拡散を表す。グランド拡散形状２８
３４はレイアウト２８２０において直接グランドに結合
されるものとして知られた拡散レイアウト要素を含む。
コンタクト形状２８３６はちょうどレイアウト２８２０
に関連するコンタクト部分を含む。ウエル形状２８３８
はレイアウト２８２０に関連するウエル部分を表す。図
７１の形状は網羅的なものを意味するのではなく、実際
に他の形状も存在し得ることに注目すべきである。
【０２４１】図７２の方法は前に仕様書においてカバー
されなかった特定の形状を発生する「連続識別」または
「隣接識別」（ｉｄｅｎｔｉｆｙ ｃｏｎｔｉｇｕｏｕ
ｓ）フローである。ステップ２８４０において、電源メ
タル１形状はメタル１層に対する最小スペーシング距離
だけ成長される。この値は成長電源メタル１形状（ＧＰ
ＳＭ１）と称される。ＧＰＳＭ１はメタル１形状（ＳＭ
１）と交差し、該メタル１形状は電源メタル１形状ＰＳ
Ｍ１を置き換える。ステップ２８４０および２８４２の
効果は図７３を参照することにより見ることかできる。
【０２４２】図７３においては、前記成長電源メタル１
形状２８５０が、点線で表される、もとの電源メタル１
形状から２８５０の実線へとどこに成長されたかを見る
ことができる。これは次に、すべてのメタル１レイアウ
ト要素を表す、メタル１形状と交差する。この交差の結
果は新しいＰＳＭ１形状２８５２として表されている。
ＧＰＳＭ１形状２８５０および新しいＰＳＭ１形状２８
５２の間の差はメタル１層の電源部分と直接接触してい
るＳＭ１ ２０２２の部分がＰＳＭ１に含まれているこ
とであることに注意を要する。図７２のフローに戻る
と、ステップ２８４４において、新しいＰＳＭ１形状が
もとのＰＳＭ１形状より大きいか否かの判定が行われ
る。真である場合、図７２のフローはＰＳＭ１において
表される電源導体に接続されたメタル１を首尾よく識別
している。従って、すべてのそのような接続されたメタ
ルが識別されるまでフローはステップ２８４０で続けら
れる。偽である場合、ステップ２８４４からのフローは
終了する。
【０２４３】図７２の方法の総合的な効果は回路の電源
に隣接または連続しかつ従って接続されたメタル１領域
を識別することである。類似の方法をグランド形状に適
用して回路グランドに隣接しかつ接続されたメタル１領
域を識別することができる。
【０２４４】図７４は、レイアウトに関連する各々の形
状に対する基本的ブロッケージを見つける方法を示す。
ステップ２８６０において、層Ｌｃおよび層Ｌｄの間の
設計スペーシングルールが識別される。次に、ステップ
２８６２において、層Ｌｄに関連する形状Ｓｄが設計ス
ペーシングルールに関連する値Ｒだけ成長されて成長形
状ＧＳｄを生成する。例えば、もし層Ｌｃおよび層Ｌｄ
がそれらがお互いに１ミクロンより接近することを禁止
する設計ルールを有していれば、形状Ｓｄは１ミクロン
成長されることになる。ＧＳｄは形状Ｓｃが中へ成長す
ることができない領域したがって層Ｌｃ上のレイアウト
要素が許容されない領域を表わすことに注目すべきであ
る。次に、ステップ２８６４において、層Ｌｃに対する
ブロッケージＢＳｃが前記成長形状ＧＳｄと結合され
る。この値はブロッケージＢＳｃに対する元の値を置き
換える。前述のように、このブロッケージ形状はＳｃが
中へ成長できない領域を表わす。次に、ステップ２８６
５において、全ての設計ルールが処理されたか否かの判
定が行なわれる。全ての設計ルールが処理されていない
場合は、フローはステップ２８６０に続き、そこでは次
の設計スペーシングルールが識別されることを意味す
る。フローは全ての設計スペーシングルールが処理され
るまでこのループで継続する。
【０２４５】ステップ２８６５においていったん全ての
設計スペーシングルールが識別されたものと判定される
と、フローはステップ２８６６に続く。ステップ２８６
６においては、層Ｌに関連する信号形状ＳＳＬがその層
に対する最小スペーシングだけ成長されＧＳＳＬを結果
として生じる。次に、ステップ２８６８において、ステ
ップ２８６６からの成長された信号形状ＧＳＳＬが層Ｌ
に関連するブロッケージ形状ＢＳＬと結合される。次
に、ステップ２８６９において、全ての層が処理された
か否かの判定が行なわれる。全ての層が処理されていな
い場合は、フローはステップ２８６６に続き、そこでは
次の層が識別されることを意味する。フローは全ての層
が処理されるまでこのループで継続する。いったん全て
の層が処理されると、フローは本質的に完了する。
【０２４６】図７５は、図７４のフローの効果を実例形
式で示す。図７５のポリブロッケージ２８７４はポリ層
に関連するステップ２８６４の形状ＢＳｃを表わす。図
７５の例では、ポリブロッケージ形状２８７４はこの例
ではメタル１層に関連する第２の形状Ｓｄと共に処理さ
れる。実際に、メタル１層およびポリ層はそれらに関連
する最小設計スペーシングルールを有する。メタル１に
対する形状２８７０は成長メタル１形状２８７２を生成
するためにステップ２８６２の共通の設計スペーシング
ルールによって成長される。成長メタル１形状２８７２
は新しいポリブロッケージ形状２８７６を生成するため
に２８７４のポリブロッケージ形状と結合される。ステ
ップ２８６０およびステップ２８６５の間のループの効
果は共通の設計スペーシングルールを備えた各層に対し
て図７５の共通ルールを備えた各層に対してラベル付け
られた信号により示されるように結合が生じることであ
る。次に、ポリ信号形状２８７８がステップ２８６６に
おいて最小ポリスペースによって成長されて図７５に示
されるように成長ポリ信号形状２８８０を生成する。こ
れは次に形状２８７６の新しいポリブロッケージと結合
されて新しいポリブロッケージ２８８２を形成する。前
述のように、新しいポリブロッケージ２８８２はウェル
タイに関連するポリが所在し得ない領域を表わすことに
注目することが重要である。
【０２４７】図７０のステップ２８０４のブロッケージ
が識別されると、フローは図７０のステップ２８０６に
進む。ステップ２８０６はさらに図７６の方法で示され
たステップを備えている。ステップ２８９０において
は、電源メタル１形状への複合ブロッケージが計算され
る。これはさらに図７７および７８を参照して説明す
る。次に、ステップ２８９１において、全てのコンタク
ト可能な拡散領域が識別され、これについては図７９を
参照してさらに説明する。次に、ステップ２８９２にお
いて、コンタクトがメタル１からタイ拡散へと加えら
れ、これについては図７９を参照してさらに説明する。
次に、ステップ２８９３において、全てのタイ拡散に対
してフラッド充填（ｆｌｏｏｄ ｆｉｌｌ）が行なわれ
る。
【０２４８】図７７は図７６の方法のステップ２８９０
の各ステップをさらに構成する方法を示す。特に、ステ
ップ２８９５において、ノンパワー（ｎｏｎ ｐｏｗｅ
ｒ）メタル１形状が規定される。これは図７８において
形状２９０５によって表わされる。形状２９０５は電源
メタル１形状において導入された領域を除く全てのメタ
ル１領域を含む。次に、ステップ２８９６において、ノ
ンパワーメタル１形状がメタル１スペースとメタル１の
最小幅の１／２との合計によって成長される。この成長
された形状は成長ノンパワーメタル１形状（ＧＮＰＭ
１）と称され、かつあるウェルタイに関連するメタル１
が存在し得ない場所を示す。形状ＧＮＰＭ１は図７８の
形状２９０７によって示される。次に、ステップ２８９
７において、ホールが充電されたＧＮＰＭ１層である一
時的形状が作製される。図７８を参照すると、形状２９
０７はそれに関連するホール２９０８を有し、かつこの
ホール２９０８は図７８の形状２９０９において充填さ
れることに注目すべきである。
【０２４９】次に、ステップ２８９８において、元のホ
ール２９０８を表わす形状が発生される。これは前記一
時的な形状からＧＮＰＭ１形状を減算することにより達
成される。図７８の形状２９１１はホールを示してい
る。次に、ステップ２８９９において、前記ホール形状
とメタル１電源形状の間でインターセクションが行なわ
れて電源層と交差しないホールを識別する。形状２９１
３が電源形状を表わす場合は、それと２９１１との間の
インターセクションは２つの形状のインターセクション
を識別する形状２９１４を生成する。その結果、電源信
号が形状２９０７のホール内で得られることが知られ
る。したがって、タイがこのホール内でウェル位置へと
ドロップされる可能性がある。
【０２５０】しかしながら、もし形状２９１５が電源層
を表わしかつそれが形状２９１１と交差すれば、形状２
９１６が生成され、これは何らの領域も包含しないヌル
形状である。したがって、このホール内には何らのタイ
も存在できず、かつ次のステップ２９００において電源
メタル１形状と交差しないものと判定されたホールは成
長されたノンパワーメタル１形状と結合されて充填され
たホールを備えた新しい成長されたノンパワーメタル１
形状を形成する。図７８を参照すると、形状２９１１は
２９１５のメタル１電源形状と交差せず、２９１１と２
９０７との間で結合が行なわれて２９１７の形状を生成
する。新しい成長されたノンパワーメタル１形状２９１
７は充填されたホールを有し、それは電源がホール２９
０８内で得ることができずかつしたがってウェルタイを
ホール２９０８へと充填することができないためであ
る。
【０２５１】次に、ステップ２９０１において、新しい
成長されたノンパワーメタル１形状が最小メタル１幅の
負の１／２だけ成長される。この結果は図７８の形状２
９１８に示されている。この値は次にメタル１に対する
複合ブロッケージ形状（ＣＢＭ１）を形成するためにメ
タル１に対するブロッケージ形状２９１９と結合され
る。図７８の形状２９２０で表わされるこの形状はウェ
ルタイに関連するメタル１が配置できない領域を表わ
す。
【０２５２】図７９は、図７６のフローに関して拡張し
た方法を示す。図７６のステップ２８９１の第１のサブ
ステップである、ステップ２９２５において、導出（ｄ
ｅｒｉｖｅｄ）ブロッケージがメタル１に対する複合ブ
ロッケージ形状（ＣＢＭ１）から計算される。導出ブロ
ッケージフローは前に図６８を参照して説明している。
次に、ステップ２９２６において、ウェル形状Ｓｎｗが
受信される。この形状はレイアウト−形状ステップの間
に前に発生されていることに注目すべきである。次に、
ステップ２９２７において、ウェル形状からコンタクト
への基本的ブロッケージおよびタイ拡散への導出ブロッ
ケージを減算することによりタイ拡散可能形状が計算さ
れる。次に、ステップ２９２８において、タイ拡散可能
形状がコンタクトサイズの負の２分の１とコンタクトに
わたる拡散のオーバラップを加えたものだけ成長され
る。この成長動作の結果はコンタクト可能な拡散形状で
ある。次に、ステップ２９２９において、メタル１への
複合ブロッケージがコンタクト可能な拡散形状から減算
される。この減算の結果はコンタクト形状ＣＡである。
コンタクト形状ＣＡ内で、コンタクトはコンタクト形状
ＣＡ内にコンタクトの中心を配置することにより首尾よ
く加えることができる。
【０２５３】次に、図７６のステップ２８９２に対応す
る、ステップ２９３０において、コンタクトがコンタク
ト形状ＣＡ内で加えられる。このステップはさらに図８
０および８１を参照して説明する。次に、図７６のステ
ップ２８９３に対応する、ステップ２９３１において、
新しい拡散形状ＣＡ′が拡散への導出ブロッケージ内で
拡張された、またはフラッド充填された、元のコンタク
ト形状ＣＡに等しいものとして規定される。ＣＡ′はし
たがって最大ウェルタイ拡散領域を表わす。第２の形状
内で第１の形状をフラッド充填することは全ての利用可
能なスペースを利用するために第２の形状内で第１の形
状を拡張することを必然的に伴う。これは成長された第
１の形状を形成するために第１の形状を小さな量だけ成
長することによって達成される。次に、前記第１の成長
された形状が第２の形状を減算することにより変更され
る。この変更された成長された第１の形状は第２の形状
の領域内で成長する。今変更した第１の形状を反復して
成長しかつ第２の形状を減算することにより、変更され
た第１の形状は第２の形状によって占有されていない
が、囲まれた、全ての利用可能なスペースを占有するよ
う拡張されることになる。反復のステップは前記変更さ
れた形状が反復の間で領域において変化しない場合に終
了する。
【０２５４】次に、ステップ２９３２において、新しい
拡散形状ＣＡ′がウェルタイ拡散形状Ｓｗｔｄと結合さ
れて新しいウェルタイ拡散形状を生成しこれはさらにＳ
ｗｔｄに割当てられる。この新しいウェルタイ拡散形状
は今や加えられかつ拡張されたコンタクトにより加えら
れた拡散および元のウェルタイ拡散から構成される。
【０２５５】図８０は、図７９のステップ２９３０の詳
細な方法を示す。ステップ２９３９において、増大され
たコンタクト形状ＣＡが受信される。増大されたコンタ
クト形状ＣＡは図７９の方法において前に計算されたか
ら、このステップは明瞭化のためのみであることに注意
を要する。次に、ステップ２９４０において、ＣＡの最
も左の最も下のエッジ（ＬＬＭＰ）が図８１の形状２９
４６に示されるように識別される。次に、ステップ２９
４１において、コンタクトが加えられる。加えられたコ
ンタクトは図８１の形状２９４８に示されるようにＬＬ
ＭＰポイント上の中心にある。次に、ステップ２９４２
において、増大されたコンタクト形状ＣＡが、加えられ
たコンタクト形状をそれが成長された後に減算すること
により変更される。該コンタクト形状はコンタクトがあ
るスペーシング要件を満たすことを要求する設計ルール
があるため成長される。これは図８１の形状２９５０お
よび２９５２によって示されている。次に、ステップ２
９４３において、ステップ２９４２において配置された
コンタクトをカバーするためにメタル１が加えられる。
次に、ステップ２９４４において、コンタクト形状が空
であるか否かの判定が行なわれる。もしそうでなけれ
ば、フローは全てのコンタクトスペースがコンタクトに
よって充填されるまでステップ２８４０に戻る。もしそ
うであれば、フローは完了する。
【０２５６】図８２は長いタイを除去するための図７０
のステップ２８１０に対する拡張されたフローである。
ステップ２９６０において、ウェルタイ拡散形状Ｓｗｔ
ｄ、コンタクト形状ＣＴＳ、およびメタル１電源形状が
受信される。前に述べたように、これらの形状はすでに
図７０の方法において存在するから、このステップは明
瞭化のために行なわれる。次に、ステップ２９６２にお
いて、有効なタイ拡散形状ＯＫＴＤＳがタイ拡散形状Ｓ
ｗｔｄ、コンタクト形状ＣＴＳ、およびメタル１電源形
状ＰＳＭ１のインターセクションと等しくなるよう規定
される。これは図８３の形状２９７０で示されている。
ＯＫＴＤＳ形状はタイ２９７２および２９７４が直接コ
ンタクト２９７１を介して電源メタル１レイアウト要素
に接続された領域を備えている。次に、ステップ２９６
４において、ＯＫＴＤＳ形状が元のＯＫＴＤＳ形状を量
デルタだけ成長させかつ結果をタイ拡散形状Ｓｗｔｄと
交差させることにより変更される。ステップ２９６８に
おいて、該ステップをある最大の回数反復するか否かの
決定が行なわれる。この最大の回数は最大タイオーバハ
ングＭをデルタで除算することにより規定される。これ
はいずれのタイも最大ウェルタイ長さＭより長くならな
いことを保証する。次に、ステップ２９６６において、
ＯＫＴＤＳ形状がタイ拡散形状Ｓｗｔｄを置き換える。
図８３の形状２９７１はタイ拡散の正の領域２９７３′
内で成長された有効なタイ拡散形状ＯＫＴＤＳ２９７６
を示している。形状２９７６は全ての設計ルールに適合
する。
【０２５７】上記方法は基板タイならびにウェルタイに
適用されることに注目すべきである。特に、図７０のス
テップ２８０６においてウェルタイを充填するために前
に述べた方法は同様の様式で図７０のステップ２８０８
を行なうために使用することができる。
【０２５８】図７０の方法２０１３はステップ２８１２
で終了し、そこで形状が半導体レイアウトに変換され
る。さらに、本方法は特定の例、例えば電源層を含むメ
タル１、を使用しているが、他の層および形状も設計の
完全性を保証するために使用することができかつ使用さ
れるべきである。
【０２５９】Ｋ．コンタクトおよびビア充填 ビアを使用することは２つの金属層のような２つの導電
層を接続するために半導体技術において良く知られてい
る。図８４はカット（ｃｕｔ）５０３、カット５０３に
オーバラップするカバリング（ｃｏｖｅｒｉｎｇ）５０
２、およびカット５０３にオーバラップするランディン
グ（ｌａｎｄｉｎｇ）５０４を有する覆われたまたはカ
バードビア（ｃｏｖｅｒｅｄ ｖｉａ）を示す。用語カ
バリングはランディング５０４およびカバリング５０２
の双方に言及するために包括的に使用できることに注意
を要する。カバリング５０２は半導体装置の１つの層を
表わし、一方ランディング５０４は半導体装置の第２の
層を表わす。カット５０３は半導体装置の第３の層を表
わす。カット５０３はカバリング５０２をランディング
５０４に電気的に接続する。そして、カバリングは、一
般的には、それぞれの層の上のノードに接続され、該層
は次に信号を半導体装置の各部に導通させる。
【０２６０】図８５は、カバリングされずかつランディ
ングされていないビアを示し、これは「アンカバードビ
ア（ｕｎｃｏｖｅｒｅｄ ｖｉａ）」と称される。アン
カバードビアはカット寸法を超えるオーバラップを含ま
ないカバリングおよびランディングを有する。カバリン
グ上にオーバラップがないから、アンカバードビアはカ
バードビアよりも実施するためのスペースがより少なく
なる。
【０２６１】アンカバードビアの欠点はカバードビアと
比較してミスアライメントおよび他のプロセス変動の発
生度がより大きいことである。図８６は半導体装置の処
理の間に生じる半導体装置の各層の間のミスアライメン
トの影響を示す。図示のごとく、カバリング５０６′、
カット５０８′およびランディング５１０′がお互いに
対してミスアライメントになっている。そのようなミス
アライメントに伴う問題は各層、カットエリア、の間の
電気的接続の導電率が図８５に示されるようなアライメ
ントされたビアと比較して低下することである。ひどい
場合には、ミスアライメントまたはプロセス変動は電気
的接続を確立することができなくなる。接続性の低減ま
たは欠如は半導体装置を機能しないものとする可能性が
ある。単一のビアが別個の層の上の対象物を接続する場
合、この問題は特に深刻であり、それは代りの接続経路
がないからである。さらに、ミスアライメントのビアに
関連する問題は特にカバリングされかつランディングさ
れたビアが使用される場合に対してカバリングされずか
つランディングされないビアが使用される場合に深刻で
ある。これはカバリングされたかつランディングされた
ビアの大きすぎる（ｏｖｅｒｓｉｚｅｄ）カバリングお
よびランディング領域が層の間のいくらかのミスアライ
メントを収容または適応できるからである。
【０２６２】アンカバードビアはカバードビアよりスペ
ース効率がよい。半導体装置のコストは直接その寸法に
関係する。しかしながら、カバリングはアンカバードビ
アよりも層の間の電気的コンタクトに関してより信頼性
がある。したがって、半導体装置の総合的な寸法を増大
することなくより大きなカバリングを備えたビアを加え
かつ使用する方法を実施するのが好都合であろう。さら
に、半導体装置の総合的な寸法を増大することなく冗長
ビアを加える方法を実施することも好都合である。
【０２６３】図８７はビアを加えるための本発明に係わ
る方法を示す。ステップ５２０において、レイアウトが
ビアを処理するために必要とされる数多くの形状に変換
される。ステップ５２０は図５２のノッチ充填方法のス
テップ２０２５と同様のものである。次に、ステップ５
２１において、上のステップ５２０において発生された
各々の形状に対してブロッケージが決定される。ブロッ
ケージ検出ステップは図５２のステップ２０２６および
図５４の方法２０４０と同様のものであり、かつここで
はこれ以上説明しない。次に、ステップ５２２におい
て、コンタクトおよびビアがステップ５２１のブロッケ
ージ情報に基づき利用可能な領域へと充填される。次
に、ステップ５２３において、カバリングが、ステップ
５２２において加えられたコンタクトおよびビアを含
む、形状によって表わされる全てのコンタクトおよびビ
アに加えられる。ステップ５２２および５２３に含まれ
る特定のステップは後により詳細に説明する。最終ステ
ップ５２４の間に、コンタクトおよびビアを充填するプ
ロセスにおいて発生された形状がレイアウトフォーマッ
トに変換される。
【０２６４】図８８は、流れ図形式で、図８７の方法の
一部の拡張されたバージョンを示し、これは本発明にし
たがってコンタクトおよびビアがどこに配置できるかを
決定するものである。コンタクトおよびビアという用語
は相互交換可能に使用されることに注意を要する。しか
しながら、特に、「ビア」は金属層を他の金属層に接続
する半導体部分に言及し、一方「コンタクト」は金属層
をポリ層のようなノンメタル層に接続する半導体部分に
言及している。図８８の方法はコンタクトが加えられあ
るいはビアが加えられる場合に相互交換可能に使用され
る。
【０２６５】図８８のステップ５３０は形状を規定する
図８７のステップ５２０内のサブステップに関連する。
ステップ５３０において、Ｃｕｔ形状、Ｔｏｐ形状およ
びＢｏｔ形状が規定される。図８９を参照すると、Ｃｕ
ｔ形状５５０はビアに対するカット層を表わす。Ｂｏｔ
形状５５２は複数のビアのランディング部分を含みかつ
また他の相互接続を含む。Ｔｏｐ形状５５４は複数のビ
アのカバリング部分を含みかつまた他の相互接続を含
む。Ｔｏｐ形状５５４、Ｃｕｔ形状５５０およびＢｏｔ
形状５５２を組合わせたものはある半導体装置における
頭部、カットおよび底部層により囲まれる領域を表わす
ことに注意を要する。これらの形状はしたがって頭部層
および底部層を接続する現存するビアまたはコンタクト
を暗に表わしている。例えば、底部層はポリ層とするこ
とができ、カット層はポリコンタクト層とすることがで
き、かつ頭部層はメタル１層とすることができる。
【０２６６】次に、図８７のステップ５２２のサブステ
ップである、ステップ５３１において、Ｂｏｔ形状５５
２における正の領域Ｒが識別され、かつ図８９の「イグ
ジスティング（Ｅｘｉｓｔｉｎｇ）」と名付けられた新
しい形状５５７に割当てられる。次に、ステップ５３２
において、イグジスティング形状がそれ自身（イグジス
ティング形状）がＣｕｔ形状と交差したＴｏｐ形状と交
差した結果として規定される。図８９に示されるよう
に、Ｃｕｔ形状５５０およびＴｏｐ形状５５４はイグジ
スティング形状５５７と交差して新しいイグジスティン
グ形状５６０を発生することが分かる。この場合、元の
イグジスティング形状５５７は新しいイグジスティング
形状５６０より大きいことに注意を要する。これは選択
された正の領域Ｒのいくらかの部分はＣｕｔ形状５５０
およびＴｏｐ形状５５４と交差しなかったことを示す。
【０２６７】次に、ステップ５４５において、イグジス
ティング形状５６０と隣接するＴｏｐ形状５５４の全て
の部分が識別され、その結果がこれもイグジスティング
５５９と名付けられた新しい形状に割当てられる。これ
は図７２の隣接識別フローを使用して達成され、これに
ついてはさらに図７３において説明されている。次に、
ステップ５３３において、頭部無効形状が規定される。
図９０に示されるように、頭部無効形状は始めに頭部形
状５５４からイグジスティング形状５５９を減算して形
状５６２を得ることによって決定される。形状５６２
は、次に、値ＴｏｐＳｐａｃｅによって成長されて成長
形状５６４を得る。値ＴｏｐＳｐａｃｅは技術に依存し
かつ頭部層の上の要素の間に必要とされるスペーシング
を示す。次に、成長形状５６４が頭部層に対する基本的
ブロッケージ形状と結合されて形状５６６を得る。頭部
層に対する基本的ブロッケージ形状は図９０において形
状５５８として示されており、かつ図８７のステップ５
２１で導出される。
【０２６８】次に、ステップ５３４において、ＴｏｐＶ
ａｌｉｄ形状が規定される。ＴｏｐＶａｌｉｄ形状は前
記頭部無効形状の導出ブロッケージ内でフラッド充填を
行なうことにより生成される。前記ＴｏｐＩｎｖａｌｉ
ｄ形状の導出ブロッケージが前に図６８によって説明し
た導出ブロッケージフローを使用して決定される。さら
に、前のフラッド充填の説明を参照。頭部無効形状のこ
の導出ブロッケージは形状５６８に関して図９１に示さ
れている。頭部無効形状５６８の導出ブロッケージ内の
イグジスティング形状５５９のフラッド充填は図９１の
ＴｏｐＶａｌｉｄ形状５７０として示されている。この
ＴｏｐＶａｌｉｄ形状は一般にＴｏｐ形状に関してどこ
にカバリングまたはランディングが配置できるかを示
す。言い換えれば、もし頭部形状が金属層を表わしてい
れば、ＴｏｐＶａｌｉｄはカバリングまたはランディン
グが配置および成長できるその金属層の上の領域を示
す。
【０２６９】次に、ステップ５３５，５３６および５３
８において、ＢｏｔＶａｌｉｄ形状が識別される。ステ
ップ５３５においては、正の領域Ｒが「イグジスティン
グ」と名付けられた新しい形状に割当てられる。次にＢ
ｏｔＶａｌｉｄ形状がステップ５３３および５３４にお
いて識別されたＴｏｐＶａｌｉｄのものと同様の方法で
発生される。結果として得られる「Ｂｏｔ無効（Ｂｏｔ
Ｉｎｖａｌｉｄ）」および「Ｂｏｔ有効（ＢｏｔＶａｌ
ｉｄ）」形状は図９２および９３を参照して説明する。
次に、ステップ５４２において、後に説明するように、
カットおよびカバリングが前記Ｔｏｐ有効およびＢｏｔ
有効形状内で加えられる。次に、ステップ５４４におい
て、Ｂｏｔ形状５５２において未処理の正の領域が存在
するか否かの判定が行なわれる。もしそうであれば、フ
ローはステップ５３１に進みループを構成する。そうで
なければ、図８８のフローは終了し、かつ図８７の方法
のステップ５２３に戻る。
【０２７０】図９６および図９７はカットおよびランデ
ィングを加える図８８のステップ５４２に関して拡張を
行なうものである。特に、図９６の方法は図８７のステ
ップ５２１を実施するために図８８のステップ５４２に
おいて使用され、一方図９７の方法は図８７のステップ
５２３を実施するために図８８のステップ５４２におい
て使用される。
【０２７１】図９６のステップ６５０において、カット
層にわたるまたはカット層の上の底部層の最小の規定さ
れたオーバラップがＢｏｔＯＬＣｕｔとして規定され
る。同様に、カット層にわたるまたはカット層の上の頭
部層の最小の規定されたオーバラップがＴｏｐＯＬＣｕ
ｔとして規定される。次に、ステップ６５１において、
形状ＭｉｇｈｔＣｕｔがＴｏｐＯＬＣｕｔの逆または反
転（ｉｎｖｅｒｓｅ）によって成長されたＢｏｔＶａｌ
ｉｄ形状と交差するＴｏｐＯＬＣｕｔの逆または反転に
より成長されたＴｏｐＶａｌｉｄのインターセクション
として規定される。言い換えれば、図９１の頭部有効形
状５７０は図９４の形状５８６によって示されるＴｏｐ
ＯＬＣｕｔの値を負にしたものと等しい量だけ成長され
る。同様に、ＢｏｔＶａｌｉｄがＢｏｔＯＬＣｕｔの値
の負の値に等しい量だけ成長される。これは図９４の形
状５８８で示されている。次に、これら２つの成長され
た形状が交差されてＭｉｇｈｔＣｕｔ形状５９０を生成
する。
【０２７２】次に、ステップ６５２において、形状「カ
ット不能（ＣａｎｎｏｔＣｕｔ）」が反転されたＭｉｇ
ｈｔＣｕｔ形状から前記カット層に関連する基本的ブロ
ッケージ形状を減算したものの導出ブロッケージに等し
くなるよう規定される。言い換えれば、図９５に示され
るように、形状５９４がＭｉｇｈｔＣｕｔ５９０からＣ
ｕｔ５９２に対するブロッケージ形状を減算することに
より発生される。形状５９４は反転されて形状５９６を
生成する。この今反転された形状５９６に対して導出ブ
ロッケージが決定されて形状ＣａｎｎｏｔＣｕｔ５９８
を提供する。形状ＣａｎｎｏｔＣｕｔ５９８はカットが
配置できない領域を表わす。逆に、ＣａｎｎｏｔＣｕｔ
５９８の反転形状は「カット可能（ＣａｎＣｕｔ）」６
００であり、かつカットが配置できる領域を表わす。
【０２７３】ステップ６５４において、前記形状Ｃａｎ
Ｃｕｔ６００が空である否かの判定が行なわれる。もし
空であれば、カット、かつしたがってビア、を処理され
ている正の領域に対して加えることはできない。したが
って、この正の領域に対するフローは終了される。もし
空でなければ、ビアを加えることができかつフローはス
テップ６５８に進む。ステップ６５８においては、それ
が実行可能であってもカットを加えるべきかの判定が行
なわれる。新しいカットを加えるべきか否かを決定する
ために数多くの基準を使用することができる。そのよう
な基準の例は複数のカットがすでに前記「イグジスティ
ング」形状に存在するか否か、あるいは付加的なカット
の付加された容量があるノードに対してあまりにも多く
の容量を加えるか否かを含む。もしカットを加えるべき
でないと判定されれば、この正の領域に対するフローは
終了する。もしカットが加えられるべきであれば、フロ
ーはステップ６５５に進み、そこでカットおよびカバリ
ングがＣｕｔ形状、Ｔｏｐ形状、およびＢｏｔ形状に加
えられる。
【０２７４】次に、図９６のステップ６５６において、
加えられたカバリングが存在するまたはイグジスティン
グカバリングに接続され、かつ加えられたランディング
がイグジスティングまたは存在するランディングに接続
される。これはＴｏｐ形状およびＢｏｔ形状を変更また
は修正することにより達成される。図９６の最終ステッ
プ６５７として、図５１のステップ２０１２を参照して
前に説明したノッチ充填がその変更された形状に対して
行なわれる。
【０２７５】図９７の方法は付加的なカットを加えるこ
となく図８７のステップ５２３を行なうために図８８の
ステップ５４２を行なう上で使用される。ステップ６６
０において、ビアがＣｕｔ形状、ＴｏｐＶａｌｉｄ形
状、およびＢｏｔＶａｌｉｄ形状をいっしょに交差させ
ることにより識別される。結果として得られる形状（Ｔ
ｈｅｓｅＣｕｔｓ）は全て標準セルにおけるカット、あ
るいは分析されている設計部分である。ステップ６６１
において、頭部カバリングが始めに形状ＴｈｅｓｅＣｕ
ｔｓをＢｅｓｔＴｏｐＯＬＣｕｔによって成長させ、か
つその結果をＴｏｐＶａｌｉｄと交差させて交差した形
状を作製することにより成長される。前記交差した形状
は次に頭部形状と結合されかつ結果は新しい頭部形状と
して割当てられる。ＢｅｓｔＴｏｐＯＬＣｕはこの方法
で加えられる最大の頭部オーバラップを規定する技術に
依存する値である。前記新しい頭部形状は可能な場合に
はカバードビアを含む。必要でないかも知れないが、少
なくとも１つのビアは始めに完全にカバーされたものよ
り小さいという仮定がある。そうでなければ、ステップ
６６１は何らの効果も持たない。ステップ６６２はステ
ップ６６１がカバリングを加えたのと同様の方法でラン
ディングを加える。ステップ６６３においては、導入さ
れたノッチ違背が修正される。
【０２７６】以上から、本発明は付加的なスペースを要
求することなく半導体装置の信頼性を増大することが可
能なことは明らかであろう。これは標準のセルレイアウ
ト、または他の設計部分において利用可能なスペースを
自動的に識別しかつ使用して二重のかつカバーされたビ
アを提供することによって達成される。
【０２７７】Ｌ．自動タイ配置 集積回路の構築において、設計者は集積回路の特定の構
造に対して生じる動作上の困難性を補償しなければなら
ない。典型的な動作上の困難性は過剰な電流消費、基板
のパワーアップ、限界を超えた局部的な熱発生、および
集積回路の設計において明らかではないが集積回路の動
作にとって重大な他の問題を含む。これらの動作上の困
難性は、もちろん、論理設計から作られる集積回路の物
理的設計、集積回路の寸法、集積回路を構築するために
使用されるプロセス、および集積回路が動作される様式
によって影響される。
【０２７８】特に図９８を参照すると、典型的なＣＭＯ
Ｓトランジスタ３０１０はＮチャネルトランジスタ３０
１２およびＰチャネルトランジスタ３０１４を含む。ト
ランジスタ３０１２および３０１４はそれらが集積回路
内で特定の論理機能または論理機能の一部を実施するよ
うに接続される。各々のＮチャネルトランジスタ３０１
２はソース３０１６、ゲート３０１８およびドレイン３
０２０を含み、一方各々のＰチャネルトランジスタもま
たソース３０２２、ゲート３０２４およびドレイン３０
２６を含む。
【０２７９】Ｎチャネルトランジスタ３０１２はゲート
３０１８にしきい値電圧を超える電圧を印加することに
よりターンオンされる。いったんターンオンされると、
Ｎチャネルトランジスタ３０１２はそのソース３０１６
からそのドレイン３０２０へと導通する。あるいは、Ｐ
チャネルトランジスタ３０１４はそのゲート３０２４に
しきい値より低い電圧を印加することによりターンオン
される。いったん該トランジスタがターンオンされる
と、Ｐチャネルトランジスタもまたそのソース３０２２
からそのドレイン３０２６へと導通する。
【０２８０】図示のごとく、Ｐ型基板３０３０が集積回
路のためのベースとして使用される場合は、各Ｐチャネ
ルトランジスタ３０１４はＰ型基板３０３０内に形成さ
れたＮ型ウエル３０２８内に構成される。Ｎ型ウエル３
０２８を使用することはソース３０２２と基板との間に
おける直接のショートを防止するために必要とされる。
シリコン制御整流器（“ＳＣＲ”）のラッチアップは基
板／ウエル接合に順方向バイアスが存在する場合に生じ
る。ＳＣＲラッチアップに応じて、集積回路は適切に機
能することを停止しかつ多量の電力を消費する。ドレイ
ン３０２６のＰ型材料、ウエル３０２８のＮ型材料、お
よび基板３０３０のＰ型材料の間でＳＣＲラッチアップ
が生じるのを防止するため、Ｎウエル３０２８は第１の
電圧基準レベルまたはＶＤＤに接続または連結される。
このようにして、ＳＣＲラッチアップはＮ型ウエル３０
２８の電位を第１の基準電圧ＶＤＤに固定することによ
り防止される。
【０２８１】ウエル３０２８を第１の基準電圧ＶＤＤに
固定することはまたＰチャネルトランジスタ３０１４を
ターンオンするためにゲート３０２４に印加されなけれ
ばならないしきい値ゲート電圧が集積回路の動作の間一
定に留まっていることを保証する。ゲート３０２４およ
びＮウエル３０２８の間の相対電圧差はソース３０２２
とドレイン３０２６の間の反転層が反転するか否か、お
よびいかに急速に反転するか否か、を決定するから、前
記電圧差は制御可能でなければならない。ソース３０２
２またはドレイン３０２６への電圧の印加はＮウエル３
０２８の電位に影響を与える。従って、Ｎ型ウエル３０
２８に沿ったウエルタイ（ｗｅｌｌ ｔｉｅｓ）３０３
２はまたＮウエル３０２８の電圧を固定しかつ前記ゲー
ト電圧しきい値が一定に留まることを保証するよう作用
する。図示のごとく、ウエルタイ３０３２は電源ＶＤＤ
とＮウエル３０２８の間に直接形成するか、あるいは電
源ＶＤＤとＮウエル構造内のより高くドーピングされた
領域３０３６との間に形成することができる。
【０２８２】Ｎチャネルトランジスタ３０１２によって
も同様に、ソース３０１６またはドレイン３０２０に印
加される電圧は基板３０３０の電圧を変える可能性があ
る。そのような状況で、もし基板３０３０の電圧が固定
されなければ、ゲート３０１８へのその印加によってＮ
チャネルトランジスタ３０１２をターンオンさせるため
に必要とされるゲートしきい値電圧は変化するであろ
う。従って、基板タイ３０３４は通常基板３０３０の電
位をある基準電位ＶＳＳに固定するために使用される。
図示のごとく、基板タイは基板３０３０に対し直接形成
するか、あるいは基板のより高くドーピングされた部分
３０３５に形成することができる。
【０２８３】集積回路内にタイを配置することは典型的
には集積回路の物理的設計を発生する回路設計者に任せ
られている。従って、タイの付与が矛盾を生じかつマス
クセットの製造の間でそれらの配置における反復的な変
更がしばしば集積回路の正しい動作を可能にするために
必要とされる。タイの配置が後に修正されなければなら
ない動作上の困難性を引き起こさない場合にも、集積回
路内のタイの配置または付与はタイ配置に影響を与える
種々の設計ルールのため厄介なかつ困難なプロセスであ
る。集積回路はタイが正確に配置された場合にはより小
さな寸法を有するものとなり、それは適切に配置された
タイはより効率的なコンパクト化または圧縮を可能にす
るからである。従って、技術的に設計ルールに基づき集
積回路内にタイおよび接続要素の自動的な配置を行うた
めの方法および装置が必要である。
【０２８４】このセクションは集積回路内に自動的にタ
イを配置することに関連する。本方法は集積回路寸法、
素子の寸法、および集積回路内の素子の位置を受信する
ことによって開始される。このようにして、集積回路の
部分的な物理記述が受信される。次に、本方法は集積回
路内のタイの配置に対する配置ルールを受信する。本方
法は次に集積回路寸法、素子の位置、素子の寸法、およ
び集積回路内にタイまたは接続素子または要素を配置す
るための配置ルールを処理する。この処理に基づき、タ
イおよび接続要素は集積回路の特定の領域内の最適な位
置に配置される。タイおよび接続要素の配置は次に、そ
れらの集積回路寸法への影響を最小にしながら、集積回
路にわたる配置ルールに適合することになる。このよう
にして、このセクションで述べられる方法は集積回路設
計者が、高い効率のタイ配置を保証する一方で、集積回
路内に手作業でタイを配置する厄介なかつ単調な仕事か
ら解放する。
【０２８５】図９９は、集積回路内のタイ配置のための
方法３１００を示す。この方法は集積回路寸法を受信す
る最初のステップ３１０２で始まる。該集積回路寸法は
好ましくは集積回路の外側寸法ならびに集積回路内のウ
エル、電源導体、および他の主な要素または素子の特定
の配置に関連することが好ましい。これらの特定の集積
回路寸法は集積回路設計プロセスにおける設計段階の間
に得られるのが好ましい。従って、これらの寸法は集積
回路の最終的な寸法に関連するのではなく、集積回路の
物理的設計を構築する目的で確立された中間的なコンピ
ュータエイデッドデザイン（ＣＡＤ）寸法である。
【０２８６】次に、方法３１００は素子寸法および集積
回路内の素子の位置を受信するステップ３１０４を含
む。好ましくは、前記素子はトランジスタ、抵抗、容
量、ダイオード、素子間の接続、および集積回路を適切
に機能させるために必要な素子を含む。好ましくは、素
子寸法はそれぞれの素子の外側境界ならびに、ドレイン
境界、ゲート境界およびソース境界のような、素子に関
連する種々の素子間または素子内境界を確立する。好ま
しくは、前記素子寸法は少なくとも２つの寸法、高さお
よび幅を含むが、素子部分の好ましい深さを含むことも
できる。好ましくは、前記特定の素子寸法は設計段階の
間に得られかつ製造された集積回路内の素子の最終的な
寸法に関連しない。素子の位置および寸法に基づき、素
子の間の相対的位置も決定できる。ステップ３１０２に
おける集積回路寸法およびステップ３１０４における素
子の位置および素子の寸法の受信により、集積回路の基
本的な物理レイアウトが確立される。
【０２８７】次に、ステップ３１０６において、本方法
３１００はタイ配置ルールを受信する。タイ配置ルール
は典型的には特定の素子、または素子の部分、および設
計ルールに基づく集積回路内のタイの間の最大距離に関
連している。タイは考慮中の集積回路の部分に応じて基
板タイまたはウエルタイを含むことができる。図９８に
示されるように、ウエルタイは第１の基準電圧ＶＤＤと
集積回路内のウエルとの間の接続を含み、一方基板タイ
は第２の基準電圧ＶＳＳと集積回路の基板との間の接続
を含む。タイ配置ルールは、忠実に守られたとき、ゲー
トしきい値電圧限界が違背せずかつ集積回路がＳＣＲラ
ッチアップを生じないことを保証する。
【０２８８】本発明の好ましい形式においては、３つの
別個のタイ配置ルールが忠実に守られる。第１のタイ配
置ルールは「タイスペーシング（ｔｉｅ ｓｐａｃｉｎ
ｇ）」と称され、これは集積回路内の隣接するタイの間
の最大距離である。ＰチャネルおよびＮチャネルトラン
ジスタの双方を含む集積回路の場合は、２つの異なるタ
イスペーシングを考慮しなければならない。第１のタイ
スペーシングはウエルタイの間の最大距離であり、一方
第２のタイスペーシングは基板タイの間の最大距離であ
る。タイスペーシングは典型的には集積回路にわたる水
平距離に関連している。典型的な集積回路においては、
セルは基板表面にわたり行（ｒｏｗｓ）に配置され、各
々のセルは特定の論理機能を達成しかつ他のセルと相互
接続されている。電源およびグランド導体は前記セルの
行の上部および下部境界を規定しかつセルに対して電源
およびグランドを提供する。本発明の好ましい形式で
は、タイスペーシングはセルの行に平行な方向での最大
距離である。
【０２８９】第２の好ましいタイ配置ルールは「ウエル
エッジスペーシング（ｗｅｌｌ ｅｄｇｅ ｓｐａｃｉ
ｎｇ）」と称され、これはウエルのエッジとウエルタイ
の間の最大スペーシング距離に関連する。好ましくは、
ウエルエッジスペーシングは集積回路内のセルの行と垂
直の方向で測定される。従って、本発明の好ましい形式
では、タイスペーシングおよびウエルエッジスペーシン
グはお互いに垂直に適用されるルールである。
【０２９０】第３の好ましいタイ配置ルールは「拡散ス
ペーシング」と称される。拡散スペーシングは集積回路
面にわたる任意の方向で見た能動的な（ａｃｔｉｖｅ）
拡散とタイとの間の最大距離である。従って、拡散スペ
ーシングルールは集積回路にわたり２つの方向で満たさ
れなければならない。
【０２９１】タイスペーシング、ウエルエッジスペーシ
ング、および拡散スペーシングは典型的には集積回路に
対して固定される。しかしながら、タイの間のスペーシ
ングはこれらのルールのどれが集積回路上の特定の位置
に対して最も厳しいかに依存して変化する。集積回路内
のある特定の位置に対してどのルールが最も厳しいかを
決定することは特定の位置に近接する素子に依存する。
例えば、タイの近くのトランジスタの寸法は、拡散スペ
ーシングルールに従って、タイと引き続くタイとの間の
最大距離を決定する。従って、タイの間のスペーシング
は集積回路内の各々の特定のタイの配置に対して決定さ
れタイ配置を最適化しかつタイ配置ルールを満たすため
に必要とされるタイの数を最小にしなければならない。
これら３つのタイ配置ルールに加えて、それぞれのタイ
は集積回路が製造できるように隣接する素子からある最
小距離にあるいはそれを越えて配置されなければならな
い。言い換えれば、集積回路に対する通常のＣＡＤ設計
ルールも満たされなければならない。
【０２９２】ステップ３１０６から、本方法はステップ
３１０８に進み、そこで集積回路寸法、素子の位置、素
子の寸法、およびタイ配置ルールを処理して集積回路内
にタイを配置する。好ましくは、このステップは最後の
タイが配置された集積回路内の現在の注目の位置を考慮
しかつ新しいタイ配置位置を選択することを含む。従っ
て、ステップ３１０６において受信されたタイ配置ルー
ルにより、ステップ３１０８は新しいタイ配置位置への
最大距離を決定するためにタイ配置ルールを処理するこ
とを含む。
【０２９３】ステップ３１０８から、本方法は判断ステ
ップ３１１０に進み、そこで集積回路内に最後のタイが
配置されたか否かを判定する。もしステップ３１１０に
おいて、最後のタイが配置されていなければ、本方法は
再びステップ３１０８に進み、そこで集積回路内の他の
タイが配置される。しかしながら、もしステップ３１１
０において、最後のタイが配置されたことが判定されれ
ば、本方法は終了する。好ましくは、集積回路の適切な
動作を保証するために集積回路内に数多くのタイが配置
される。従って、ステップ３１０８は集積回路内のすべ
てのタイを配置するために数多くの回数実行されること
になる。
【０２９４】このセクションにおいて説明された方法３
１００は任意の集積回路内にあるいは集積回路の任意の
部分にタイを配置するために使用できる。１つの用途で
は、方法３１００は標準セルライブラリのセル内にタイ
を配置するために使用でき、その場合標準セルライブラ
リのセルは総合的な集積回路設計を作製するために何度
も使用される。他の用途では、方法３１００は完成した
集積回路あるいは標準セル設計手法を使用しない集積回
路のモジュールにわたりタイを確立するために使用でき
る。
【０２９５】従って、このセクションにおいて述べられ
た方法３１００は集積回路内にタイを自動的に配置しそ
のような配置が複雑なタイ配置ルールに適合するように
する。このようにして、タイ配置ルールとの適合が確か
なものとなりかつ設計者により前に導入されたエラーお
よび効率の悪さは除去される。従って、方法３１００は
集積回路設計内にタイを配置する上での時間およびコス
トを低減するのみならず、集積回路が製造され試験され
た後にのみ明らかになる設計上の問題を直すことに関連
するコストを低減する。
【０２９６】図１００は図９９の方法３１００に従って
そのタイを配置した集積回路の一部３１２０を示す。該
集積回路３１２０は第１の基準電圧ＶＳＳに固定された
グランド導体３１２２および第２の基準電圧ＶＤＤに固
定された電源導体３１２４を含む。電源導体３１２４は
集積回路３１２０にわたり行に配置された複数のＰチャ
ネルトランジスタ３１２５に近接して存在している。各
Ｐチャネルトランジスタ３１２５はソース３１５０、ド
レイン３１５２、およびゲート３１５４を含む。Ｐチャ
ネルトランジスタ３１２５はウエル境界３１２７によっ
て規定されるウエル３１２６内に形成されている。図９
８によって前に説明したように、ウエル３１２６はドー
ピングされたＮ型であり、一方集積回路３１２０を構成
する基板はＰ型基板である。従って、Ｐチャネルトラン
ジスタ３１２５の各々はウエル３１２６の一部に形成さ
れている。
【０２９７】集積回路３１２０はまた複数のＮチャネル
トランジスタ３１２３を含み、該トランジスタ３１２３
の各々はドレイン３１３０、ソース３１３４、およびゲ
ート３１３２を含む。Ｎチャネルトランジスタ３１２３
は集積回路３１２０にわたり行に配置されかつ集積回路
のＰ型基板内に形成されている。もちろん、Ｎチャネル
トランジスタ３１２３は基板の異なるようにドーピング
された表面部分に形成することもできる。
【０２９８】図１００に示された集積回路３１２０はよ
り大きな集積回路内の２つの行のトランジスタの一部で
ある。好ましくは、集積回路３１２０は数百の行を含
み、各行は図１００に示される部分の数百倍の幅を有し
ている。図１００に示された部分は集積回路３１２０の
目標を達成するために種々の他のセルと相互接続された
集積回路３１２０内の１つのセルを表すことができる。
タイ配置ルールは集積回路のすべての部分に適用されか
つ従って集積回路内の各々のセルに適用される。本発明
の１つの用途においては、タイは標準セルライブラリの
セルがいっしょに使用された場合に全体として集積回路
にわたりタイ配置ルールが満たされるように標準セルラ
イブラリの各々のセル内に配置される。従って、図１０
０に示された集積回路３１２０の部分は単に本発明の教
示を示すために使用されており、該教示は種々の他の集
積回路にも同様に適用可能である。
【０２９９】集積回路部分３１２０は第１の垂直エッジ
３１６０および第２の垂直エッジ３１６１、ならびに電
源導体３１２４およびグランド導体３１２２によって規
定される。本発明によれば、図９８に従ってタイを配置
する方法３１００は集積回路の左エッジ３１６０で始ま
りかつ集積回路の右エッジ３１６１に向かって進行す
る。Ｐチャネルトランジスタ３１２５を含む行の左エッ
ジ３１６０はそこから引き続くウエルタイが配置されな
ければならない第１の基準位置である。もしエッジ３１
６０が完全な集積回路３１２０の外側エッジを表してお
れば、特定のウエルタイスペーシングが必要とされる。
しかしながら、もしエッジ３１６０が他のセルのエッジ
に当接または隣接するセルのエッジを表しておれば、ウ
エルタイはエッジ３１６０のある距離内に存在するもの
と仮定される。従って、タイ配置ルールは、適用された
とき、異なる場合に対してエッジ３１６０から異なるウ
エルタイスペーシング要件を生じることがある。
【０３００】タイ配置ルールに基づき、エッジ３１６０
から次のウエルタイまでの距離は最大スペーシング距離
より小さくなければならない。この距離はエッジ３１６
０に近接した素子、集積回路に対する特定の設計ルー
ル、標準回路設計ルール、基板特性、ウエル特性、なら
びに種々の他の特性およびルールに基づいている。ウエ
ルタイ３１４６または３１４８は次にエッジ３１６０か
ら所定の距離内に配置される。
【０３０１】図示のごとく、タイ３１４６および３１４
８はそれらが物理的に第２の基準電圧３１２４をウエル
３１２６に接続する点でトランジスタ３１４２に対する
コンタクトと異なっている。導電性構造３１４７は第２
の基準電圧ＶＤＤを電源導体３１２４の下部のウエルタ
イ３１４６およびウエル３１２６のエッジ近くのウエル
タイ３１４８の双方に連結する。ウエル３１２６のエッ
ジに近いウエルタイ３１４８がタイ配置ルールを満たす
ために必要とされない場合は、ウエルタイ３１４６は単
に導電構造３１４７を延長することなく電源導体３１２
４の下からウエル３１２６へと形成されるのみでよい。
図示された導電構造３１４７はまたＶＤＤにバイアスさ
れた電源導体３１２４を関連するＰチャネルトランジス
タ３１２５のソース３１７２に結合する。従って、導電
性構造３１４７はＰチャネルトランジスタ３１２５のソ
ース３１７２に給電しかつウエルタイ３１４８の接続を
提供するよう作用する。
【０３０２】ウエルエッジスペーシングルールは距離３
１６２によって示されている。ウエルエッジスペーシン
グはウエル３１２６のエッジとタイ３１４８の間のまた
はウエル３１２６のエッジとタイ３１４６の間の最大ス
ペーシング距離を表す。基板はＶＳＳのグランド導体３
１２２に連結されるから、ウエルタイ３１４８はウエル
の電圧が基板の電圧に向かってドリフトしないようにウ
エルエッジからウエルエッジスペーシング３１６２より
大きくないように配置されなければならない。本発明の
好ましい実施形態では、ウエルエッジスペーシングは集
積回路３１２０内のトランジスタの行に垂直な距離で測
定される。従って、ウエルタイ３１４８はウエルエッジ
スペーシング３１６２を満足する。ウエルタイ３１４６
は単に導電性構造３１４７のような別個の導電性構造を
必要とすることなく必要に応じて電源導体３１２２の下
に配置することができる。ウエルタイ３１４６は単に集
積回路３１２０の電源導体３１２４およびウエル３１２
６の間の導電性コンタクトである。
【０３０３】集積回路３１２０の部分のトランジスタの
行に平行な方向でのウエルタイの間のスペーシングは距
離３１６４によって表される。タイスペーシングルール
はチャネル領域３１３７の近くに存在する図示された２
つのウエルタイ３１４８によって満たされる。チャネル
領域３１３７はゲーテッド（ｇａｔｅｄ）トランジスタ
のチャネル領域と混同すべきでないことに注目すること
が重要である。ここで使用されているチャネル領域３１
３７はＰチャネルトランジスタ領域とＮチャネルトラン
ジスタ領域との間の分離領域（ｓｅｐａｒａｔｉｏｎ
ｒｅｇｉｏｎ）でありかつトランジスタのゲーテッド領
域でない。前記ルールはまた導体３１２４の下のウエル
タイ３１４６の間の特定のスペーシングによって満たさ
れる。図示のごとく、ウエル３１２６のエッジ近くの第
２のウエルタイ３１４８を提供する導電性構造３１４９
は拡散ブレーク内に配置されておりかつ従来技術の導電
性構造３１４７が行ったようなＰチャネルトランジスタ
３１２５のソース３１５０に電圧ＶＤＤを提供するもの
ではない。拡散ブレーク内にはトランジスタは存在しな
い。図示された導電性構造３１４７のような、いくつか
の場合には、Ｐチャネルトランジスタ３１２５に近くの
ウエルタイの配置はトランジスタ３１２５の位置に影響
を与えない。しかしながら、他の場合には、トランジス
タの近くのウエルタイ３１４８の配置はＰチャネルトラ
ンジスタ３１２５の間の接続の配置に影響を与える。拡
散ギャップ内のウエルタイの配置はさらにこのセクショ
ンにおいて説明された方法の後に行われるのが好ましい
コンパクト化ステップの間により大きなコンパクト化密
度を可能にするという利点を提供する。
【０３０４】基板タイ３１３８および３１４４はタイ配
置ルールを満たすためにＮチャネルトランジスタ３１２
３の行内に配置される。チャネル領域３１３７に近い基
板タイ３１３６は電源導体３１２４とグランド導体３１
２２の間の実質的に中間に配置され、一方基板タイ３１
３８はグランド導体３１２２の下に配置される。基板タ
イ３１３６および３１３８の双方は電圧ＶＳＳのグラン
ド導体３１２２に接続された導電構造３１２８に、かつ
接続３１４２においてＮチャネルトランジスタ３１２３
のソース３１３４に接続される。このようにして、導電
構造３１２８は基板タイ３１３６および３１３８への接
続ならびにトランジスタソース３１３４への接続の二重
の目的を達成する。
【０３０５】基板タイは単に基板タイ３１４１のような
別個の導電構造を必要とすることなく必要に応じて電源
導体３１２２の下に配置することができる。電源導体３
１２２の下に配置されたとき、基板タイはもしそれがチ
ャネル領域３１３７にあれば生じるような、集積回路の
その後のコンパクト化を妨げることはない。基板タイ３
１４１は単にグランド導体３１２２と集積回路３１２０
の基板の間の導電性コンタクトである。コンタクト３１
４１は下に横たわる高くドーピングされたＰ領域にコン
タクトすることができかつタングステンプラグ、ポリシ
リコン、アルミニウム、窒化チタン、シリサイド、また
は他の知られたビア導電材料または導電性複合体によっ
て充填することができる。特定の基板タイスペーシング
距離３１６６はＮチャネルトランジスタ３１２３の行に
平行な基板タイ３１３６および３１４４の間の最大距離
を示している。
【０３０６】拡散スペーシング３１６８はトランジスタ
内のアクティブな拡散および基板タイ３１３６の間の任
意の方向での最大距離として示されている。図示のごと
く、Ｎチャネルトランジスタ３１２３の拡散領域のいち
ばん端のエッジは最も近い基板タイ３１３６からの拡散
スペーシング距離３１６８内になければならない。図示
のごとく、拡散領域はＮチャネルトランジスタ３１２３
のドレイン３１３０またはソース３１３４のいずれとも
することができる。あるいは、拡散はまたウエル３１２
６内に形成されたＰチャネルトランジスタ３１２５のド
レイン３１５２またはソース３１５０である。従って、
拡散スペーシングルールはＰチャネルトランジスタ３１
２５ならびにＮチャネルトランジスタ３１２３に適用さ
れる。拡散スペーシング距離３１６８は集積回路３１２
０上の任意の拡散ポイントおよびそれぞれのウエルまた
は基板タイの間の距離を考慮するから、拡散スペーシン
グルールは単一のディメンションにおいてのみ適用され
るタイスペーシングルールおよびウエルエッジスペーシ
ングルールと異なり２次元で適用される。
【０３０７】従って、本発明の方法３１００によって図
１００の集積回路３１２０内にタイが配置された。該タ
イ３１３６，３１３８，３１４６および３１４８はタイ
配置ルールに従って配置されＳＣＲラッチアップおよび
ゲートしきい値電圧の変動を防止する。
【０３０８】図１０１は、集積回路内にタイを自動的に
配置するための別の方法３２００を示す。該方法３２０
０は集積回路の寸法を受信するステップ３２０２で始ま
る。図９９の方法３１００と同様に、方法ステップ３２
０２は好ましくは集積回路の外側境界を完全に表現する
集積回路寸法ならびに集積回路内の重要な寸法を受信す
るステップを含む。次に、ステップ３２０４において、
本方法は素子の位置、素子の寸法、および素子のスペー
シングルールを受信する段階を含む。このようにして、
ステップ３２０２および３２０４の組合せは集積回路の
部分的な物理的記述を提供する。このセクションにおい
て説明される方法３２００の実行の前に、集積回路内に
各素子が配置される。好ましくは、方法３２００は集積
回路内に接続をルーティングする前に行われる。しかし
ながら、方法３２００はまたいくらかの信号のルーティ
ングが完了した後に行うこともできる。方法３２００が
完了した後、コンパクト化ステップが行われて集積回路
内の素子の最終的な位置が確立される。そのようなコン
パクト化は集積回路設計ルールに従って集積回路寸法を
最小にするために行われる。
【０３０９】次に、ステップ３２０６において、本方法
３２００は配置ルールを受信することを含む。前に述べ
たように、タイ配置ルールは好ましくはタイスペーシン
グ、ウエルエッジスペーシング、および拡散スペーシン
グを含む。これらのスペーシングは集積回路内のタイの
配置に対する境界条件を表す。さらに、前に述べたよう
に、タイ配置ルールは静的な（ｓｔａｔｉｃ）ものとす
ることができ、あるいはそれらは集積回路内の考慮中の
特定の素子および集積回路の考慮中の特定の位置に基づ
き動的なものとすることができる。従って、タイ配置ル
ールは集積回路および集積回路内の位置によって集積回
路設計、製造のために使用されるプロセス、集積回路の
動作電圧、および集積回路の動作に影響を与える他の要
因に基づき変動する。
【０３１０】次に、ステップ３２０８において、本方法
は基準位置として集積回路の左エッジを確立することを
含む。図１００の集積回路３１２０に関して述べたよう
に、集積回路の左エッジ３１６０は集積回路全体のエッ
ジであってもよく、あるいは単に集積回路ライブラリ内
の１つのセルのエッジでもよい。
【０３１１】次に、ステップ３２１０において、本方法
はタイ配置ルール、素子の位置、および素子の寸法に基
づき配置されるべき新しいタイと基準位置との間の最大
距離を決定することを含む。前に述べたように、該最大
距離は特定の基準位置に対して計算されたタイスペーシ
ング、ウェルエッジスペーシング、および拡散スペーシ
ングに基づくことができる。例えば、他のセルに隣接し
て配置されるセルのエッジに位置する基準位置により、
タイが隣接セルに配置されたことが想定される。このよ
うにして、その中にタイを配置すべきセルエッジからの
最大距離は総合的な最大スペーシング距離のほぼ２分の
１となる。したがって、２つの隣接するセルの各々にお
ける２分の１のスペーシング距離により、隣接するセル
における最も近いタイの間の距離は前記最大距離を満た
すことになる。
【０３１２】次に、ステップ３２１２において、本方法
３２００は新しいタイが配置できるインターバルを推定
することを含む。このインターバルは前記最大距離、素
子の位置、素子の寸法、素子のスペーシングルール、お
よび好ましくはその後のコンパクト化ステップにおいて
得られる推定されたコンパクト化密度に基づく。
【０３１３】素子のスペーシングルールは隣接素子の間
の最小要求スペーシングに関係する。図１０２はいくつ
かの可能なスペーシングルールの例を示す。トランジス
タ３２４０および３２４２のような、お互いに接続され
ていない隣接トランジスタの場合は、第１のトランジス
タ３２４０のソース３２３０と隣接トランジスタ３２４
２のドレイン３２３２との間に充分なスペースがありそ
れによってソース３２３０とドレイン３２３２との間で
導通が生じないようにしなければならない。そのような
スペーシングは素子を分離する材料の特性のみならず、
使用される製造プロセスの予期される変動をも考慮しな
ければならない。隣接するが接続されていないトランジ
スタ３２４０および３２４２の間のスペースは拡散ブレ
ークとして知られており、それはトランジスタを分離す
る材料が拡散によって変えられていないからである。
【０３１４】お互いに接続されているが回路の他のポイ
ントには接続されていない拡散部分を有する隣接トラン
ジスタの場合は、異なるスペーシングルールが適用され
る。この状況では、外部接続を有しない接続されたトラ
ンジスタ３２４２および３２４４はそれらのそれぞれの
ゲート３２３９および３２３８の間に充分なスペーシン
グを有しそれによってゲート３２３８からゲート３２３
９へと導通が生じないようにしなければならない。動作
においては、ゲート３２３８および３２３９は異なる電
圧にドライブされることができ、該トランジスタの１つ
がターンオンされかつ１つがターンオフされてもよい。
この状態にあるとき、好ましくない導通またはクロスト
ークを防止するためにゲート３２３８と３２３９との間
に充分なアイソレーションがなければならない。したが
って、製造プロセスの変動を考慮すると、拡散部分３２
３４および３２３６を通るゲート３２３８および３２３
９の間の充分なスペーシングが存在してゲート３２３８
および３２３９の間の導通を防止しなければならない。
隣接トランジスタがお互いに接続されているが回路の他
のポイントには接続されていない位置はコンタクト位置
のない拡散（ｄｉｆｆｕｓｉｏｎ ｗｉｔｈ ｎｏ ｃ
ｏｎｔａｃｔ ｌｏｃａｔｉｏｎ）として知られてい
る。
【０３１５】最後に、お互いにかつ回路のいずれか他の
ポイントに介在する拡散コンタクト３２３８を介して接
続された拡散部分を有する隣接トランジスタ３２４４お
よび３２４６の場合には、他の素子スペーシングルール
が適用される。この場合、前記拡散部分が集積回路の金
属層にコンタクトするから、トランジスタ３２４４およ
び３２４６が接続プロセスの変動を考慮して適切に動作
することができるようにするためそれぞれのゲート３２
３８および３２３７の各々および拡散コンタクト３２４
８の間に充分なスペーシングがなければならない。隣接
トランジスタがお互いに、ならびに回路のいずれか他の
ポイントに介在する拡散コンタクトを通して接続される
位置はコンタクテッド拡散ポイント（ｃｏｎｔａｃｔｅ
ｄ ｄｉｆｆｕｓｉｏｎ ｐｏｉｎｔｓ）として知られ
ている。
【０３１６】本方法３２００の好ましい実施形態におい
ては、コンパクト化はタイの配置の後に行なわれ、それ
によって集積回路内の素子が少なくとも水平距離におい
て互いにより近く移動するようにされる。コンパクト化
はまた集積回路が製造できるように集積回路内のタイお
よび接続の配置を考慮しなければならない。素子の全て
のコンパクト化は素子のスペーシングルールおよび接
続、素子およびタイの間のスペーシングに違反すること
なく実施されなければならない。最大タイスペーシング
はコンパクト化の後に適合されなければならないのみで
あるから、タイスペーシングのインターバルは計画され
たコンパクト化密度に基づき調整される。ステップ３２
１２内で、インターバルが素子の位置、素子の寸法、お
よび素子のスペーシングルールを処理することによって
決定される。始めに、最大タイスペーシング距離はある
係数、好ましくは１２０％、によってスケーリングされ
て最適でないコンパクト化を考慮する。素子の幅および
隣接する素子の間の最小スペーシング距離が引き続きス
ケーリングされた最大タイスペーシング距離に到達する
まで集積回路に沿って隣接素子に対し加算または合計さ
れる。これは前記インターバルの外側境界を決定する。
前記インターバルの内側境界は好ましくは前記基準位置
にセットされる。したがって、タイがその中に配置され
るべきインターバルはステップ３２１２を達成するため
に規定される。
【０３１７】次に、ステップ３２１４において、本方法
３２００は前記インターバル内で最適の配置位置を決定
することを含む。該最適の配置位置は前記インターバル
内の素子の位置、前記インターバル内の素子のタイプ、
前記インターバル内の任意の拡散ブレーク、および前記
インターバルに沿った種々の位置で要求されるルーティ
ング接続の数に基づく。したがって、前記インターバル
内で最適の配置位置を決定するステップは少なくとも部
分的に前記基準位置に基づいている。前記インターバル
内の最適の位置は最大のコンパクト化が行なわれかつし
たがって素子の動作およびルーティングが最小限に乱さ
れるように決定される。好ましくは、タイは素子が乱さ
れることまたは妨害が最小になりかつルーティングの障
害が除去されるようにチャネル領域の代りに導体領域
（ｒａｉｌ ｒｅｇｉｏｎｓ）に配置される。もちろ
ん、いくつかの状況では、ウェルエッジスペーシングお
よび拡散スペーシングルールに応じて、タイはチャネル
領域にも配置されなければならない。
【０３１８】ステップ３２１４は前記基準位置から前記
インターバル内の最も遠い拡散ブレークを考慮する。前
に述べたように、拡散ブレークは基板ドーピングレベル
を保持しておりあるいはウェルの形成の後にドーピング
されていないウェルの一部である素子の間の集積回路内
の位置（ｌｏｃａｔｉｏｎ）である。ステップ３２１４
はまた前記基準位置からインターバル内で基準電圧接続
への最も遠い拡散を考慮する。基準電圧接続への拡散は
典型的にはＶＤＤからＰチャネルトランジスタのソース
への接続、あるいはＶＳＳからＮチャネルのソースへの
接続からなる。さらに、ステップ３２１４は前記基準位
置から前記インターバル内のコンタクトのない最も遠い
拡散を考慮する。コンタクト位置のない拡散は典型的に
は直列接続ポイントにおいて他の接続なしに直列に接続
された隣接するトランジスタの間のドレインからソース
への接続である。
【０３１９】ステップ３２１４から本方法は最適の位置
にタイを配置するステップ３２１６に進む。これはチャ
ネル領域の近くにウェルタイを、電源導体の下にウェル
タイを、チャネル領域の近くに基板タイを、あるいはグ
ランド導体の下に基板タイを配置することを含むことが
できる。いずれの場合も、ステップ３２１４におけるタ
イの配置は、前記最大距離のスケーリングファクタに反
映された、コンパクト化の効率の想定が正しかったと仮
定して推定されたインターバル内の全ての素子に対しタ
イ配置ルールを満たす。
【０３２０】ステップ３２１６から、本方法は判断ステ
ップ３２１８に進み、そこで前記タイ配置位置が右エッ
ジに近いか否かが判定される。もしタイ配置位置が集積
回路セル、または集積回路、に配置されるべき最後のタ
イに対するタイ配置ルール内にあれば、本方法は完了す
る。しかしながら、もしステップ３２１８において、タ
イが右エッジ近くに配置されていなければ、本方法は前
記タイ配置位置を新しい基準位置として割当てるステッ
プ３２２０に進む。ステップ３２２０から本方法は再び
ステップ３２１０に進み他のタイが適切な位置に配置で
きるようにする。ステップ３２１０〜３２２０が集積回
路内の全てのタイが配置されるまで反復される。
【０３２１】したがって、図１０１に示される方法３２
００は全てのタイをそれらがタイスペーシングルールに
適合しかつ最適に配置されるように集積回路内に配置す
る。そのような配置は集積回路内の素子の動作および位
置を最小限に混乱させかつ集積回路内に最も効率よくタ
イを配置するように行なわれる。図１０１の方法３２０
０の利点は集積回路設計者の入力に対する設計時間およ
びコストの低減のみならずタイスペーシングルールとの
適合を保証することに及ぶ。
【０３２２】Ｍ．基板およびウェルタイ形式選択 基板およびウェルタイはＣＭＯＳ回路レイアウトにおい
てデバイスのラッチアップを防止するために必要とされ
る。（ラッチアップおよびタイについては「自動タイ配
置」と題するセクション“Ｌ”により詳細に説明されて
いる）。タイ形式（Ｔｉｅ Ｔｙｐｅｓ）はウェルおよ
び基板タイがレイアウトにおいて水平方向に配置できる
位置の種類または類別（ｃｌａｓｓｅｓ）を述べてお
り、例えば、「導体の下」または「チャネルの中」とさ
れる。タイ様式（Ｔｉｅ Ｓｔｙｌｅｓ）はゼロまたは
それ以上のタイ形式（Ｔｉｅ Ｔｙｐｅｓ）を含むセッ
トである。選択されるタイ形式は所望の技術に基づき全
てのタイ関連設計ルールを満たさなければならない。タ
イ様式の選択は、コンパクト化、配置およびルーティン
グがクリティカルな合成ステップである、自動レイアウ
ト合成において非常に重要である。
【０３２３】このセクションはＣＭＯＳセミカスタム、
フルカスタム、および／または標準セルレイアウトの自
動合成に関してラッチアップ保護のために基板およびウ
ェルタイ様式を自動的に選択することに向けられてい
る。初期最小タイ様式が合成を始めるために選択され
る。もし設計ルールが正しいセルがタイ様式内で作製で
きなければ、異なるタイ様式が選択されかつ再び合成が
行なわれる。各タイ様式内でタイの配置に対して効率的
な推定または評価が行なわれ、それによってルーティン
グがレイアウトの領域に悪影響を与えることなくコンパ
クト化できかつ人間の介在が必要とされないようにな
る。この手順はセルレイアウト合成プロセスを完全に自
動化しかつ設計ルールの正しいレイアウトを生成するた
めに、セルレイアウトの密度に悪影響を与えることな
く、行なう上で必須のことである。
【０３２４】図１０３は、マスクレベルで示された標準
セルレイアウトを示す説明図である。該レイアウトは構
成要素（ｃｏｍｐｏｎｅｎｔｓ）のみを配置し、ルーテ
ィングはまだ完成されていない標準セル２４００を示
す。この回路はＰチャネルトランジスタ２４０２、およ
びＮチャネルトランジスタ２４０４からなる。２つの電
源導体、「電源（ＶＤＤ）」２４０６、および「グラン
ド（ＧＮＤ）」２４０８、がある。Ｐチャネルトランジ
スタ２４０２とＮチャネルトランジスタ２４０４の間に
はチャネル２４１０がある。また、３つのタイ形式（Ｔ
ｉｅ Ｔｙｐｅｓ）が示されている。該タイ形式は２つ
の電源導体の上に配置され（レールタイ：Ｒａｉｌ Ｔ
ｉｅｓ）２４１２、ＰチャネルおよびＮチャネル領域の
間のチャネルに配置され（チャネルタイ：Ｃｈａｎｎｅ
ｌ Ｔｉｅｓ）２４１４、およびトランジスタと導体と
の間に配置され（アウェイ・チャネルタイ：Ａｗａｙ
Ｃｈａｎｎｅｌ Ｔｉｅｓ）２４１６で示されている。
典型的には、ウェルおよび基板タイは電源導体２４１２
の上に配置されている。より最近では、タイに対する設
計ルールはそれらがＰチャネルおよびＮチャネルトラン
ジスタの間に配置され、２４１４、およびトランジスタ
とそれらの対応する導体との間に、２４１６、配置され
ることを要求している。しかしながら、今日の大部分の
自動ツールは「レールタイ」２４１４についてのみ配置
できる。他の２つの形式のタイ２４１４，２４１６をも
可能なツールは１つのタイ様式（Ｔｉｅ Ｓｔｙｌｅ）
が予め決定されかつ合成プロセスの間にわたり使用され
ることを要求する。いったん該タイ様式が決定されまた
は特定されると、「自動タイ配置」と題するセクション
“Ｌ”において上で開示したタイ配置方法を使用してタ
イを水平寸法に配置するために使用できる。
【０３２５】単一のタイ様式を明確に特定することはレ
イアウトの領域を不必要に増大する可能性がある。さら
に、最適のタイ様式についての推測が不充分となりかつ
設計ルールに適合しない設計を生じる結果となる。実際
に、実験によりいくつかのタイ様式は設計ルール的によ
り正しくないレイアウトを発生するという犠牲を払って
より小さなレイアウトを発生した（以下の表１を参
照）。また、「チャネルタイ」のタイ形式はその合計面
積が実質的に前記「自動」タイ様式を使用して作製され
たセルレイアウト領域よりもかなり大きなレイアウトを
発生した。
【０３２６】最適のタイスタイルまたはタイ様式が最も
小さい領域を備えたレイアウトを生じかつ設計ルール的
に正しい、標準セルライブラリにおいて各セルに対して
最適のタイ様式を決定することは重大かつクリティカル
である。典型的には、１つのタイ様式は標準セルライブ
ラリにおけるそれぞれのセルに対して最適のタイ様式で
はない。タイ様式を選択する方法はまたライブラリにお
いて発生される全てのセルが設計ルール的に正しいこと
を保証しなければならない。最後に、あるセルの最適の
タイ様式を、最も非侵入的な（ｎｏｎ−ｉｎｔｒｕｓｉ
ｖｅ）タイ様式の選択を備えて、サーチを始めることが
重要である。最も非侵入的なタイ様式の選択はルーティ
ングおよびレイアウト合成のコンパクト化ステージに対
して最も少ない影響を与えるタイ様式である。
【０３２７】図１０４は、ある与えられたセルに対して
自動的にタイ様式を選択する方法の動作の流れを示すフ
ローチャートである。それは、ステップ２４２０におい
て、タイパラメータおよびトランジスタ配置の詳細を受
信することで始まる。図４に示されるシステムにおいて
は、これらは先行するフロー要素またはステップによっ
て提供される。次に、選択されるべきタイ様式の順序が
規定されかつ第１のタイ様式が選択される、ステップ２
４２２。
【０３２８】図１０５は好ましい実施形態において使用
されるタイ様式選択マトリクスを示す。このテーブルに
は８つの異なる組合わせが示されている。これらはタイ
が水平ディメンションに配置できる３つのサポートされ
た位置の８つの組合わせを規定している。タイ２４１
２，２４１４，２４１６に対する３つのサポートされた
位置は図１０３に示されている。前記８つの組合わせは
ルーティングに対して最も侵入的でなくかつより良好な
密度を有するタイ様式が優先度を与えられるように順序
付けられる。しかしながら、より高い優先度を備えたタ
イ様式はしばしば設計ルール的により正しくない傾向が
ある。ルーティングに対してより侵入的でありかつより
悪い密度を有するタイ様式は設計ルールを満たすよりよ
い機会を有するということになる。ステップ２４２２に
おいては、タイ様式選択がこのポイントでは何らのタイ
も配置されずに開始される。これは通常最善の密度を生
じる結果となりかつしたがって最も小さなレイアウト領
域を有する最も侵入的でない選択であるが、それはまた
設計ルール的に正しいレイアウトを生じることが最も少
ない選択でもある。
【０３２９】図１０４に戻ると、ステップ２４２４にお
いて、タイが前記タイ様式選択にしたがって配置され
る。このステップは前の「タイ配置」セクションにおい
てより詳細に説明されている。これに続き、ステップ２
４２６における「ルーティングおよびコンパクト化」が
行なわれる。これらのステップもまた本明細書の他の部
分に説明されている。
【０３３０】ルーティングおよびコンパクト化の後に、
ステップ２４２６の試験が行なわれてタイカバレージル
ールが満たされているか否かを判定する、ステップ２４
２８。もし、ステップ２４２８において、タイカバレー
ジルールが満たされており、かつセルがライブラリに対
する目標の高さに合致していれば、タイ様式選択処理が
行なわれる。そうでなければ、他のレイアウト要素に対
して設計ルールの違反を生じさせることなく、ステップ
２４３０において、可能な場合にはコンタクトおよびタ
イが加えられる。このステップは「タイカバレージ（Ｔ
ｉｅ Ｃｏｖｅｒａｇｅ）」を増強するよう設計され
る。このステップの動作は「タイ充填」と題するセクシ
ョン“Ｊ”に詳細に説明されている。次に試験が行なわ
れてタイカバレージルールが今や満たされているか否か
を判定する、ステップ２４３２。もしセルレイアウトが
今や「タイ配置」として設計ルール的に正しければ、タ
イ様式選択処理は今や完了する。そうでなければ、次の
タイ様式が選択され、ステップ２４３４、および動作は
ステップ２４０４において続けられる。次のタイ様式は
図１０５に示されたテーブルに規定されたリニアな順序
に基づき選択される。
【０３３１】ステップ２４２８、および２４３２におい
て、タイカバレージルールが満たされる前に全てのタイ
様式２４４０が使い尽くされた場合には、ステップ２４
２０からのタイパラメータまたはトランジスタ配置パラ
メータが修正または変更されなければならない。これは
常に過度に侵略的な（ｏｖｅｒ−ａｇｇｒｅｓｓｉｖ
ｅ）トランジスタおよびポート配置の結果である。
【０３３２】この方法の１つの利点はタイに割当てられ
る領域の量が最小化され、一方最大のタイカバレージを
保証することが可能なことである。これは部分的には最
善の密度を生じる結果となるタイ様式に優先度を与える
ことによって行なわれる。好ましい実施形態では、この
最善の密度は「レールタイ」２４１２、「チャネルタ
イ」２４１４、あるいはトランジスタおよび導体の間の
タイ（アウェイ・チャネルタイ）２４１６に対し何らの
スペースも割当てられない場合に達成される。このタイ
様式選択はタイカバレージルールに違反するレイアウト
を生じる結果となっても、設計ルール的に正しいレイア
ウトは依然としてセルレイアウト領域を増大しあるいは
設計ルールの違反を導入することなく、可能な場合に
は、レイアウトコンパクト化ステップ２４２６の後にコ
ンタクトおよびタイを加えることにより、ステップ２４
３０において発生することができる。もしステップ２４
３０の動作がステップ２４３２におけるタイカバレージ
ルールを満たしていれば、より侵入的なタイ様式は選択
される必要がない。
【０３３３】以下の表１は２５のセルからなる標準セル
ライブラリに対して種々のタイ様式を使用したサンプル
結果を含んでいる。
【表１】 ＤＲＣチェック タイ様式 セル領域 失敗 合格 −−−−−−−−−−−−−−−−−−−−−−−−−− タイなし ３９８８５０ ２２ ３ レールタイ ４５６６２２ １９ ６ チャネルタイ ４８６１９７ ３ ２２ 自動タイ ４７６５７９ ０ ２５
【０３３４】始めに、最初の３つのタイ様式は設計ルー
ル的に正しくないセルを発生したことに注意を要する。
これはかなりの負の歩留まりの意味を有する。領域と設
計ルールの正しさとの間にトレードオフがある。第２
に、ステップ２４３０によりタイに対して初期スペース
を割当てることなく３つのセルの場合に設計ルール的に
正しいレイアウトを発生する可能性があった。タイ配置
ステップ２４４０の間にこれら３つのセルに割当てられ
たスペースは必要以上に大きいレイアウトを生じさせ
る。これは図１０５におけるテーブル２４４０の最初の
タイ様式選択「タイなし」に対応する。「自動」タイ様
式は設計ルールの違反を生じることなくライブラリにお
いて全てのセルを発生することができる唯一のタイ様式
の選択であった。
【０３３５】上に述べた好ましい実施形態は、技術によ
って説明される設計ルールを固守する一方で、最小の領
域に自動的にセルレイアウトを発生するために使用され
る。
【０３３６】
【発明の効果】
ＩＶ．結論 ここに開示された標準的なセルレイアウトの自動的合成
は寸法的に、極めて少ない時間で、手作業の標準セルラ
イブラリに匹敵する、かつ多くの場合それよりも優れた
標準セルライブラリを発生することができる。この方法
によって発生されたライブラリにおけるセルはしばしば
従来技術の自動化方法を使用して発生されたセルのサイ
ズの半分またはそれ以下である。標準セルレイアウトの
発生に関して示されたが、ここに開示された多くの技術
および方法は他の形式のレイアウトにも適用可能であ
る。
【０３３７】当業者は本発明の精神から離れることなく
修正および変更を行なうことが可能なことを認識するで
あろう。したがって、この発明は添付の特許請求の範囲
に含まれる全てのそのような変更および修正を含むもの
と考える。
【０３３８】ここに記載されたクレーム要素およびステ
ップは読取りおよび理解を助ける上での助けとしてのみ
番号付けられおよび／または記載されている。したがっ
て、番号付けおよび／または文字の配置それ自体は要素
および／またはクレームのステップの順序付けを示すこ
とを意図したものではなくかつそのように理解されるべ
きではない。
【図面の簡単な説明】
【図１】従来技術の構成に係わるセルレイアウト発生シ
ステムを示すブロック図である。
【図２】本発明の一実施形態に係わるセルレイアウト発
生システムを示すブロック図である。
【図３】本発明の一実施形態に係わる設計フローを示す
ブロック図である。
【図４】図２のセル発生システムにしたがって標準セル
を発生しかつレイアウトする方法を示すフローチャート
である。
【図５】本発明の一実施形態に係わる集積回路の製造を
説明するブロック図である。
【図６】汎用目的のコンピュータを示すブロック図であ
る。
【図７】本発明の好ましい実施形態に係わるコンポーネ
ント配置を示すフローチャートである。
【図８】本発明の第２の実施形態に係わるコンポーネン
ト配置を示すフローチャートである。
【図９】本発明の一実施形態に係わるレイアウトコンパ
クト化を示すブロック図である。
【図１０】図７に示される本発明の一実施形態に係わる
抽象的能動デバイス配置１７２を示すフローチャートで
ある。
【図１１】図７に示される本発明の一実施形態に係わる
抽象的能動デバイス配置１７２を示すフローチャートで
ある。
【図１２】図７に示される本発明の一実施形態に係わる
抽象的能動デバイス配置１７２を示すフローチャートで
ある。
【図１３】本発明の一実施形態に係わるチャネルルーテ
ィングおよびチャネルルーティング密度を示すブロック
図である。
【図１４】本発明の一実施形態に係わるチャネルルーテ
ィングおよびチャネルルーティング密度を示すブロック
図である。
【図１５】図７に示される本発明の別の実施形態に係わ
る抽象的能動デバイス配置１７２を示すフローチャート
である。
【図１６】図７に示される本発明の別の実施形態に係わ
る抽象的能動デバイス配置１７２を示すフローチャート
である。
【図１７】図１０以下の方法に係わるコスト関数を示す
回路レイアウト図である。
【図１８】図１０以下の方法に係わるコスト関数を示す
回路レイアウト図である。
【図１９】図７におけるステップ１７４で示される抽象
的ポート配置の動作を示すフローチャートである。
【図２０】図１９の方法に係わるＰおよびＮネットスパ
ンの水平方向のオーバラップを決定するコストファクタ
を示す例示的説明図である。
【図２１】図１９のステップ２６１２および２６１４に
関連して「スタガリング」の概念を示すセルレイアウト
２６２０の説明図である。
【図２２】例示的なポートおよびメタル１ワイヤによっ
て接続されたアンテナダイオードを示す説明図である。
【図２３】例示的なポートおよびメタル１ワイヤによっ
て接続されたアンテナダイオードを示す説明図である。
【図２４】図７におけるステップ１７６で示された抽象
的ダイオード配置の動作を示すフローチャートである。
【図２５】図２４の方法の動作を示すために使用される
サンプルレイアウトを示すブロック図である。
【図２６】ダイオード配置がコンパクト化の後に行なわ
れる場合に生じ得るものを示すトランジスタレベルの回
路レイアウト図である。
【図２７】図２４に示されたダイオード配置モジュール
の動作によってアンテナダイオードが加えられた標準セ
ルのトランジスタレベルの回路レイアウト図である。
【図２８】図４に示される本発明の一実施形態のルーテ
ィングステップ１５２および１５４を示すフローチャー
トである。
【図２９】図４に示される本発明の一実施形態のルーテ
ィングステップ１５２および１５４を示すフローチャー
トである。
【図３０】図４に示される本発明の一実施形態のルーテ
ィングステップ１５２および１５４を示すフローチャー
トである。
【図３１】図４に示される本発明の一実施形態のルーテ
ィングステップ１５２および１５４を示すフローチャー
トである。
【図３２】図３１に機能的に示された拡張ルーティング
チャネルの動作を示す回路レイアウト図である。
【図３３】図４に示される本発明の一実施形態のルーテ
ィングステップ１５２および１５４を示すフローチャー
トである。
【図３４】レイアウトコンパクト化プロセスを示す標準
セルレイアウト図である。
【図３５】レイアウトコンパクト化プロセスを示す標準
セルレイアウト図である。
【図３６】レイアウトコンパクト化プロセスを示す標準
セルレイアウト図である。
【図３７】レイアウトコンパクト化プロセスを示す標準
セルレイアウト図である。
【図３８】ステップ１５６のコンパクト化の動作を示す
フローチャートである。
【図３９】ステップ２５０４の選択された方向における
コンパクト化の動作を示すフローチャートである。
【図４０】ステップ２５１８におけるワイヤ長さ最小化
機能の動作を示すフローチャートである。
【図４１】ステップ２５３２における「ローカルスラッ
ク検出」ルーチンを示すフローチャートである。
【図４２】ステップ２５３８における「オングリッドス
ラック計算」ルーチンの動作を示すフローチャートであ
る。
【図４３】ステップ２５１２におけるグラフ表現レイア
ウトのレイアウト例を示す説明図である。
【図４４】図４３の、ステップ２５１２および２５１４
に示されるレイアウトの制約グラフ表現を示す説明図で
ある。
【図４５】図４４に示される頂点重みおよび頂点に対応
するグリッド要件を示すテーブルを含む説明図である。
【図４６】ステップ２５１８の間における「オングリッ
ド」要素を移動するいくらかの利点を示す簡略化したレ
イアウト図である。
【図４７】ステップ２５１８の間における「オングリッ
ド」要素を移動するいくらかの利点を示す簡略化したレ
イアウト図である。
【図４８】ステップ２５１８の間における「オングリッ
ド」要素を移動するいくらかの利点を示す簡略化したレ
イアウト図である。
【図４９】オングリッドポートを備えたワイヤ最小化の
利点を示す標準セルのレイアウト図である。
【図５０】オングリッドポートを備えたワイヤ最小化の
利点を示す標準セルのレイアウト図である。
【図５１】本発明に係わるノッチ、タイおよびコンタク
ト充填を示すフローチャートである。
【図５２】本発明に係わるノッチ充填を示すフローチャ
ートである。
【図５３】本発明に係わるレイアウト−形状変換を示す
説明図である。
【図５４】図５２におけるブロッケージ検出ステップ２
０２６を示すフローチャートである。
【図５５】図５２におけるブロッケージ検出ステップ２
０２６を示す説明図である。
【図５６】本発明に係わる一連の個々の形状から発生さ
れる一連の結果としての形状を示す説明図である。
【図５７】本発明に係わる一連の個々の形状から発生さ
れる一連の結果としての形状を示す説明図である。
【図５８】本発明に係わる一連の個々の形状から発生さ
れる一連の結果としての形状を示す説明図である。
【図５９】本発明に係わる一連の個々の形状から発生さ
れる一連の結果としての形状を示す説明図である。
【図６０】図５２に示される方法２０２４と適合するさ
らに他の用語を規定するために使用されるレイアウト図
である。
【図６１】本発明に係わるシンプルノッチ充填を示すフ
ローチャートである。
【図６２】図６におけるシンプルノッチ充填方法２０８
２の効果を示すレイアウト図である。
【図６３】本発明に係わるストレート充填を説明するフ
ローチャートである。
【図６４】図６３に示されたストレート充填の動作を示
す説明図である。
【図６５】本発明に係わるイスマス充填を説明するフロ
ーチャートである。
【図６６】図６５に示されるイスマス充填の動作を示す
説明図である。
【図６７】本発明に係わるアイランド充填を説明するフ
ローチャートである。
【図６８】得られたブロッケージを計算する方法を示す
フローチャートである。
【図６９】得られたブロッケージが有益である場合を示
す説明図である。
【図７０】本発明に係わる方法２０１３を示すフローチ
ャートである。
【図７１】特定の半導体レイアウトから得られた一連の
形状を示す説明図である。
【図７２】レイアウトを電源形状に変換する動作を示す
フローチャートである。
【図７３】２つの層の交差またはインターセクションを
示す説明図である。
【図７４】本発明に係わる基本的ブロッケージ検出動作
を示すフローチャートである。
【図７５】種々の形状に関係する図７４の方法の実施を
示す説明図である。
【図７６】図７０の一部をより詳細に示すフローチャー
トである。
【図７７】図７０の一部をより詳細に示すフローチャー
トである。
【図７８】種々の形状に関係する図７７の方法の実施に
おいて使用される一連の形状を示す説明図である。
【図７９】図７６の一部をより詳細に示すフローチャー
トである。
【図８０】図７９のステップ２０１３の一部をより詳細
に示すフローチャートである。
【図８１】図８０の代表的な構成を示す説明図である。
【図８２】長いタイを検出しかつ除去するための図７０
の一部をより詳細に示すフローチャートである。
【図８３】図８２の方法の一部を実施する効果を示す説
明図である。
【図８４】従来技術のカバードビアの断面図である。
【図８５】従来技術のアンカバードビアの断面図であ
る。
【図８６】従来技術において、ミスアライメントになっ
たアンカバードビアの断面図である。
【図８７】本発明に係わるコンタクトおよびビア充填方
法を示すフローチャートである。
【図８８】図８７のフローチャートの拡張された部分を
示すフローチャートである。
【図８９】図８８の方法にしたがって「イグジスティン
グ形状」を発生する動作を示すフローチャートである。
【図９０】図８８の方法に係わる「頭部無効形状」の発
生を示す説明図である。
【図９１】図８８の方法に係わる「頭部有効形状」の発
生を示す説明図である。
【図９２】図８８の方法に係わる「底部無効形状」の発
生を示す説明図である。
【図９３】図８７のフローの一部を拡張された形式で示
すフローチャートである。
【図９４】図８８の方法に係わる「マイトカット」形状
の発生を示す説明図である。
【図９５】図８８の方法に係わる「キャンカット」形状
の発生を示す説明図である。
【図９６】図８８の方法に係わる「底部有効」形状の発
生を示す説明図である。
【図９７】図８７のフローの一部を拡張された形式で示
すフローチャートである。
【図９８】ＣＭＯＳトランジスタの断面図である。
【図９９】本発明の一実施形態に係わる集積回路内のタ
イ配置を示すフローチャートである。
【図１００】図９９の方法にしたがってそのタイが配置
された集積回路の一部を示す説明図である。
【図１０１】集積回路内に自動的にタイを配置する別の
方法を示すフローチャートである。
【図１０２】図９９の方法に係わるいくつかの可能なス
ペーシングルールの例を示す説明図である。
【図１０３】異なる基板およびウェルタイ様式を備えた
サンプルの標準セルレイアウトを示す説明図である。
【図１０４】図４の方法に係わる基板およびウェルタイ
様式選択を説明するフローチャートである。
【図１０５】好ましい実施形態におけるタイ様式選択マ
トリクスを示す説明図である。
【符号の説明】
９２ 標準セルライブラリ ９４ 高レベル設計ツール ９６ 物理的設計からマスクへの変換処理 ９７ マスク ９８ マスクからの集積回路製造処理 ９９ 集積回路 １００ レイアウト発生システム １０２ プロセス設計ルール用ディスクファイル １０４ ネットリスト用ディスクファイル １０６ ライブラリ様式テンプレート用ディスクファイ
ル １１０ セルレイアウト発生器 １１２ 集積回路レイアウト １１４ 論理的合成部 １２８ 配置およびルーティング、寄生抽出、タイミン
グ確認処理 １０３ 物理的設計 １３２ ＲＴＬ記述
フロントページの続き (72)発明者 ダニエル・ウェスリー・ダリツ アメリカ合衆国テキサス州78704、オース チン、ブルー・クレスト・ドライブ 1906 エー (72)発明者 モーハン・グルスワミー アメリカ合衆国テキサス州78750、オース チン、ビッグ・キャット・コウブ 6306

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 回路の集積回路レイアウト（１１２）
    を、 論理的ネットリスト、および１組の制約、 から合成することを含む集積回路（９９）の製造方法で
    あって、 Ａ）前記論理的ネットリストから順序づけられたシーケ
    ンスの物理的ネットリスト（１３８）を列挙する段階、 Ｂ）前記順序づけられたシーケンスの物理的ネットリス
    トから第１のネットリスト（１３８）を選択された物理
    的ネットリストとして選択する段階、 Ｃ）前記選択された物理的ネットリストおよび前記１組
    の制約に従って前記集積回路レイアウト（１１２）に複
    数のレイアウト要素（１４４）を配置する段階、 Ｄ）前記論理的ネットリストによって特定される複数の
    相互接続を実施するために前記集積回路レイアウト（１
    １２）において前記複数のレイアウト要素（１５４）を
    ルーティングする段階、 Ｅ）終了条件を調べる段階（１６０）、 Ｆ）もし前記段階（Ｅ）における終了条件が適合しなけ
    れば、前記順序づけられたシーケンスの物理的ネットリ
    ストから次のネットリストを前記選択された物理的ネッ
    トリストとして選択しかつ前記段階（Ｃ）〜（Ｆ）を反
    復する段階、そして Ｇ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  2. 【請求項２】 集積回路レイアウト（１１２）のために
    自動タイ配置を使用する集積回路（９９）の製造方法で
    あって、 Ａ）１つまたはそれ以上のタイカバレージルールを受信
    する段階（２４２０）、 Ｂ）選択されたタイスタイルとしてあるタイスタイルを
    選択する段階（２４２２）であって、前記タイスタイル
    は配置されるべき１組のゼロまたはそれ以上のタイ形式
    を特定するもの、 Ｃ）集積回路レイアウト（１１２）において初期数のタ
    イを配置する段階（２４２４）であって、前記配置され
    る初期数のタイの各々は前記選択されたタイスタイルに
    おける前記１組のゼロまたはそれ以上のタイ形式の内の
    １つに対応するもの、 Ｄ）前記集積回路レイアウト（１１２）をコンパクト化
    された集積回路レイアウトへとコンパクト化する段階
    （２４２６）であって、該コンパクト化された集積回路
    レイアウトは集積回路レイアウトおよびルーティングネ
    ットを備えるもの、そして Ｅ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して前記集積回路
    を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  3. 【請求項３】 シミュレートされたアニーリングアルゴ
    リズムを使用して集積回路レイアウト（１１２）におい
    て複数の行を合成するために複数の単一トランジスタの
    配置を使用する集積回路（９９）の製造方法であって、 Ａ）前記集積回路レイアウト（１１２）内でトランジス
    タの新しい移動（８０４）をトランジスタの選択された
    移動として選択する段階、 Ｂ）チャネルルーティング密度の尺度の関数であるメト
    リックを使用して集積回路レイアウト（１１２）内でト
    ランジスタの前記選択された移動を評価する段階（８０
    ６）、 Ｃ）前記集積回路レイアウト内で前記トランジスタの選
    択された移動を行う段階（８０８）、 Ｄ）前記回路のシミュレートされたモデルのシミュレー
    トされた温度を調整すべきか否かを決定する段階、 Ｅ）前記シミュレートされたモデルのシミュレートされ
    た温度を調整する段階、 Ｆ）前記シミュレートされたモデルが凍結されているか
    否かを判定する段階（８１４）、 Ｇ）前記トランジスタの選択された移動としてトランジ
    スタの異なる移動を使用して順次段階（Ａ），（Ｂ），
    （Ｃ），（Ｄ），（Ｅ）および（Ｆ）をループとして反
    復する段階、そして Ｈ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して前記集積回路
    （９９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  4. 【請求項４】 セルのセルレイアウトの領域を最適化す
    るためにトランジスタおよび他の装置を相互接続するこ
    とを使用する集積回路（９９）の製造方法であって、 Ａ）ルーティングコストパラメータを設定する段階、 Ｂ）コストパラメータを使用して集積回路レイアウト
    （１１２）内でルーティング（１４０８）を行い結果と
    してルーティング解を得る段階、 Ｃ）前記ルーティング解の品質を測定する段階、 Ｄ）前記ルーティングコストパラメータとして異なる組
    のルーティングコストパラメータを設定して（１４１
    ６）前記段階（Ｂ）〜（Ｃ）を反復する段階、 Ｅ）第１のルーティング解の品質を第２のルーティング
    解の品質と比較する段階（１４１４）、 Ｆ）前記第１のルーティング解および前記第２のルーテ
    ィング解から最も高い品質のルーティング解を選択する
    段階（１４１４）、そして Ｇ）前記最も高い品質のルーティング解を含む集積回路
    レイアウト（１１２）から発生された（９６）１組のマ
    スク（９７）を使用して前記集積回路（９９）を製造す
    る段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  5. 【請求項５】 ワイヤ長さを最小化しかつ集積回路レイ
    アウトの領域を低減することを含む集積回路（９９）の
    製造方法であって、 Ａ）前記集積回路レイアウト（１１２）を１つまたはそ
    れ以上のグラフ頂点に変換する段階（２５１２）であっ
    て、前記１つまたはそれ以上のグラフ頂点の内の少なく
    とも１つは関連するグリッドサイズを有するもの、 Ｂ）回路レイアウト制約をグラフエッジとして加える段
    階（２５１４）、 Ｃ）前記１つまたはそれ以上のグラフ頂点および前記グ
    ラフエッジを処理して１組のクリティカルなグラフ頂点
    および１組のノンクリティカルなグラフ頂点に対して最
    小および最大位置を決定する段階（２５４８）、 Ｄ）前記１組のノンクリティカルなグラフ頂点からノン
    クラティカルなグラフ頂点の部分集合を選択する段階
    （２５２６）、 Ｅ）関連するグリッドサイズに基づき前記ノンクリティ
    カルなグラフ頂点の部分集合に対してオングリッドスラ
    ックを計算する段階（２５３８）、 Ｆ）前記集積回路レイアウト（１１２）内で前記オング
    リッドスラックにより前記ノンクリティカルなグラフ頂
    点の部分集合を移動する段階（２５４０）、そして Ｇ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  6. 【請求項６】 ワイヤ長さを最小にしかつ集積回路レイ
    アウト（１１２）の領域を最小化することを含む集積回
    路（９９）の製造方法であって、 Ａ）スタート方向を決定する段階（２５０２）、 Ｂ）前記集積回路レイアウト（１１２）を１組の１つま
    たはそれ以上のグラフ頂点に変換する段階（２５１
    ２）、 Ｃ）第１の方向で前記集積回路レイアウト（１１２）の
    領域を低減するため前記１組の１つまたはそれ以上のグ
    ラフ頂点を解く段階（２５０４）、 Ｄ）第２の方向で前記集積回路レイアウト（１１２）の
    領域を低減するため前記１組の１つまたはそれ以上のグ
    ラフ頂点を解く段階（２５０４）、 Ｅ）前記段階（Ｃ）および（Ｄ）を前記段階（Ｃ）およ
    び（Ｄ）の前の反復の間にある位置に関して前記１組の
    またはそれ以上のグラフ頂点のいずれも移動しなくなる
    まで反復する段階（２５０６）、 Ｆ）前記段階（Ｅ）が前記１組のまたはそれ以上のグラ
    フ頂点のいずれも移動しないことを判定した後に前記集
    積回路レイアウト（１１２）から発生された（９６）１
    組のマスク（９７）を使用して集積回路（９９）製造す
    る段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  7. 【請求項７】 回路の集積回路レイアウト（１１２）に
    おける形状充填を使用する集積回路（９９）の製造方法
    であって、 Ａ）前記集積回路レイアウト（１１２）に１組のアバッ
    トメントを加える段階（２０１１）、 Ｂ）前記集積回路レイアウト（１１２）をノッチ充填す
    る段階（２０１２）、 Ｃ）前記集積回路レイアウト（１１２）をタイ充填する
    段階（２０１３）、 Ｄ）前記集積回路レイアウト（１１２）をコンタクト充
    填する段階（２０１４）、 Ｅ）前記段階（Ｂ）〜（Ｄ）において前記集積回路レイ
    アウト（１１２）に対しいずれかの形状が加えられたか
    否かを判定する段階（２０２０）、 Ｆ）前記段階（Ｅ）において何らの形状も加えられてい
    ないことが判定されるまで前記段階（Ｂ）〜（Ｅ）をル
    ープとして反復する段階（２０２０）、 Ｇ）前記段階（Ｅ）において何らの形状も加えられてい
    ないことが判定された後に前記集積回路レイアウト（１
    １２）から前記１組のアバットメントを除去する段階
    （２０１５）、そして Ｈ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  8. 【請求項８】 非決定論理的アルゴリズムを使用して集
    積回路レイアウト（１１２）を合成するために複数の行
    を使用し同じ形式のトランジスタのスタッキングを含む
    集積回路（９９）の製造方法であって、 Ａ）前記集積回路レイアウト（１１２）においてトラン
    ジスタの初期配置を発生する段階（８０２）、 Ｂ）前記集積回路レイアウト（１１２）内で１組のトラ
    ンジスタの移動を選択された移動として選択する段階
    （８０４）、 Ｃ）前記選択された移動のコストを評価する段階（８０
    ６）、 Ｄ）前記段階（Ｃ）において評価されたコストに基づき
    前記選択された移動（８０８）を受け入れるか否かを判
    定する段階、 Ｅ）前記段階（Ｄ）において選択された移動を受け入れ
    ることが判定された場合に前記集積回路レイアウト（１
    １２）内で前記１組のトランジスタの移動を行う段階
    （８１０）、 Ｆ）前記段階（Ｅ）において移動を行った後にコストを
    更新する段階（８１２）、 Ｇ）前記段階（Ｆ）においてコストを更新した後に終了
    すべきか否かを判定する段階（８１４）、 Ｈ）前記段階（Ｇ）において終了することが決定されな
    い場合に前記段階（Ｂ）〜（Ｇ）を反復する段階、そし
    て Ｉ）前記段階（Ｇ）において終了することが決定された
    後に前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  9. 【請求項９】 性能の制約を守りかつ歩留りを増大する
    一方でセルのセルレイアウトの領域を最適化するために
    トランジスタおよび他の装置を相互接続することを含む
    集積回路（９９）の製造方法であって、 Ａ）拡散ワイヤリングを使用して前記セルレイアウトに
    おいてすべての隣接トランジスタをルーティングする段
    階（１５０６）、 Ｂ）前記段階（Ａ）の後に前記セルレイアウトにおいて
    すべての残りの電源およびグランドネットをルーティン
    グする段階（１５０８）、 Ｃ）前記段階（Ｂ）の後に前記セルレイアウトにおいて
    すべての残りの整列されたゲートをルーティングする段
    階（１５１０）、 Ｄ）前記段階（Ｂ）の後に前記セルレイアウトにおける
    金属層においてすべての残りの整列されたソース／ドレ
    インネットをルーティングする段階（１５１０）、 Ｅ）前記段階（Ｂ）の後に前記セルレイアウトにおいて
    すべての残りの特別のネット（１５１２）をルーティン
    グする段階、 Ｆ）前記段階（Ｃ）〜（Ｅ）の後にエリアをベースとし
    たルーティングを使用して前記セルレイアウトにおいて
    すべての残りのネットをルーティングする段階、 Ｇ）前記セルレイアウトを使用して集積回路レイアウト
    （１１２）を作成する段階、そして Ｈ）前記集積回路レイアウト（１１２）から発生された
    １組のマスク（９７）を使用して集積回路（９９）を製
    造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  10. 【請求項１０】 集積回路の第１のレイアウトにおいて
    タイを配置することを含む集積回路（９９）の製造方法
    であって、 Ａ）前記第１のレイアウトを１つまたはそれ以上の形状
    に変換する段階（２８０２）、 Ｂ）ブロッケージ形状を検出する段階であって（２８０
    ４）、該ブロッケージ形状はタイが配置できない領域に
    対応する形状であるもの、 Ｃ）タイを形成するために前記ブロッケージ形状に含ま
    れない領域において前記１つまたはそれ以上の形状を増
    大する段階（２８０６）、 Ｄ）前記１つまたはそれ以上の形状を前記集積回路の第
    ２のレイアウトに変換する段階（２８１２）、そして Ｅ）前記第２のレイアウトから発生された（９６）１組
    のマスク（９７）から集積回路（９９）を製造する段階
    （９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  11. 【請求項１１】 行および列の能動デバイスを形成する
    能動デバイスを含む集積回路レイアウト（１１２）にお
    いてポートを配置することを含む集積回路（９９）の製
    造方法であって、 Ａ）前記集積回路レイアウト（１１２）における前記能
    動デバイスの２つの隣接する行の間に複数のポート行を
    提供する段階（２６０６）であって、該複数のポート行
    はレイアウトの内部のポテンシャルサイトを決定するも
    の、 Ｂ）前記集積回路レイアウト（１１２）における前記複
    数のポート行の内の１つの中の所定の列に１つまたはそ
    れ以上のポートを割り当てる段階（２６０８）であっ
    て、該割り当ては１つまたはそれ以上の所定のレイアウ
    ト要因によって決定されるコスト関数値に基づいている
    もの、 Ｃ）前記集積回路レイアウト（１１２）においてスタガ
    グループのポートを作成するために水平および垂直ポー
    トアクセスに対しお互いの間で相互作用するポートのグ
    ループを識別する段階（２６１０）、 Ｄ）前記段階（Ｃ）において識別された各スタガグルー
    ブのポートに対し複数のスタガ構造の総合コスト関数値
    を評価する段階（２６１２）、 Ｅ）前記段階（Ｄ）において評価された総合コスト関数
    値に基づき前記段階（Ｃ）において識別された各々のス
    タガグループに対しスタガ構造を割り当てる段階（２６
    １４）、 Ｆ）前記集積回路レイアウト（１１２）においてファイ
    ングリッドに割り当てられたポートを割り当てる段階
    （２６１６）であって、 前記割り当てられたポートは１つまたはそれ以上のポー
    トの内の１つであり、 前記ファイングリッドは前記能動デバイスによって決定
    されるある数のファインコラムを有し、前記ポートの割
    り当てはポート割り当て関数に基づくもの、そして Ｇ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  12. 【請求項１２】 トランジスタレベルの集積回路レイア
    ウトにおいて自動的にダイオードを配置することを含む
    集積回路（９９）の製造方法であって、 Ａ）前記集積回路レイアウト（１１２）において入力ポ
    ートを識別されたポートとして識別する段階（２７０
    ２）、 Ｂ）前記識別されたポートの回りに配置されるべきダイ
    オードの形式を決定する段階（２７０３）、 Ｃ）前記識別されたポートの周囲の回りで前記集積回路
    レイアウト（１１２）における複数の可能なダイオード
    位置を識別する段階（２７０４）、 Ｄ）前記複数の可能なダイオード位置の各々に対してコ
    スト関数からコストを決定する段階（２７０６）、 Ｅ）前記複数の可能なダイオード位置の各々に対して前
    記段階（Ｄ）において決定されたコストに基づき前記複
    数の可能なダイオード位置から前記集積回路レイアウト
    （１１２）における最小コストダイオード位置を選択す
    る段階（２７０８）、 Ｆ）前記集積回路レイアウト（１１２）において前記最
    小コストダイオード位置にダイオードを配置する段階
    （２７１０）、そして Ｇ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  13. 【請求項１３】 半導体集積回路におけるトランジスタ
    の制御電極を自動的に保護することを含む集積回路（９
    ９）の製造方法であって、 Ａ）前記トランジスタレベルのレイアウトのコンパクト
    化の前にトランジスタレベルのレイアウトにおいてダイ
    オードを配置する段階（１７７）、 Ｂ）前記ダイオードを前記トランジスタレベルのレイア
    ウトにおける入力ポートに接続する段階（１５４）、 Ｃ）前記ダイオードを含むトランジスタレベルのレイア
    ウトをコンパクト化されたレイアウトへとコンパクト化
    する段階（１５６）、そして Ｄ）前記コンパクト化されたレイアウトから発生された
    （９６）１組のマスク（９７）を使用して前記ダイオー
    ドを含む集積回路（９９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
  14. 【請求項１４】 集積回路（９９）の製造方法であっ
    て、 ａ）集積回路レイアウト（１１２）において１次レイア
    ウトオブジェクトの抽象的表現を自動的に配置して（１
    ７２，１７５）、２次抽象的レイアウトオブジェクトま
    たは３次抽象的レイアウトオブジェクトの推定された位
    置に従ってこれらのレイアウトオブジェクトの位置を最
    適化する段階、 ｂ）集積回路レイアウト（１１２）において２次レイア
    ウトオブジェクトの抽象的表現を自動的に配置して（１
    ７４，１７３）、１次抽象的レイアウトオブジェクトの
    実際の位置および３次抽象的レイアウトオブジェクトの
    推定された位置に従ってこれらのレイアウトオブジェク
    トの配置を最適化する段階、 ｃ）前記集積回路レイアウト（１１２）において３次レ
    イアウトオブジェクトの抽象的表現を自動的に配置して
    （１７６，１７７）、１次抽象的レイアウトオブジェク
    トおよび２次抽象的レイアウトオブジェクトの実際の位
    置に従ってこれらのレイアウトオブジェクトの配置を最
    適化する段階、そして ｄ）前記集積回路レイアウト（１１２）から発生された
    （９６）１組のマスク（９７）を使用して集積回路（９
    ９）を製造する段階（９８）、 を具備することを特徴とする集積回路（９９）の製造方
    法。
JP9316400A 1996-11-01 1997-10-30 グリッド化ポートのための自動レイアウトワイヤ最小化 Pending JPH10144798A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170136831A (ko) * 2016-06-02 2017-12-12 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
CN113113322A (zh) * 2021-03-31 2021-07-13 上海华虹宏力半导体制造有限公司 Cup通孔重叠修正方法

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