KR20170136831A - 집적 회로 및 표준 셀 라이브러리 - Google Patents

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Abstract

집적 회로는 적어도 하나의 셀을 포함하며, 상기 적어도 하나의 셀은 셀 바운더리에 의해 한정되는 셀 영역을 포함한다. 상기 적어도 하나의 셀은, 상기 셀 바운더리를 따라 상기 셀 바운더리에 평행한 제1 방향으로 연장하는 파워 라인 구조물로서, 상기 셀 바운더리를 따라 상기 제1 방향으로 연장하는 제1 파워 라인, 상기 제1 파워 라인 상에서 상기 제1 방향으로 서로 이격되어 배치되는 복수의 메탈 아일랜드, 및 상기 복수의 메탈 아일랜드 상에서 상기 제1 방향으로 연장하는 제2 파워 라인을 포함하는 상기 파워 라인 구조물 및 상기 셀 영역 내에 배치되고, 상기 제1 파워 라인 및 상기 복수의 메탈 아일랜드와 동일한 레벨 상에 배치되는 신호 라인 구조물을 포함한다. 상기 복수의 메탈 아일랜드 각각은 상기 복수의 메탈 아일랜드와 동일한 레벨에 위치하는 신호 라인 구조물의 일부분으로부터 임계 이격 거리(critical spacing distance) 이상으로 이격된다.

Description

집적 회로 및 표준 셀 라이브러리{Integrated circuit and standard cell library}
본 발명의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 적어도 하나의 표준 셀을 포함하는 집적 회로 및 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리에 관한 것이다.
반도체 공정 기술의 발달에 따른 트랜지스터의 소형화로 인해, 보다 많은 수의 트랜지스터들이 반도체 소자에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit, IC)를 말하는 시스템-온-칩(System-On-Chip, SOC)은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 향상됨에 따라 보다 많은 구성부품들을 포함하는 반도체 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 작은 피치에서도 높은 전류 밀도를 갖는 파워 라인 구조물을 구비하는, 적어도 하나의 표준 셀을 포함하는 집적 회로를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로는, 적어도 하나의 셀을 포함하는 집적 회로로서, 상기 적어도 하나의 셀은 셀 바운더리에 의해 한정되는 셀 영역을 포함하고, 상기 적어도 하나의 셀은, 상기 셀 바운더리를 따라 상기 셀 바운더리에 평행한 제1 방향으로 연장하는 파워 라인 구조물로서, 상기 셀 바운더리를 따라 상기 제1 방향으로 연장하는 제1 파워 라인, 상기 제1 파워 라인 상에서 상기 제1 방향으로 서로 이격되어 배치되는 복수의 메탈 아일랜드, 및 상기 복수의 메탈 아일랜드 상에서 상기 제1 방향으로 연장하는 제2 파워 라인을 포함하는 상기 파워 라인 구조물, 및 상기 셀 영역 내에 배치되고, 상기 제1 파워 라인 및 상기 복수의 메탈 아일랜드와 동일한 레벨 상에 배치되는 신호 라인 구조물을 포함한다. 상기 복수의 메탈 아일랜드 각각은 상기 복수의 메탈 아일랜드와 동일한 레벨에 위치하는 신호 라인 구조물의 일부분으로부터 임계 이격 거리(critical spacing distance) 이상으로 이격되어 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 표준 셀 라이브러리는, 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장된 표준 셀 라이브러리이다. 상기 복수의 표준 셀들 중 적어도 하나는, 셀 바운더리를 따라 상기 셀 바운더리에 평행한 제1 방향으로 연장하는 파워 라인 구조물로서, 제1 레벨에서 상기 제1 방향으로 연장하는 제1 파워 라인, 상기 제1 레벨보다 높은 제2 레벨에서 상기 제1 방향으로 서로 이격되어 배치되는, 상기 제1 파워 라인 상의 복수의 메탈 아일랜드, 및 상기 제2 레벨보다 높은 제3 레벨에서 상기 제1 방향으로 연장하며, 상기 복수의 메탈 아일랜드 상에 배치되는 제2 파워 라인을 포함하는 상기 파워 라인 구조물, 및 상기 제1 레벨 및 제2 레벨에서 상기 파워 라인 구조물과 이격되어 배치되는 신호 라인 구조물을 포함한다. 상기 복수의 메탈 아일랜드 각각은, 상기 복수의 메탈 아일랜드 각각과 가장 가깝게 배치되는 상기 제2 레벨에 위치하는 신호 라인 구조물의 일부분으로부터 임계 이격 거리 이상으로 이격되어 있다.
본 발명의 기술적 사상에 의한 집적 회로에 따르면, 상대적으로 작은 피치를 갖는 표준 셀에서도 복수의 메탈 아일랜드를 통해 제1 파워 라인과 제2 파워 라인이 서로 전기적으로 연결될 수 있고, 이에 따라 동일한 방향으로 연장하는 샌드위치 구조의 파워 라인 구조물을 구현할 수 있다. 상기 파워 라인 구조물은 높은 전류 밀도를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 2는 도 1의 II-II' 선을 따른 단면도이고, 도 3은 도 1의 III-III' 선을 따른 단면도이며, 도 4는 도 1의 IV-IV' 선을 따른 단면도이다.
도 5는 예시적인 실시예들에 따른 집적 회로의 설계 방법을 나타내는 플로우 차트이다.
도 6은 후보 메탈 아일랜드 위치의 결정 방법을 개략적으로 도시한 도면이다.
도 7은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 8은 도 7의 VIII-VIII' 선을 따른 단면도이다.
도 9는 예시적인 실시예들에 따른 집적 회로의 설계 방법을 나타내는 플로우 차트이다.
도 10은 예시적인 실시예들에 따른 표준 셀 라이브러리를 포함하는 저장 매체를 나타내는 블록도이다.
집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
이하에서 후술되는 본 발명의 실시예들에서, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 셀을 조합시킨 논리 설계, 배치, 배선이 행해진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
이와 같이 표준 셀을 이용한 집적 회로는 반주문형 집적 회로의 한 가지로서, 미리 설계되어 표준 셀 라이브러리에 저장된 표준 셀을 사용하고 이들 간의 배선을 최소화하도록 셀들을 배치하여 구현된다. 따라서, 완전 주문형 집적 회로에 비해 개발 비용이 적고 개발 기간을 단축시킬 수 있다.
도 1은 예시적인 실시예들에 따른 집적 회로(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 II-II' 선을 따른 단면도이고, 도 3은 도 1의 III-III' 선을 따른 단면도이며, 도 4는 도 1의 IV-IV' 선을 따른 단면도이다.
도 1 내지 도 4를 참조하면, 집적 회로(100)는 셀 바운더리(cell boundary, CB)에 의해 한정되는 적어도 하나의 셀(C1)을 포함할 수 있다.
적어도 하나의 셀(C1)은 액티브 영역(AR), 기판(110) 상에서 제1 방향(예를 들어, 도 1의 X 방향)으로 연장되며 상기 제1 방향과 수직한 제2 방향(예를 들어, 도 1의 Y 방향)으로 서로 평행한 복수의 핀들(fins), 상기 제2 방향으로 연장되는 게이트 라인(GL)을 포함할 수 있다.
셀 바운더리(CB)는 적어도 하나의 셀(C1)을 한정하는 아웃라인(outline)으로, 배치 및 배선 툴은 셀 바운더리(CB)를 이용하여 적어도 하나의 셀(C1)을 인식할 수 있다. 셀 바운더리(CB)는 상기 제1 방향(또는 X 방향)을 따라 제1 폭(CW1)을 갖고, 상기 제2 방향(또는 Y 방향)을 따라 제1 높이(height)(CH1)를 갖는 직사각형 형상을 가질 수 있다. 여기서 제1 높이(CH1)는 적어도 하나의 셀(C1)의 상기 제2 방향에 따른 사이즈를 의미하도록 정의될 수 있다.
셀 바운더리(CB)는 네 개의 셀 바운더리 라인들에 의해 한정될 수 있고, 상기 네 개의 셀 바운더리 라인들 중 복수의 핀들의 연장 방향과 평행한 하나의 셀 바운더리 라인을 제1 셀 바운더리 라인(CBL1)으로 지칭할 수 있고, 상기 네 개의 셀 바운더리 라인들 중 제1 셀 바운더리 라인(CBL1)과 대향하는 셀 바운더리 라인을 제2 셀 바운더리 라인(CBL2)으로 지칭할 수 있다.
적어도 하나의 셀(C1)은 더미 영역(DR)(도 4 참조)에 의해 서로 이격되어 배치되는 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)을 포함할 수 있다. 또한, 제1 및 제2 액티브 영역(AR1, AR2)의 양측에는 더미 영역(DR)이 배치될 수 있다. 이에 따라, 제1 방향을 따라 연장되는 제1 및 제2 셀 바운더리 라인(CBL1, CBL2)은 더미 영역(DR)과 오버랩될 수 있다. 제1 및 제2 액티브 영역(AR1, AR2)은 N형 불순물 또는 P형 불순물이 도핑된 불순물 영역일 수 있다.
제1 및 제2 셀 바운더리 라인(CBL1, CBL2)과 오버랩되는 더미 영역(DR)은 파워 라인 구조물(PL) 형성 영역일 수 있다. 예를 들어, 적어도 하나의 셀(C1)의 제1 셀 바운더리 라인(CBL1)과 오버랩되는 영역에 형성되는 파워 라인 구조물(PL)에 전원 전압(VDD)이 인가될 수 있고, 제2 셀 바운더리 라인(CBL2)과 오버랩되는 영역에 형성되는 파워 라인 구조물(PL)에 접지 전압(VSS)이 인가될 수 있다. 이와는 달리, 제1 셀 바운더리 라인(CBL1)과 오버랩되는 영역에 형성되는 파워 라인 구조물(PL)에 접지 전압(VSS)이 인가되고 제2 셀 바운더리 라인(CBL2)과 오버랩되는 영역에 형성되는 파워 라인 구조물(PL)에 전원 전압(VDD)이 인가될 수도 있다. 한편, Y 방향을 따라 인접하게 배열되는 두 개의 셀(C1)은 서로 제1 또는 제2 셀 바운더리 라인(CBL1 또는 CBL2)을 공유하며 배치됨에 따라, 파워 라인 구조물(PL)에 Y 방향을 따라 전원 전압(VDD)과 접지 전압(VSS)이 교대로 인가될 수 있다.
도 1에는 X 방향으로 세 개의 셀(C1)이 나란히 배열되고, Y 방향으로 두 개의 셀(C1)이 나란히 배열되어, 각각의 셀(C1)이 인접한 셀(C1)과 서로 셀 바운더리(CB)의 일부분들을 공유하면서 배치된 것이 예시적으로 도시되었다. 이에 따라 도 1의 위쪽(upper portion)에 나란히 배치된 세 개의 셀(C1)에서, 제1 셀 바운더리 라인(CBL1)과 오버랩되는 파워 라인 구조물(PL)에 의해 전원 전압(VDD)이 공통으로 인가될 수 있고, 나란히 배치된 세 개의 셀(C1)에서, 제2 셀 바운더리 라인(CBL2)과 오버랩되는 파워 라인 구조물(PL)에 의해 접지 전압(VSS)이 공통으로 인가될 수 있다.
도 4에 예시적으로 도시된 것과 같이, 상기 복수의 핀들은 상기 제1 방향으로 연장되며, 상기 제2 방향으로 서로 평행하게 배치될 수 있다. 상기 복수의 핀들의 측벽 하부(lower portion)는 소자 분리막(112)에 의해 커버될 수 있다. 상기 복수의 핀들 중 제1 및 제2 액티브 영역(AR1, AR2) 상에 복수의 액티브 핀(AF)이 배치될 수 있다. 복수의 액티브 핀(AF) 각각은 동일한 핀간 거리로 이격되어 배치될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 복수의 액티브 핀(AF) 각각 사이의 핀간 거리가 서로 달라질 수 있다.
도 4에 예시적으로 도시된 것과 같이, 더미 영역(DR) 상에 적어도 하나의 더미 핀(DF)이 배치될 수 있다. 도 4에는 더미 영역(DR)에 두 개의 더미 핀(DF)이 배치된 것이 예시적으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 더미 영역(DR) 상에 더미 핀(DF)이 형성되지 않을 수도 있고, 더미 영역(DR) 상에 한 개 또는 세 개 이상의 더미 핀(DF)이 형성될 수도 있다. 적어도 하나의 더미 핀(DF)과, 복수의 액티브 핀(AF) 중 이에 인접한 액티브 핀(AF) 사이의 거리는 복수의 액티브 핀(AF) 각각 사이의 핀간 거리와 다를 수도 있고, 동일할 수도 있다. 그러나, 더미 핀(DF)의 개수, 배치 및 핀간 거리는 도 4에 예시적으로 도시된 바에 한정되는 것은 아니다. 적어도 하나의 셀(C1)의 기능, 치수, 누설 전류, 임계 전압 등 요구되는 성능 등에 따라 더미 핀(DF)의 개수 및 배치는 달라질 수 있다.
적어도 하나의 셀(C1)은, 상기 복수의 핀들과 교차하며 상기 제2 방향을 따라 연장되고 상기 제1 방향으로 서로 평행한 복수의 게이트 라인(GL)을 포함할 수 있다. 예시적인 실시예들에 있어서, 복수의 게이트 라인(GL)은 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 또는 도핑된 폴리실리콘 등을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 2에 예시적으로 도시된 것과 같이, 복수의 게이트 라인(GL) 각각의 측면과 바닥면 상에 게이트 절연층(GI)이 배치될 수 있다. 복수의 게이트 라인(GL) 각각의 양 측벽 상에 게이트 절연층(GI)을 사이에 두고 게이트 스페이서(SP)가 배치될 수 있다. 그러나, 도 2에 도시된 것과 달리, 게이트 절연층(GI)은 복수의 게이트 라인(GL) 각각의 바닥면 상에만 형성될 수 있고, 게이트 스페이서(SP)가 게이트 라인(GL) 각각의 양 측벽 상에 직접 형성될 수 있다.
복수의 게이트 라인(GL) 중 인접한 두 개의 게이트 라인(GL) 사이에 게이트간 절연층(122)이 배치될 수 있고, 게이트간 절연층(122) 및 복수의 게이트 라인(GL) 상에 제1 층간 절연막(124)이 배치될 수 있다.
도시되지는 않았지만, 더미 영역(DR)과 수직 오버랩되는 복수의 게이트 라인(GL)의 일부분 상에 제1 콘택(도시 생략)이 형성되고, 상기 제1 콘택이 제1 층간 절연막(124)을 관통할 수도 있다. 상기 제1 콘택은 복수의 게이트 라인(GL)으로 전기적 연결을 제공하기 위한 입력 콘택일 수 있다. 또한, 복수의 게이트 라인(GL) 양측 상의 액티브 핀(AF)과 연결되는 제2 콘택(도시 생략)이 형성되고, 상기 제2 콘택이 제1 층간 절연막(124)을 관통할 수도 있다. 상기 제2 콘택은 액티브 영역(AR1, AR2)에 형성되는 트랜지스터 소자에 전원 연결 및 접지 연결을 제공하는 소스 및 드레인 콘택들일 수 있다. 예시적인 실시예들에 있어서, 상기 제1 콘택 및 제2 콘택은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합을 포함하며, 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연막(124) 상에는 파워 라인 구조물(PL) 및 신호 라인 구조물(SL)이 배치될 수 있다. 파워 라인 구조물(PL)과 신호 라인 구조물(SL)은 제1 층간 절연막(124)을 관통하는 상기 제1 및 제2 콘택에 각각 연결될 수 있고, 파워 라인 구조물(PL)과 신호 라인 구조물(SL)은 각각 상기 제1 및 제2 콘택에 의해 액티브 핀(AF) 및 복수의 게이트 라인(GL)에 각각 전기적으로 연결될 수 있다.
신호 라인 구조물(SL)은 복수의 제1 신호 라인(M1S), 복수의 제2 신호 라인(M2S) 및 비아(V1S)를 포함할 수 있다. 복수의 제1 신호 라인(M1S)은 제1 층간 절연막(124) 상에서 제1 방향(도 1의 X 방향)을 따라 연장하고 제2 방향(도 1의 Y 방향)을 따라 이격되어 배치될 수 있다. 복수의 제2 신호 라인(M2S)은 복수의 제1 신호 라인(M1S)보다 높은 레벨에서 제2 방향을 따라 연장하고 제1 방향을 따라 이격되어 배치될 수 있다. 복수의 제1 신호 라인(M1S)과 복수의 제2 신호 라인(M2S) 사이에 비아(V1S)가 배치될 수 있다.
신호 라인 구조물(SL)은 복수의 제1 신호 라인(M1S)이 제1 방향을 따라 소정의 피치로 연장하고, 복수의 제2 신호 라인(M2S)이 제1 방향과 수직한 제2 방향을 따라 소정의 피치로 연장하며, 비아(V1S)가 복수의 제1 신호 라인(M1S)과 복수의 제2 신호 라인(M2S) 사이에 배치되는 구조를 가질 수 있다. 본 명세서에서 이러한 구조는 단방향 배선 구조(unidirectional wiring structure)라고 지칭될 수 있다. 즉, 상기 단방향 배선 구조는 제1 레벨에 위치하는 복수의 제1 신호 라인(M1S)의 연장 방향이, 상기 제1 레벨과 다른 제2 레벨에 위치하는 복수의 제2 신호 라인(M2S)의 연장 방향에 대하여 수직한 구조를 일컬을 수 있다.
일반적으로, 집적 회로의 사이즈가 감소함에 따라 셀(C1)의 면적 또한 감소될 필요가 있다. 종래에는 셀(C1) 내에 상대적으로 넓은 면적이 제공되어, 요구되는 배선 저항을 갖도록 신호 라인 구조물(SL)을 임의의 방향으로 연장하는 다양한 형상으로 배치할 수 있었다. 그러나 셀(C1)의 면적이 감소함에 따라 신호 라인 구조물(SL)의 저항이 증가하고 이에 따른 신호의 지연이 발생하는 문제가 있다. 따라서, 신호 라인 구조물(SL)이 제1 레벨에서 제1 방향으로 연장하는 복수의 제1 신호 라인(M1S)과 제2 레벨에서 제1 방향에 수직한 제2 방향으로 연장하는 복수의 제2 신호 라인(M2S)의 적층 구조를 갖도록 형성하는 경우, 좁은 피치 및/또는 작은 높이(CH1)의 셀(C1)에서도 신호 라인 구조물(SL)이 상대적으로 작은 저항을 가질 수 있고, 상기 집적 회로의 신호 지연 발생이 방지될 수 있다.
복수의 제2 신호 라인(M2S) 각각의 단부는 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)으로부터 제2 방향을 따라 서로 다른 이격 거리를 가질 수 있다. 예를 들어, 도 1에 예시적으로 도시된 것과 같이, 복수의 제2 신호 라인(M2S) 중 하나의 단부와 제1 셀 바운더리 라인(CBL1)사이의 제2 방향을 따른 이격 거리는, 복수의 제2 신호 라인(M2S) 중 다른 하나의 단부와 제1 셀 바운더리 라인(CBL1)사이의 제2 방향을 따른 이격 거리보다 크거나 작을 수 있다. 이에 따라, 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)과 복수의 제2 신호 라인(M2S) 사이에 상대적으로 넓은 공간이 국부적으로 제공될 수 있다.
후보 메탈 아일랜드 위치(M2P-C)(도 6 참조)는 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)과 복수의 제2 신호 라인(M2S) 사이의 상대적으로 넓은 공간 내에 정의될 수 있다. 후보 메탈 아일랜드 위치(M2P-C)는 복수의 제2 신호 라인(M2S)과의 사이에 임계 이격 거리(S-DRC)(도 6 참조)보다 큰 이격 거리를 갖는 위치들로 정의될 수 있다. 임계 이격 거리(S-DRC)는 집적 회로의 제조 공정에서 채용되는 포토리소그래피 공정의 디자인 룰(design rule)에 의해 결정될 수 있다. 예를 들어, 임계 이격 거리(S-DRC)는 서로 이격된 두 개의 패턴을 형성하기 위하여 공정 변수의 윈도우들을 고려하여 상기 패턴들 사이에 제공될 필요가 있는 최소한의 거리를 의미할 수 있다. 예를 들어, 임계 이격 거리(S-DRC)는 포토리소그래피 공정의 해상도(resolution)와 관련될 수 있다.
복수의 제2 신호 라인(M2S)과 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)과의 최소 이격 거리는 임계 이격 거리(S-DRC)보다 작을 수 있다. 예를 들어, 좁은 피치 및/또는 작은 높이(CH1)의 셀(C1)에서 주로 발생할 수 있는 신호 지연을 방지하기 위하여 복수의 제2 신호 라인(M2S)이 상대적으로 넓은 면적을 갖도록 형성할 수 있다. 이러한 경우에, 복수의 제2 신호 라인(M2S) 중 일부분은 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)과 임계 이격 거리(S-DRC)보다 작은 이격 거리를 갖도록 배치될 수 있다. 그러나, 복수의 제2 신호 라인(M2S) 중 다른 일부분은 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)과의 사이에 임계 이격 거리(S-DRC)보다 더 큰 이격 거리를 갖도록 배치될 수 있고, 이러한 상대적으로 넓은 공간 내에 후보 메탈 아일랜드 위치(M2P-C)가 정의될 수 있다.
한편, 후보 메탈 아일랜드 위치(M2P-C)에 대하여 아래에서 도 6을 참조로 다시 설명하도록 한다.
제1 층간 절연막(124) 상에는 복수의 제1 신호 라인(M1S)의 상면과 측면을 커버하는 제2 층간 절연막(126)이 형성될 수 있고, 제2 층간 절연막(126)이 비아(V1S)의 측면을 둘러쌀 수 있다. 예를 들어, 제2 층간 절연막(126)의 상면이 비아(V1S)의 상면과 실질적으로 동일한 레벨 상에 위치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 층간 절연막(126) 상에는 복수의 제2 신호 라인(M2S)의 상면과 측면을 커버하는 제3 층간 절연막(128)이 형성될 수 있다.
도 3 및 도 4에는 신호 라인 구조물(SL)이 복수의 제1 신호 라인(M1S)과 복수의 제2 신호 라인(M2S)을 포함하는 2개의 금속층의 적층 구조로 형성된 것이 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 신호 라인 구조물(SL)은 서로 방향을 달리하여 연장하는 3개 이상의 금속층의 적층 구조로 형성될 수도 있다. 예를 들어, 도 3 및 도 4에 도시된 것과 달리, 복수의 제2 신호 라인(M2S) 상에 제1 방향으로 연장하는 복수의 제3 신호 라인(도시 생략)이 더 형성될 수도 있다. 이러한 경우에, 복수의 제2 신호 라인(M2S)과 상기 복수의 제3 신호 라인 사이에 비아(도시 생략)가 더 형성될 수 있고, 상기 비아는 제3 층간 절연막(128)을 관통할 수 있다.
파워 라인 구조물(PL)은 제1 파워 라인(M1P), 메탈 아일랜드(M2P), 제2 파워 라인(M3P) 및 비아(V1P, V2P)를 포함할 수 있다.
제1 파워 라인(M1P)은 제1 층간 절연막(124) 상에서 제1 방향(도 1의 X 방향)을 따라 연장할 수 있고, 제1 및 제2 셀 바운더리 라인(CBL1, CBL2)과 중첩되는 더미 영역(DR) 상에 배치될 수 있다. 제1 파워 라인(M1P)은 복수의 제1 신호 라인(M1S)과 동일한 레벨의 상면을 갖도록 형성될 수 있다.
메탈 아일랜드(M2P)는 제1 파워 라인(M1P)보다 높은 제2 레벨에서 제1 연장 길이(L-1)를 가지며 제1 방향을 따라 연장할 수 있다. 메탈 아일랜드(M2P)는 제2 신호 라인(M2S)와 동일한 레벨의 상면을 가질 수 있다. 제2 파워 라인(M3P)은 메탈 아일랜드(M2P)보다 높은 제3 레벨에서 제1 방향을 따라 연장할 수 있다. 비아(V1P)는 제1 파워 라인(M1P)과 메탈 아일랜드(M2P) 사이에 배치될 수 있고, 비아(V2P)는 메탈 아일랜드(M2P)와 제2 파워 라인(M3P) 사이에 배치될 수 있다.
도 1에 예시적으로 도시된 것과 같이, 메탈 아일랜드(M2P)는 제1 파워 라인(M1P) 상에서 제1 방향을 따라 상대적으로 작은 제1 연장 길이를 가지며 연장할 수 있다. 예를 들어, 도 1에 도시된 것과 같이, 제1 파워 라인(M1P)은 셀(C1)의 제1 폭(CW1)보다 긴 연장 길이를 가지며 연장하는 한편, 메탈 아일랜드(M2P)는 셀(C1)의 제1 폭(CW1)보다 작은 연장 길이(L-1)로 연장할 수 있다. 이에 따라 제1 파워 라인(M1P) 상에 복수의 메탈 아일랜드(M2P)가 소정의 간격으로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 복수의 메탈 아일랜드(M2P) 각각은 실질적으로 동일한 연장 길이(L-1)를 가질 수 있다. 예를 들어, 메탈 아일랜드(M2P)의 연장 길이(L-1)는 파워 라인 구조물(PL) 전체의 저항, 또는 파워 라인 구조물(PL)에 인가될 수 있는 최대 전류 밀도 등에 따라 결정될 수 있다. 예를 들어, 메탈 아일랜드(M2P)의 연장 길이(L-1)는 약 10 내지 200 nm일 수 있으나, 이에 한정되는 것은 아니다.
메탈 아일랜드(M2P)는 복수의 제2 신호 라인(M2S) 중 가장 인접한 제2 신호 라인(M2S)과 임계 이격 거리(S-DRC)(도 6 참조) 이상의 이격 거리(S-1)로 이격될 수 있다. 예를 들어, 메탈 아일랜드(M2P)는, 도 5 및 도 6을 참조로 아래에 설명될 집적 회로의 설계 방법에 따라, 복수의 제2 신호 라인(M2S)과의 사이에 임계 이격 거리(S-DRC) 이상의 이격 거리가 제공되는 후보 메탈 아일랜드 위치(M2P-C)에 놓여질 수 있다. 따라서, 메탈 아일랜드(M2P)는, 신호 라인 구조물(SL)의 복수의 제2 신호 라인(M2S)과 동일한 레벨 상에서, 복수의 제2 신호 라인(M2S)의 연장 방향과 다른 방향으로 연장할 수 있다. 즉, 좁은 피치 및/또는 작은 높이(CH1)의 셀(C1)에서도 샌드위치 타입의 파워 라인 구조물(PL)이 배치될 수 있다.
여기서 샌드위치 타입의 파워 라인 구조물(PL)이라는 용어는, 동일한 방향으로 연장하는 서로 다른 레벨의 라인들이 전기적으로 연결되는 구조를 의미하는 것으로 이해될 수 있다. 예를 들어, 제1 파워 라인(M1P)이 셀 바운더리(CB)를 따라 제1 방향으로 연장하고, 메탈 아일랜드(M2P)가 제1 파워 라인(M1P)보다 높은 레벨에서 제1 방향으로 연장하며, 제2 파워 라인(M3P)이 메탈 아일랜드(M2P)보다 높은 레벨에서 제1 방향으로 연장할 수 있다. 이에 따라 제1 파워 라인(M1P), 메탈 아일랜드(M2P) 및 제2 파워 라인(M3P)을 포함하는 파워 라인 구조물(PL)은 제1 방향을 따라 연장할 수 있다.
일반적으로, 좁은 피치 및/또는 작은 높이(CH1)를 갖는 셀(C1)에서는, 단방향 배선 구조를 채용할 수 있고, 상기 단방향 배선 구조에서는 제1 레벨에서의 금속층이 제2 레벨에서의 금속층과 수직 방향으로 배열될 수 있다. 즉, 신호 라인 구조물(SL)은 단방향 배선 구조를 가지며, 제1 레벨에서의 제1 신호 라인(M1S)과 제2 레벨에서의 제2 신호 라인(M2S)이 서로 수직 방향으로 연장할 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 제2 방향으로 연장하는 제2 신호 라인(M2S)과 동일한 레벨에서 제1 방향으로 소정의 길이로 연장하는 메탈 아일랜드를 포함할 수 있으며, 이에 따라 단방향 배선 구조에서도 샌드위치 타입의 파워 라인 구조물을 구현할 수 있다.
따라서, 상대적으로 작은 피치를 갖는 표준 셀에서도(예를 들어 단방향 배선 구조를 갖는 표준 셀에서도) 메탈 아일랜드(M2P)를 통해 제1 파워 라인(M1P)과 제2 파워 라인(M3P)이 서로 전기적으로 연결될 수 있고, 이에 따라 동일한 방향으로 연장하는 샌드위치 구조의 파워 라인 구조물(PL)을 구현할 수 있다. 파워 라인 구조물(PL)은 높은 전류 밀도를 가질 수 있고, 상기 집적 회로(100)의 신호 지연 발생 등이 방지될 수 있다.
도 5는 예시적인 실시예들에 따른 집적 회로의 설계 방법(10)을 나타내는 플로우 차트이고, 도 6은 후보 메탈 아일랜드 위치(M2P-C)의 결정 방법을 개략적으로 도시한 도면이다.
도 5 및 도 6을 참조하면, 집적 회로의 설계 방법(10)은 표준 셀 라이브러리를 사용하는 방법일 수 있다. 표준 셀 라이브러리를 사용하는 방법은 집적 회로를 설계하기 위한 툴에서 수행될 수 있고, 집적 회로를 설계하기 위한 툴은 프로세서에서 수행되는 복수개의 명령어들을 포함하는 프로그램일 수 있다. 표준 셀 라이브러리는 저장매체에 저장될 수 있고, 집적 회로를 설계하기 위한 툴은 저장매체에 엑세스함으로써 표준 셀 라이브러리를 사용할 수 있다.
단계 S12에서, 표준 셀들로서 집적 회로를 정의하는 입력 데이터에 따라 표준 셀을 위치시키고(placing) 및 제1 파워 라인과 신호 라인 구조물을 배선(routing)할 수 있다.
예시적인 실시예들에 있어서, 입력 데이터는 집적 회로에 포함된 표준 셀들 및 표준 셀들의 연결관계에 대한 정보를 포함할 수 있고, 입력 데이터로부터 집적 회로에 포함된 표준 셀들을 위치시킴에 의해 블록 레벨에서 집적 회로의 레이아웃을 완성할 수 있다.
예시적인 실시예들에 있어서, 입력 데이터는 제1 파워 라인(M1P)(도 1 참조)과 신호 라인 구조물(SL)(도 1 참조)의 레이아웃에 대한 정보를 포함할 수 있다. 예를 들어, 도 1에 도시된 것과 같이, 제1 파워 라인(MP)은 제1 및 제2 셀 바운더리 라인(CBL1, CBL2)(도 1 참조)과 중첩되는 영역에서 제1 방향(도 1의 X 방향)을 따라 연장하도록 배치될 수 있고, 신호 라인 구조물(SL)은 제1 방향을 따라 연장하는 복수의 제1 신호 라인(M1S)(도 1 참조) 및 제2 방향(도 1의 Y 방향)을 따라 연장하는 복수의 제2 신호 라인(M2S)을 포함하도록 배치될 수 있다.
복수의 제2 신호 라인(M2S)은 제2 방향을 따라 서로 다른 길이를 갖도록 배치될 수 있다. 예를 들어, 복수의 제2 신호 라인(M2S) 각각의 단부는 제1 또는 제2 셀 바운더리 라인(CBL1, CBL2)으로부터 제2 방향을 따라 서로 다른 이격 거리를 가질 수 있다.
단계 S14에서, 제1 파워 라인(M1P)과 신호 라인 구조물(SL) 사이의 이격 거리를 분석하여 후보 메탈 아일랜드 위치(M2P-C)를 결정할 수 있다.
예시적인 실시예들에 있어서, 표준 셀 라이브러리를 사용하는, 집적 회로를 설계하기 위한 툴은 집적 회로의 레이아웃 상에서 정의된 그리드(grid)에 따라 제1 파워 라인(M1P)과 신호 라인 구조물(SL) 사이의 이격 거리를 분석하여 후보 메탈 아일랜드 위치(M2P-C)를 결정할 수 있다.
도 6에 예시적으로 도시된 것과 같이, 제1 파워 라인의 중심선(M1P-CL)이 그려질 수 있고, X 방향 및 Y 방향으로 정의된 그리드(GRX, GRY)에 의해 제1 파워 라인의 중심선(M1P-CL)의 복수의 분석 지점(P1, P2, …, PN)이 정의될 수 있다. 각각의 분석 지점(P1, P2, …, PN)에서, 이에 가장 인접한 제2 신호 라인(M2S)과의 이격 거리가 분석되고, 상기 이격 거리가 미리 입력된 임계 이격 거리(S-DRC)보다 큰 값을 갖는지 확인될(verify) 수 있다. 전술한 바와 같이, 상기 임계 이격 거리(S-DRC)는 집적 회로의 제조 공정에서 채용되는 포토리소그래피 공정의 디자인 룰 등에 의해 결정되는 값일 수 있다.
예를 들어, 제1 분석 지점(P1)에서, 제1 파워 라인의 중심선(M1P-CL)과 이에 가장 인접한 제2 신호 라인(M2S)과의 제1 이격 거리(SD1)가 얻어질 수 있다. 이후, 제1 이격 거리(SD1)가 미리 입력된 임계 이격 거리(S-DRC)보다 큰 값을 갖는지 확인될 수 있다. 제1 이격 거리(SD1)가 임계 이격 거리(S-DRC)보다 작은 경우에, 제2 분석 지점(P2)에서의 이격 거리 분석 단계가 진행될 수 있다. 도 6에 도시된 것과 같이, 제6 분석 지점(P6)에서 제6 이격 거리(SD6)가 임계 이격 거리(S-DRC)보다 큰 값을 가질 수 있다. 이러한 경우에, 제6 분석 지점(P6)은 후보 메탈 아일랜드 위치(M2P-C)의 성분 위치로 저장될 수 있다. 이후, 제7 및 제8 분석 지점(P7, P8)에서 제7 및 제8 이격 거리(SD7, SD8)가 임계 이격 거리(S-DRC)보다 큰 값을 가질 수 있고, 이에 따라 제7 및 제8 분석 지점(P7, P8) 또한 후보 메탈 아일랜드 위치(M2P-C)의 성분 위치로 저장될 수 있다.
후보 메탈 아일랜드 위치(M2P-C)의 성분 위치들로 저장된, 연속적으로 배치되는 분석 지점들(P6, P7, P8)은 후보 메탈 아일랜드 위치(M2P-C)로 정의될 수 있다. 예를 들어, 후보 메탈 아일랜드 위치(M2P-C)는 제1 방향(X 방향)을 따라 제1 길이(L-1C)를 가질 수 있고, 제1 길이(L-1C)는 포토리소그래피 공정에서의 디자인 룰에 따라 미리 결정된 값 이상의 값일 수 있다.
단계 S16에서, 후보 메탈 아일랜드 위치(M2P-C) 내에 미리 결정된 연장 길이(L-1)를 갖는 메탈 아일랜드(M2P)를 위치시킬 수 있다.
예를 들어, 메탈 아일랜드(M2P)의 미리 결정된 연장 길이(L-1)는 후보 메탈 아일랜드 위치(M2P-C)의 제1 길이(L-1C)보다 작을 수 있다. 메탈 아일랜드(M2P)의 연장 길이(L-1)는 약 10 내지 200 nm일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 메탈 아일랜드(M2P)는 후보 메탈 아일랜드 위치(M2P-C) 내에서 임의의 위치에 배치될 수 있다. 예를 들어, 후보 메탈 아일랜드 위치(M2P-C)의 제1 길이(L-1C)보다 메탈 아일랜드(M2P)의 연장 길이(L-1)가 작을 수 있고, 메탈 아일랜드(M2P)는 후보 메탈 아일랜드 위치(M2P-C)의 정중앙에 배치될 수 있다. 후보 메탈 아일랜드 위치(M2P-C)는 복수의 제2 신호 라인(M2S)과의 이격 거리가 임계 이격 거리(S-DRC) 이상인 위치들로서 정의됨에 따라, 메탈 아일랜드(M2P)와 복수의 제2 신호 라인(M2S)과의 이격 거리 또한 임계 이격 거리(S-DRC)와 같거나 더 클 수 있다.
다른 실시예들에 있어서, 후보 메탈 아일랜드 위치(M2P-C)의 제1 길이(L-1C)가 메탈 아일랜드(M2P)의 연장 길이(L-1)의 2배보다 큰 경우에, 후보 메탈 아일랜드 위치(M2P-C) 내에 2개의 메탈 아일랜드(M2P)를 배치할 수도 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
단계 S18에서, 제1 파워 라인(M1P)과 메탈 아일랜드(M2P) 사이를 연결시킬 비아(V1P)를 위치시킬 수 있다. 이후, 제2 파워 라인(M3P)을 배치하고, 메탈 아일랜드(M2P)와 제2 파워 라인(M3P) 사이를 연결시킬 비아(V2P)를 위치시킬 수 있다.
전술한 단계들을 수행하여, 집적 회로(100)를 설계할 수 있다.
일반적으로, 작은 피치를 갖는 셀에서는 제1 레벨에서의 금속층과 제2 레벨에서의 금속층이 서로 수직한 방향으로 배치되는 단방향 배선 구조를 갖는 것이 유리할 수 있다. 그러나, 단방향 배선 구조에서는 파워 라인 구조물과 신호 라인 구조물 사이의 이격 거리가 상대적으로 작아지므로, 샌드위치 구조의 파워 라인 구조물을 형성하기 어렵다. 따라서, 샌드위치 구조의 파워 라인 구조물을 형성하기 위하여, 파워 라인 구조물과 신호 라인 구조물 사이에 상대적으로 넓은 이격 거리를 갖도록 셀을 설계할 수 있으나, 이러한 경우 셀의 높이(CH1)(도 1 참조)가 증가되므로 집적 회로의 다운 스케일링이 어려워진다.
그러나, 전술한 방법에 따르면, 표준 셀과 신호 라인 구조물(SL)을 배치시킨 후에 신호 라인 구조물(SL)과의 이격 거리를 분석하여 후보 메탈 아일랜드 위치(M2P-C)를 얻을 수 있다. 후보 메탈 아일랜드 위치(M2P-C) 내에 메탈 아일랜드(M2P)를 배치함에 따라, 셀이 높이(CH1)를 증가시키지 않더라도 샌드위치 구조의 파워 라인 구조물(PL)을 구현할 수 있다.
도 7은 예시적인 실시예들에 따른 집적 회로(100A)를 나타내는 레이아웃이고, 도 8는 도 7의 VIII-VIII' 선을 따른 단면도이다. 도 9는 예시적인 실시예들에 따른 집적 회로의 설계 방법(10A)을 나타내는 플로우 차트이다.
도 9는 도 7 및 도 8을 참조로 설명하는 집적 회로(100A)의 설계 방법(10A)일 수 있다. 도 7 내지 도 9에서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7 내지 도 9를 참조하면, 복수의 메탈 아일랜드(M2P)는 가변적인 연장 길이(L-2)를 가질 수 있다. 예를 들어, 도 9의 단계 S16A에서, 후보 메탈 아일랜드 위치(M2P-C)(도 6 참조) 내에 미리 결정된 이격 거리(S-2)를 가지며 가변적인 연장 길이(L-2)를 갖는 메탈 아일랜드(M2P)를 위치시킬 수 있다. 예를 들어, 메탈 아일랜드(M2P)의 연장 길이(L-2)는 후보 메탈 아일랜드 위치(M2P-C)의 제1 길이(L-1C)(도 6 참조)와 동일할 수 있다. 다른 예에서, 메탈 아일랜드(M2P)의 연장 길이(L-2)는 후보 메탈 아일랜드 위치(M2P-C)의 제1 길이(L-1C)(도 6 참조)보다 작을 수 있다.
예를 들어, 복수의 메탈 아일랜드(M2P) 중 하나와, 복수의 제2 신호 라인(M2S) 중 이에 가장 인접한 제2 신호 라인(M2S) 사이의 이격 거리(S-2)는, 복수의 메탈 아일랜드(M2P) 중 다른 하나와, 복수의 제2 신호 라인(M2S) 중 이에 가장 인접한 제2 신호 라인(M2S)과의 이격 거리(S-2)와 동일할 수 있다. 이에 따라, 상기 하나의 메탈 아일랜드(M2P)의 제1 방향(X 방향)을 따른 연장 길이(L-2)는 상기 다른 메탈 아일랜드(M2P)의 상기 제1 방향을 따른 연장 길이(L-2)와 다를 수 있다.
도 8에 예시적으로 도시된 것과 같이, 복수의 메탈 아일랜드(M2P) 각각은 적어도 하나의 비아(V1P)에 의해 제1 파워 라인(M1P)과 연결될 수 있고, 복수의 메탈 아일랜드(M2P) 각각은 적어도 하나의 비아(V2P)에 의해 제2 파워 라인(M3P)과 연결될 수 있다. 예를 들어, 복수의 메탈 아일랜드(M2P) 각각이 예를 들어 2개의 비아(V1P) 및 2개의 비아(V2P)에 의해 제1 및 제2 파워 라인(M1P, M3P)과 연결되는 경우, 파워 라인 구조물(PL)은 향상된 전류 밀도를 가질 수 있다.
도 10은 예시적인 실시예들에 따른 저장 매체(200)를 나타내는 블록도이다.
도 10을 참조하면, 저장 매체(200)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 10에 도시된 것과 같이, 컴퓨터로 읽을 수 있는 저장 매체(200)는 배치 및 배선 프로그램(220), 라이브러리(240), 분석 프로그램(260), 데이터 구조(280)를 포함할 수 있다. 배치 및 배선 프로그램(220)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수 개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(200)는 도 1 내지 도 9를 참조로 설명한 적어도 하나의 셀(C1)을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(220)을 저장할 수 있다. 라이브러리(240)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다. 라이브러리(240)는 도 1 내지 도 9를 참조로 설명한 적어도 하나의 셀(C1)에 대한 정보를 포함할 수 있다. 분석 프로그램(260)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수 개의 명령들을 포함할 수 있다. 데이터 구조(280)는 라이브러리(240)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(240)에 포함된 일반 표준 셀 라이브러리로부터 마커 정보를 추출하거나, 또는 분석 프로그램(260)에 의해서 집적 회로의 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 집적 회로 110: 기판
PL: 파워 라인 구조물 M1P: 제1 파워 라인
M2P: 메탈 아일랜드 M3P: 제2 파워 라인
SL: 신호 라인 구조물 M1S: 제1 신호 라인
M2S: 제2 신호 라인 122: 게이트간 절연층
124, 126, 128: 층간 절연막

Claims (10)

  1. 적어도 하나의 셀을 포함하는 집적 회로로서, 상기 적어도 하나의 셀은 셀 바운더리에 의해 한정되는 셀 영역을 포함하고,
    상기 적어도 하나의 셀은,
    상기 셀 바운더리를 따라 상기 셀 바운더리에 평행한 제1 방향으로 연장하는 파워 라인 구조물로서,
    상기 셀 바운더리를 따라 상기 제1 방향으로 연장하는 제1 파워 라인,
    상기 제1 파워 라인 상에서 상기 제1 방향으로 서로 이격되어 배치되는 복수의 메탈 아일랜드, 및
    상기 복수의 메탈 아일랜드 상에서 상기 제1 방향으로 연장하는 제2 파워 라인을 포함하는 상기 파워 라인 구조물; 및
    상기 셀 영역 내에 배치되고, 상기 제1 파워 라인 및 상기 복수의 메탈 아일랜드와 동일한 레벨 상에 배치되는 신호 라인 구조물;을 포함하며,
    상기 복수의 메탈 아일랜드 각각은 상기 복수의 메탈 아일랜드와 동일한 레벨에 위치하는 신호 라인 구조물의 일부분으로부터 임계 이격 거리(critical spacing distance) 이상으로 이격되어 있는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 신호 라인 구조물은,
    상기 제1 파워 라인과 동일한 레벨에서, 상기 제1 방향으로 연장하는 복수의 제1 신호 라인; 및
    상기 복수의 메탈 아일랜드와 동일한 레벨에서, 상기 복수의 제1 신호 라인 상에서 상기 제1 방향에 수직한 제2 방향으로 연장하는 복수의 제2 신호 라인을 포함하고,
    상기 복수의 메탈 아일랜드 각각은 상기 복수의 제2 신호 라인 각각의 단부(end portion)로부터 상기 임계 이격 거리 이상으로 이격되어 배치되는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 복수의 제2 신호 라인 중 적어도 하나의 단부는 상기 셀 바운더리로부터 상기 제1 방향에 수직한 제2 방향을 따라 제1 이격 거리를 갖고, 상기 복수의 제2 신호 라인 중 다른 하나의 단부는 상기 셀 바운더리로부터 상기 제2 방향을 따라 상기 제1 이격 거리와는 다른 제2 이격 거리를 갖는 것을 특징으로 하는 집적 회로.
  4. 제2항에 있어서, 상기 복수의 메탈 아일랜드 중 하나와, 상기 복수의 제2 신호 라인 중 이에 가장 인접한 제2 신호 라인과의 이격 거리는 상기 복수의 복수의 메탈 아일랜드 중 다른 하나와, 상기 복수의 제2 신호 라인 중 이에 가장 인접한 제2 신호 라인과의 이격 거리와 다르고,
    상기 하나의 메탈 아일랜드의 상기 제1 방향을 따른 연장 길이는 상기 다른 메탈 아일랜드의 상기 제1 방향을 따른 연장 길이와 동일한 것을 특징으로 하는 집적 회로.
  5. 제2항에 있어서, 상기 복수의 메탈 아일랜드 중 하나와, 상기 복수의 제2 신호 라인 중 이에 가장 인접한 제2 신호 라인과의 이격 거리는 상기 복수의 복수의 메탈 아일랜드 중 다른 하나와, 상기 복수의 제2 신호 라인 중 이에 가장 인접한 제2 신호 라인과의 이격 거리와 동일하고,
    상기 하나의 메탈 아일랜드의 상기 제1 방향을 따른 연장 길이는 상기 다른 메탈 아일랜드의 상기 제1 방향을 따른 연장 길이와 다른 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 파워 라인 구조물은,
    상기 제1 파워 라인과 상기 복수의 메탈 아일랜드 각각 사이에 배치되는 적어도 하나의 제1 비아; 및
    상기 복수의 메탈 아일랜드 각각과 상기 제2 파워 라인 사이에 배치되는 적어도 하나의 제2 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 적어도 하나의 제1 비아는 상기 복수의 메탈 아일랜드 각각 상에서 상기 제1 방향을 따라 이격된 두 개의 제1 비아를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서, 상기 셀 영역은 상기 제1 방향을 따라 제1 폭을 가지고, 상기 복수의 메탈 아일랜드 중 적어도 하나는 상기 제1 방향을 따라 상기 제1 폭보다 작은 연장 길이를 갖는 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 복수의 메탈 아일랜드 중 적어도 하나는, 상기 제1 파워 라인의 상기 제1 방향을 따른 연장 길이보다 작은 상기 제1 방향을 따른 연장 길이를 갖는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, 상기 임계 이격 거리는 포토리소그래피 공정의 디자인 룰(design rule)에 의해 결정되는 것을 특징으로 하는 집적 회로.
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