KR20220041280A - 반도체 장치 - Google Patents

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KR20220041280A
KR20220041280A KR1020200123868A KR20200123868A KR20220041280A KR 20220041280 A KR20220041280 A KR 20220041280A KR 1020200123868 A KR1020200123868 A KR 1020200123868A KR 20200123868 A KR20200123868 A KR 20200123868A KR 20220041280 A KR20220041280 A KR 20220041280A
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이재하
김진태
양승현
허동연
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 배치되며, 반도체 소자 및 상기 반도체 소자에 전기적으로 연결되는 배선 구조물을 각각 포함하고, 경계를 공유하는 제1 표준 셀 및 제2 표준 셀을 포함하고, 상기 배선 구조물은, 상기 반도체 소자에 전원을 공급하는 제1 파워 라인 및 제2 파워 라인; 상기 반도체 소자에 신호를 인가하는 제1 메탈 라인들; 상기 제1 및 제2 파워 라인들과 전기적으로 연결되는 파워 분배 패턴들; 상기 제1 메탈 라인들과 전기적으로 연결되는 네트(net) 메탈 라인들; 및 상기 네트 메탈 라인들과 동일 레벨에 배치되며, 상기 네트 메탈 라인들 보다 상기 경계에 가깝거나 멀게 배치되는 핀(pin) 메탈 라인들을 포함하고, 상기 핀 메탈 라인들은 상기 제1 표준 셀과 상기 제2 표준 셀을 라우팅하는 배선들일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 레이아웃의 설계, 특히 반도체 소자들을 연결하기 위한 배선들의 효율적인 라우팅(routing)을 위한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역과 상기 게이트 구조물 상에 배치되고 상기 제1 방향으로 연장되는 제1 파워 라인 및 제2 파워 라인과, 상기 제1 및 제2 파워 라인 사이에 배치되는 제1 신호 라인들을 포함하는 제1 도전성 구조물, 및 상기 제1 도전성 구조물 상에 배치되는 제2 도전성 구조물을 포함하는 표준 셀을 포함하고, 상기 표준 셀은, 상기 제1 파워 라인 및 상기 제2 파워 라인에 의해 제1 경계 및 제2 경계가 각각 한정되고, 상기 제2 도전성 구조물은, 상기 제1 경계 상에 상기 제1 방향을 따라 서로 이격되어 배치되고 상기 제1 파워 라인과 전기적으로 연결되는 제1 파워 분배 패턴들, 상기 제2 경계 상에 상기 제1 방향을 따라 서로 이격되어 배치되고 상기 제2 파워 라인과 전기적으로 연결되는 제2 파워 분배 패턴들, 및 상기 제1 및 제2 파워 분배 패턴들 사이에서 상기 제1 및 제2 파워 분배 패턴들과 상기 제2 방향에서 이격되어 배치되고, 상기 제1 신호 라인들 중 일부와 전기적으로 연결되는 네트(net) 메탈 라인들을 포함하고, 상기 제2 도전성 구조물은 상기 신호 라인들 중 다른 일부와 전기적으로 연결되며 상기 제2 방향으로 연장되는 핀(pin) 메탈 라인들을 포함하고, 상기 네트 메탈 라인들 각각의 중심은, 상기 표준 셀의 상기 제1 및 제2 경계 사이의 중심축 상에 배치되고, 상기 핀 메탈 라인들 중 적어도 하나는, 상기 네트 메탈 라인들보다 상기 제1 및 제2 경계 중 적어도 하나에 인접하게 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하여 배치되는 게이트 구조물, 상기 활성 영역과 전기적으로 연결되고 상기 제1 방향으로 연장되는 파워 라인 구조물, 상기 게이트 구조물과 전기적으로 연결되는 제1 메탈 라인들, 상기 파워 라인 구조물 상에서 상기 제1 방향과 교차하는 제2 방향에서 서로 이격되어 배치되는 파워 분배 패턴들, 상기 파워 분배 패턴들과 상기 제2 방향에서 이격되어 배치되는 네트(net) 메탈 라인들, 및 상기 네트 메탈 라인들과 상기 제1 방향에서 이격되어 배치되는 핀(pin) 메탈 라인들을 포함하는 표준 셀을 포함하고, 상기 파워 분배 패턴들, 상기 네트 메탈 라인들, 및 상기 핀 메탈 라인들은 상기 기판의 표면을 기준으로 동일한 레벨에 배치되고, 상기 네트 메탈 라인들과 상기 파워 분배 패턴들은, 인접한 배선들 사이의 임계 이격 거리(critical spacing distance)를 만족시키는 거리 설계 규칙에 따라 배치되고, 상기 핀 메탈 라인들은 상기 표준 셀과 상기 표준 셀에 인접한 다른 표준 셀을 서로 라우팅 하는 배선 라인들일 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 반도체 소자 및 상기 반도체 소자에 전기적으로 연결되는 배선 구조물을 각각 포함하고, 경계를 공유하는 제1 표준 셀 및 제2 표준 셀을 포함하고, 상기 배선 구조물은, 상기 반도체 소자에 전원을 공급하는 제1 파워 라인 및 제2 파워 라인; 상기 반도체 소자에 신호를 인가하는 제1 메탈 라인들; 상기 제1 및 제2 파워 라인들과 전기적으로 연결되는 파워 분배 패턴들; 상기 제1 메탈 라인들과 전기적으로 연결되는 네트(net) 메탈 라인들; 및 상기 네트 메탈 라인들과 동일 레벨에 배치되며, 상기 네트 메탈 라인들 보다 상기 경계에 가깝거나 멀게 배치되는 핀(pin) 메탈 라인들을 포함하고, 상기 핀 메탈 라인들은 상기 제1 표준 셀과 상기 제2 표준 셀을 라우팅하는 배선들일 수 있다.
표준 셀들의 메탈 라인들의 배치를 최적화함으로써, 효율적인 PDN(Power Distribution Network) 솔루션을 확보하고, 표준 셀의 라우트-어빌리티 및 플레이스-어빌리티가 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 회로도이다.
도 8a 내지 도 8i는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 9a 내지 도 9e는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 회로도이다.
도 11a 내지 도 11i는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 반도체 장치의 설계 및 제조 방법은, 반도체 장치의 설계 단계(S10) 및 반도체 장치의 제조 공정 단계(S20)를 포함할 수 있다. 반도체 장치의 설계 단계(S10)는 회로에 대한 레이아웃을 디자인하는 단계로서, 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 상기 툴은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 반도체 장치의 설계 단계(S10)는 회로의 설계를 위한 컴퓨터 구현(computer implemented) 단계일 수 있다. 반도체 장치의 제조 공정 단계(S20)는 디자인된 레이아웃을 기초로 이에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
반도체 장치의 설계 단계(S10)는, 평면 배치(floorplan) 단계(S110), 전원 배치(powerplan) 단계(S120), 플래이스(placement) 단계(S130), CTS(Clock Tree Synthesis) 단계(S140), 라우팅(routing) 단계(S150), 스테이플 라인 삽입(staple line insertion) 단계(S155), 및 가상 분석(what-if-analysis) 단계(S160)를 포함할 수 있다.
평면 배치 단계(S110)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계하는 단계일 수 있다. 평면 배치 단계(S110)에서는 메모리 또는 기능 블록을 배치할 수 있다. 본 단계에서는, 예를 들어, 인접하게 배치되어야 하는 기능 블록들을 식별하고, 사용 가능한 공간 및 필요한 성능 등을 고려하여 상기 기능 블록들을 위한 공간을 할당할 수 있다. 예를 들어, 평면 배치 단계(S110)는 사이트-로우(site-row)를 생성하는 단계 및 생성된 사이트-로우에 금속 배선 트랙(metal routing track)을 형성하는 단계를 포함할 수 있다. 상기 사이트-로우는 규정된 디자인 룰에 따라, 셀 라이브러리(cell library)에 저장된 표준 셀들(standard cells)을 배치하기 위한 틀이다. 상기 금속 배선 트랙은 추후에 배선들이 형성되는 가상의 선이다.
전원 배치 단계(S120)는 배치된 상기 기능 블록들에 국지적인 전원, 예컨대, 구동 전압 또는 접지를 연결하는 배선들의 패턴들을 배치하는 단계일 수 있다. 예컨대, 네트 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선들의 패턴들이 생성될 수 있다. 상기 패턴들은 파워 레일들을 포함할 수 있으며, 본 단계에서는 상기 패턴들을 다양한 규칙을 통해서 네트 형태로 생성할 수 있다.
플래이스 단계(S130)는 상기 기능 블록을 구성하는 소자들의 패턴들을 배치하는 단계로, 표준 셀들을 배치하는 단계를 포함할 수 있다. 특히, 예시적인 실시예들에서, 표준 셀들 각각은 반도체 소자들 및 이와 연결되는 제1 배선 라인들을 포함할 수 있다. 상기 제1 배선 라인들은, 전원 또는 접지를 연결하는 전원 전송 라인 및 제어 신호, 입력 신호, 또는 출력 신호를 전송하는 신호 전송 라인을 포함할 수 있다. 본 단계에서 배치되는 표준 셀들의 사이에는 빈 영역들이 발생할 수 있으며, 상기 빈 영역들은 필러 셀들에 의해 채워질 수 있다. 동작 가능한 반도체 소자 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀들은 더미 영역일 수 있다. 본 단계에 의해, 실제로 반도체 기판 상에 형성될 트랜지스터 및 배선들을 구성하기 위한 패턴의 형태나 사이즈가 정의될 수 있다. 예를 들면, 인버터 회로를 실제 반도체 기판 상에 형성하기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
CTS 단계(S140)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 패턴들을 생성하는 단계일 수 있다.
라우팅 단계(S150)는 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 상부 배선 구조물 또는 라우팅 구조물을 생성하는 단계일 수 있다. 특히, 본 단계에서 전력분배 네트워크(power distribution network, PDN)가 구현될 수 있다. 상기 제2 배선 라인들은 표준 셀들 내의 상기 제1 배선 라인들에 전기적으로 연결되며, 표준 셀들을 상호 전기적으로 연결하거나, 전원 또는 접지와 연결될 수 있다. 상기 제2 배선 라인들은 물리적으로 상기 제1 배선 라인들의 상부에 형성되도록 구성될 수 있다.
가상 분석 단계(S160)는 생성된 레이아웃을 검증하고 수정하는 단계일 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트 리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 포함될 수 있다.
반도체 장치의 제조 공정 단계(S20)는, 마스크 생성 단계(S170) 및 반도체 장치의 제조 단계(S180)를 포함할 수 있다.
마스크 생성 단계(S170)는 반도체 장치의 설계 단계(S10)에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터를 생성하는 단계 및 상기 마스크 데이터를 이용하여 마스크를 제조하는 단계를 포함할 수 있다. 상기 광학 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 것일 수 있다. 상기 마스크는 유리 또는 석영 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
반도체 장치의 제조 단계(S180)에서는 다양한 방식의 노광 및 식각 공정들이 반복하여 수행될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 상기 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 상기 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치 또는 그 패키지에 대한 테스트 공정을 포함할 수도 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2를 참조하면, 반도체 장치는 표준 셀들(SC)을 포함할 수 있다. 표준 셀들(SC)은 제1 방향(X) 및 제2 방향(Y)을 따라 배열될 수 있다. 반도체 장치는 표준 셀들(SC)에 전원을 공급하는 제1 및 제2 파워 라인들(M1(PL1), M1(PL2)과 제1 및 제2 파워 라인들(M1(PL1), M1(PL1))에 파워를 분배하는 파워 분배 패턴들(PDN)을 포함할 수 있다. 반도체 장치는 도시되지 않았으나, 표준 셀들(SC)의 사이에 배치되어 더미 영역을 제공하는 필러 셀들을 포함할 수 있다.
제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 파워 레일일 수 있으며, 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 표준 들(SC)의 경계들을 따라 각각 연장될 수 있다. 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 제1 및 제2 파워 라인들(M1(PL1), M1(PL2)) 중 제2 방향(Y)에서 인접한 표준 셀들(SC)의 사이의 경계에 배치된 파워 라인은 인접한 표준 셀들(SC)에 의해 공유되는 전원 라인일 수 있다.
제1 및 제2 파워 라인들(M1(PL1), M1(PL2))의 각각은 그 사이에 위치하는 표준 셀들(SC)에 각각 서로 다른 전위를 공급할 수 있다. 예를 들어, 제1 파워 라인들(M1(PL1))은 표준 셀들(SC)에 제1 전원(VDD)을 공급할 수 있고, 제2 파워 라인들(M1(PL1))은 표준 셀들(SC)에 제2 전원(VSS)을 공급할 수 있고, 제1 전원(VDD)은 제2 전원(VSS) 보다 클 수 있다.
파워 분배 패턴들(PDN)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2)) 상에 배치되어 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 전기적으로 연결될 수 있다. 파워 분배 패턴들(PDN)은 파워를 공급하는 상부 레벨의 배선들을 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 연결시키는 패턴들이며, 파워 분배 패턴들(PDN)을 통해 각각의 표준 셀들(SC)에 파워를 공급할 수 있다. 파워 분배 패턴들(PDN)은 제2 방향(Y)으로 소정 거리 연장되는 라인 또는 바 타입의 패턴들일 수 있다.
파워 분배 패턴들(PDN)은 각각의 표준 셀들(SC)의 상부 및 하부 경계를 따라 하나 또는 복수개로 배치될 수 있다. 본 명세서에서, 표준 셀의 레이아웃과 관련하여 사용되는 용어 "상부 경계"와 "하부 경계"는, 평면에서 표준 셀의 센터를 중심으로 위쪽 아웃 라인 및 아래쪽 아웃 라인을 각각 의미할 수 있다. 파워 분배 패턴들(PDN)은 제1 방향(X)에서 소정 간격(S1)으로 이격되도록 배치될 수 있다. 파워 분배 패턴들(PDN)은 일부 표준 셀들(SC)의 경계에서 상대적으로 조밀하게 배치될 수 있으며, 상기 간격(S1)은 달라질 수 있다.
파워 분배 패턴들(PDN)은 이와 동일 레벨에 배치되는 표준 셀(SC)의 메탈 라인들과 디자인 룰(Design Rule)을 충족시키면서 설계될 필요가 있다. 상기 디자인 룰은 메탈 라인들의 인접한 단부들 사이의 거리가 임계 이격 거리(critical spacing distance) 이상이 되도록, 레이아웃에서 메탈 라인들을 배치하는 룰일 수 있다. 상기 임계 이격 거리는, 실제로 레이아웃이 패터닝되어 반도체 장치 내에 형성된 패턴들이 물리적으로 분리될 수 있는 최소 거리를 의미할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 표준 셀들(SC)의 메탈 라인들의 배치를 최적화함으로써, 상기 디자인 룰을 충족시키면서 효율적인 PDN(Power Distribution Network) 솔루션을 확보하고, 표준 셀의 라우트-어빌리티(Route-ability) 및 플레이스-어빌리티(place-ability)를 향상시킬 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다. 도 3에서는 도 2의 반도체 장치의 표준 셀들에 배치된 활성 영역들(ACT1, ACT), 게이트 라인들(GL), 파워 분배 패턴들(도 2의 PDN)을 포함하는 제2 도전성 구조물(M2(N), M2(P), M2(PDN))을 함께 도시한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다. 도 4a 및 도 4b에서는 설명의 편의를 위해, 도 3의 반도체 장치의 일부 구성을 생략하여 도시한다. 이하, 각 구성들의 거리 또는 간격에 따른 배치 관계는 도 4a 및 도 4b에 도시된 것을 참조하여 이해될 수 있다.
도 3을 참조하면, 반도체 장치(100)의 표준 셀(SC)은 활성 영역들(ACT), 게이트 라인들(GL), 제1 도전성 구조물(M1), 및 제2 도전성 구조물(M2)을 포함할 수 있다. 도 3에서는, 활성 영역들(ACT) 중 서로 다른 도전형의 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 도시하고, 제1 도전성 구조물(M1)의 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))을 도시하고, 제2 도전성 구조물(M2)의 네트 메탈 라인들(M2(N)), 핀 메탈 라인들(M2(P)), 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))을 도시한다. 제2 도전성 구조물(M2)은 표준 셀(SC)에 포함된 것으로 설명하였으나, 실시예들에 따라 제2 도전성 구조물(M2) 중 일부는 표준 셀들을 연결하는 라우팅 구조물에 포함될 수 있다.
제1 및 제2 활성 영역들(ACT1, ACT2)은 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 활성 영역들(ACT1, ACT2)은 서로 다른 도전형의 웰 영역에 배치될 수 있다. 예를 들어, 제1 활성 영역(ACT1)은 N 웰 영역에 배치될 수 있고, 제1 활성 영역(ACT)은 N형의 도전형을 갖고, N 웰 영역에 배치되지 않는 제2 활성 영역(ACT2)은 P형의 도전형을 가질 수 있다. 제1 및 제2 활성 영역들(ACT1, ACT2) 중 일부는 상부의 콘택 구조물에 의해 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 전기적으로 연결될 수 있다.
게이트 라인들(GL)은 제2 방향(Y)으로 연장되며, 제1 방향(X)에서 서로 이격되어 배치될 수 있다. 게이트 라인들(GL)은 반도체 소자를 제공하는 게이트 전극들 및 실질적으로 전기적 기능을 수행하지 않는 더미 게이트 전극들을 포함할 수 있다. 예를 들어, 표준 셀(SC)의 제2 방향(Y)으로 연장되는 경계들에 배치되는 게이트 라인들(GL) 중 적어도 일부는, 상기 더미 게이트 전극을 포함할 수 있다. 본 발명의 예시적인 실시예에서 설명하고자 하는 표준 셀 내에 배치된 게이트 라인들(GL)의 개수 및/또는 간격은 도시된 것에 한정되지 않고 다양하게 변경될 수 있다.
제1 도전성 구조물(M1)의 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 도 2를 참조하여 상술한 것과 같이 제1 방향(X)을 따라 연장될 수 있다. 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 표준 셀(SC)의 경계(boundary)(B1, B2)를 한정할 수 있다. 예를 들어, 표준 셀(SC1)은 제1 방향(X)으로 연장되는 제1 파워 라인(M1(PL1))의 중심축을 따라 제1 경계(B1)가 한정되고, 제1 방향(X)으로 연장되는 제2 파워 라인(M1(PL2))의 중심축을 따라 제2 경계(B2)가 한정될 수 있다. 제1 및 제2 경계(B1, B2)는 하나의 표준 셀(SC)을 한정하는 네 개의 아웃라인들 중 활성 영역(ACT)의 연장 방향과 평행한 한 쌍의 아웃라인을 가리킨다. 제1 도전성 구조물(M1)은 표준 셀(SC) 내에서 활성 영역들(ACT1, ACT2) 및 게이트 라인들(GL) 상에 배치되는 신호 라인들을 더 포함할 수 있고, 신호 라인들의 배치는 실시예들에 따라 다양하게 변경될 수 있다.
제2 도전성 구조물(M2)의 네트 메탈 라인들(M2(N))은 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 사이에 배치될 수 있다. 네트 메탈 라인들(M2(N))은 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))과 제2 방향(Y)에서 이격되어 배치될 수 있다. 도시되지 않았으나, 네트 메탈 라인들(M2(N))은 하부 비아들을 통해 제1 도전성 구조물(M1)의 신호 라인들 중 일부와 연결될 수 있다. 네트 메탈 라인들(M2(N))은 제어 신호, 입력 신호, 또는 출력 신호를 전송할 수 있다. 네트 메탈 라인들(M2(N))은 하나의 표준 셀(SC) 내부의 배선들을 연결할 수 있고, 인접한 다른 표준 셀의 배선들과 직접 연결되지 않을 수 있다.
하나의 네트 메탈 라인(M2(N))은 제1 경계(B1)와 중첩하는 하나의 제1 파워 분배 패턴(M2(PDN1))과 제2 경계(B2)와 중첩하는 하나의 제2 파워 분배 패턴(M2(PDN2))의 사이에 배치될 수 있다. 제2 방향(Y)을 따라 한 쌍을 이루는 하나의 제1 파워 분배 패턴(M2(PDN1))과 하나의 제2 파워 분배 패턴(M2(PDN2))의 사이에, 하나의 네트 메탈 라인(M2(N))이 배치될 수 있다. 네트 메탈 라인들(M2(N))에 인접한 표준 셀(SC)의 상부 경계 및 하부 경계에 중첩하도록 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))이 배치되므로, 네트 메탈 라인들(M2(N))은 표준 셀(SC) 내에서만 제2 방향(Y)으로 연장될 수 있다.
네트 메탈 라인들(M2(N))은 제2 도전성 구조물(M2)의 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 배치를 고려하여 그 배치가 결정될 수 있다.
네트 메탈 라인들(M2(N)) 각각의 중심은, 표준 셀(SC)의 제1 및 제2 경계(B1, B2) 사이의 중심축(CL) 상에 배치될 수 있다. 네트 메탈 라인들(M2(N))은 표준 셀(SC)의 중심축(CL)을 기준으로 제2 방향(Y)에서 대칭적으로 배치될 수 있다. 예를 들어, 네트 메탈 라인들(M2(N)) 각각은 제1 경계(B1)와 인접한 제1 단부와 제2 경계(B2)와 인접한 제2 단부를 포함하고, 제2 방향(Y)에서 상기 제1 단부와 제1 경계(B1) 사이의 거리(dn1)와 상기 제2 단부와 제2 경계(B2) 사이의 거리(dn2)는 실질적으로 동일할 수 있다.
네트 메탈 라인(M2(N))은, 제2 방향(Y)을 따라 한 쌍으로 배치되는 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))과 각각 임계 이격 거리(critical spacing distance)(d_m) 이상으로 이격되어 배치될 수 있다. 상기 임계 이격 거리는 인접한 메탈 라인들의 단부-대-단부 사이의 최소 거리 또는 메탈 팁-투-팁 스페이스일 수 있다.
파워 분배 패턴들(M2(PDN1), M2(PND2)) 사이의 간격이 좁은 영역에서도 상기 디자인 룰을 침범하지 않으면서, 메탈 라인들을 효율적으로 배치할 수 있다. 파워 분배 패턴들(M2(PDN1), M2(PDN2))을 배치할 수 있는 공간을 확보할 수 있다.
제2 도전성 구조물(M2)의 핀 메탈 라인들(M2(P))은 네트 메탈 라인들(M2(N))과 제1 방향(X)에서 이격되어 배치될 수 있다. 도시되지 않았으나, 핀 메탈 라인들(M2(P))은 하부 비아들을 통해 제1 도전성 구조물(M1)의 신호 라인들 중 일부와 연결될 수 있다. 핀 메탈 라인들(M2(P))의 제2 방향(Y)을 따른 양 측에는 라우팅 구조물의 배치를 위해 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))이 배치되지 않을 수 있다.
핀 메탈 라인들(M2(P))은 인접하는 표준 셀들 사이를 전기적으로 연결할 수 있다. 핀 메탈 라인들(M2(P)) 중 적어도 하나는, 제1 및 제2 경계(B1, B2) 중 적어도 하나에 인접하게 배치되어 상부 레벨 배선을 통해 다른 표준 셀의 메탈 라인들과 연결되거나, 경계(B1, B2)를 지나도록 연장되어 다른 표준 셀의 배선들과 연결될 수 있다. 다시 말해, 핀 메탈 라인들(M2(P))은 인접한 다른 표준 셀의 배선들과 동일 레벨에서 직접 연결되거나 또는 상부 레벨의 배선들을 통해 연결되는 라우팅 배선일 수 있고, 네트 메탈 라인들(M2(N))은 하나의 표준 셀 내부에만 배치되는 배선들일 수 있다.
핀 메탈 라인들(M2(P))은 제2 도전성 구조물(M2)의 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 배치를 고려하여 그 배치가 결정될 수 있다.
핀 메탈 라인들(M2(P)) 중 적어도 하나는, 네트 메탈 라인들(M2(N))보다 제1 및 제2 경계(B1, B2) 중 하나에 인접하게 배치될 수 있다. 핀 메탈 라인들(M2(P)) 중 적어도 하나는, 표준 셀(SC)의 중심축(SL)을 기준으로 제2 방향(Y)에서 비대칭적으로 배치될 수 있다. 예를 들어, 핀 메탈 라인들(M2(P)) 중 적어도 하나는, 제1 경계(B1)에 인접한 제1 단부와 제2 경계(B2)에 인접한 제2 단부를 포함하고, 제2 방향(Y)에서 상기 제1 단부와 제1 경계(B1) 사이의 거리(dp1)와 상기 제2 단부와 제2 경계(B2) 사이의 거리(dp2)는 서로 다를 수 있다. 예를 들어, 핀 메탈 라인들(M2(P)) 중 일부에서, dp1이 dp2 보다 작을 수 있으며, 핀 메탈 라인들(M2(P)) 중 다른 일부에서, dp1이 dp2 보다 클 수 있다. dp1은 dn1보다 작을 수 있다.
제2 도전성 구조물(M2)의 제1 파워 분배 패턴들(M2(PDN1))은 제1 경계(B1) 상에 제1 방향(X)으로 서로 이격되어 배치되고, 제1 파워 라인(M1(PL1))고 전기적으로 연결될 수 있다. 제2 도전성 구조물(M2)의 제2 파워 분배 패턴들(M2(PDN2))은 제2 경계(B2) 상에 제1 방향(X)에서 서로 이격되어 배치되고, 제2 파워 라인(M1(PL2))과 전기적으로 연결될 수 있다. 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))은 네트 메탈 라인들(M2(N))과 상기 디자인 룰을 어기지 않으면서 상기 표준 셀(SC) 내에 일부가 연장되도록 배치될 수 있다. 즉, 파워 분배 패턴들(M2(PDN1), M2(PDN2))은 네트 메탈 라인들(M2(N))과 임계 이격 거리 이상으로 이격되어 배치될 수 있으나, 네트 메탈 라인들(M2(N))과 인접한 단부는 표준 셀(SC) 내에 위치할 수 있다.
핀 메탈 라인들(M2(P)) 및 네트 메탈 라인들(M2(N))은, 파워 분배 패턴들(M2(PDN))과의 관계에서, 상기 디자인 룰을 고려한 거리 설계 규칙(distance design rule)에 따라 배치될 수 있다.
도 4a에 도시된 것과 같이, 하나의 파워 분배 패턴의 제2 방향(Y)을 따른 길이의 2분의 1에 해당하는 길이(L)와 임계 이격 거리(d_m)의 합은, 기준 거리(d_c)로 정의될 수 있다. 상기 길이(L)는 표준 셀의 제1 경계(B1)와 제1 파워 분배 패턴(M2(PDN1))의 단부 사이의 거리와 동일할 수 있다.
도 4b에 도시된 것과 같이, 핀 메탈 라인들(M2(P))의 제2 방향(Y)을 따른 단부들과 상기 단부들에 인접한 제1 및 제2 경계들(B1, B2) 중 하나 사이의 최소 간격은 제1 간격(d1)이고, 핀 메탈 라인들(M2(P))은, 0 ≤ d1 < d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있다. 여기에서, 제1 간격(d1)은 상기 거리들(dp1, dp2) 중 작은 거리를 의미할 수 있다. d1이 0 인 경우는, 핀 메탈 라인들(M2(P))의 단부가 제1 및 제2 경계들(B1, B2) 중 적어도 하나와 접하거나, 제1 및 제2 경계들(B1, B2) 중 적어도 하나의 외부로 연장되는 경우일 수 있다.
도 4b에 도시된 것과 같이, 네트 메탈 라인들(M2(N))의 제2 방향(Y)을 따른 단부들과 상기 단부들에 인접한 제1 및 제2 경계들(B1, B2) 중 하나 사이의 최소 간격은 제2 간격(d2)이고, 네트 메탈 라인들(M2(N))은, d2 ≥ d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있다. 여기에서, 제2 간격(d2)은 상기 거리들(dn1, dn2) 중 작은 거리를 의미할 수 있다. 상술한 거리들(dn1, dn2)과 제2 간격(d2)은 실질적으로 동일한 길이 값을 가질 수 있다.
일 예에서, 제1 도전성 구조물(M1) 및 제2 도전성 구조물(M2)의 메탈 라인들은 약 10 nm 내지 약 50 nm 범위의 폭을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도이다. 도 5는 반도체 장치(100)의 인접한 두 개의 표준 셀들(SC1, SC2)의 라우팅 관계를 도시한다.
하나의 파워 라인(M1(PL1))을 공유하는 제1 표준 셀(SC1)과 제2 표준 셀(SC2)이 배치될 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2)은 하나의 경계를 공유할 수 있다.
제1 표준 셀(SC1) 및 제2 표준 셀(SC2)은 각각 반도체 소자 및 상기 반도체 소자에 전기적으로 연결되는 배선 구조물을 포함할 수 있다. 상기 배선 구조물은, 상기 반도체 소자에 전원을 공급하는 파워 라인들(M1(PL1), M2(PL2)), 상기 반도체 소자에 신호를 인가하는 신호 라인들, 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 전기적으로 연결되는 파워 분배 패턴들(PDN), 신호 라인들(M1(S))과 전기적으로 연결되는 네트 메탈 라인들(M2(N)), 네트 메탈 라인들(M2(N))과 동일 레벨에 배치되며, 네트 메탈 라인들(M2(N)) 보다 표준 셀들(SC1, SC2) 사이의 상기 경계에 가깝거나 멀게 배치되는 핀 메탈 라인들(M2(P))을 포함할 수 있다. 제1 표준 셀(SC1)과 제2 표준 셀(SC2) 각각의 핀 메탈 라인들(M2(P))과 네트 메탈 라인들(M2(N))은 도 3 내지 도 4b를 참조하여 상술한 것과 동일한 방식으로 각 표준 셀들(SC1, SC2) 내에 배치될 수 있다.
일 예에서, 제1 및 제2 표준 셀들(SC1, SC2)에 각각 포함된 네트 메탈 라인들(M2(N))은 제1 및 제2 표준 셀들(SC1, SC2)의 각각의 중심축과 정렬될 수 있다. 상기 중심축은 각각의 제1 및 제2 표준 셀들(SC1, SC2)의 중심을 제1 방향(X)을 따라 지나는 축을 의미할 수 있다.
상기 배선 구조물은, 표준 셀들 간의 연결을 위한 라우팅 구조물로서, 제1 내지 제3 연결 배선들(MC1, MC2, MC3_1, MC3_2)을 더 포함할 수 있다.
일 예에서, 제1 표준 셀(SC1)의 핀 메탈 라인들(M2(P))과 제2 표준 셀(SC2)의 핀 메탈 라인들(M2(P))은 제1 연결 배선(MC1)을 통해 서로 연결될 수 있다. 제1 표준 셀(SC1)의 핀 메탈 라인들(M2(P))과 제2 표준 셀(SC2)의 핀 메탈 라인들(M2(P))은 제1 연결 배선(MC1)인 상부 레벨 배선을 통해 서로 연결될 수 있다.
일 예에서, 제1 표준 셀(SC1)의 핀 메탈 라인들(M2(P))과 제2 표준 셀(SC2)의 핀 메탈 라인들(M2(P)) 중 어느 하나가 표준 셀들(SC1, SC2)의 상기 경계를 지나 다른 표준 셀 내로 일부가 연장될 수 있다.
일 예에서, 제1 표준 셀(SC1)의 핀 메탈 라인들(M2(P)) 중 일부는 제2 연결 배선(MC2)을 통해 제1 표준 셀(SC1)과 인접한 다른 표준 셀과 연결될 수 있다. 제2 연결 배선(MC2)은 제1 표준 셀(SC1)의 상부 경계를 향하여 연장될 수 있다. 제2 연결 배선(MC2)은 핀 메탈 라인들(M2(P))과 연결된 상부 레벨 배선이거나, 또는 핀 메탈 라인(M2(P))으로부터 연장된 라인일 수 있다.
일 예에서, 제2 표준 셀(SC2)의 핀 메탈 라인들(M2(P))은 제2 표준 셀(SC2)의 상부 경계 및 하부 경계를 향하여 각각 연장되는 제3 연결 배선들(MC3_1, MC3_2)을 포함할 수 있다. 제3 연결 배선들(MC3_1, MC3_2)은 핀 메탈 라인들(M2(P))과 연결된 상부 레벨 배선이거나, 또는 핀 메탈 라인(M2(P))으로부터 연장된 라인들일 수 있다. 본 실시예에서, 설명한 상부 레벨 배선은 별도의 비아를 통해 핀 메탈 라인들(M2(P))과 연결될 수 있다.
파워 분배 패턴들(M2(PDN))은 네트 메탈 라인들(M2(N))과 제2 방향(Y)에서 인접하되 상기 디자인 룰을 어기지 않으면서 PDN 솔루션을 확보하고, 핀 메탈 라인들(M2(P))이 연장되는 직선 상에는 배치하지 않음으로써, 제1 내지 제3 연결 배선들(MC1, MC2, MC3_1, MC3_2)과 같은 배선들을 상기 디자인 룰에 제한되지 않고 자유롭게 설계하여 라우트-어빌리티를 최대화할 수 있다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 6a를 참조하면, 반도체 장치(100A)의 표준 셀(SCa)에서는, 파워 분배 패턴들(M2(PDN1a), M2(PDN2a)의 형상이 달라진 실시예들이 제공된다.
일 예에서, 하나의 제1 파워 분배 패턴(M2(PDN1a))과 하나의 제2 파워 분배 패턴(M2(PDN2a))의 사이에 적어도 두 개의 네트 메탈 라인들(M2(N))이 배치될 수 있다. 상기 적어도 두 개의 네트 메탈 라인들(M2(N))을 사이에 둔 제1 및 제2 파워 분배 패턴들(M2(PDN1a), M2(PDN2a))은 서로 마주하는 측면들을 가질 수 있다.
일 예에서, 제1 및 제2 파워 분배 패턴들(M2(PDN1a), M2(PDN2a))은 각각 제1 방향(X)에서 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있다. 제1 폭(W1) 및 제2 폭(W2)은 하나의 네트 메탈 라인(M2(N))의 제1 방향(X)에서의 폭(Wn)보다 클 수 있다.
일 예에서, 제1 파워 분배 패턴들(M2(PDN1a), M2(PDN1))은 제1 방향(X)에서 서로 다른 폭을 가질 수 있다. 제1 파워 분배 패턴들(M2(PDN1a), M2(PDN1)) 중 일부(M2(PDN1a))의 폭(W1)은 다른 일부(M2(PDN1))의 폭(W_1)보다 클 수 있다.
도 6b를 참조하면, 반도체 장치(100B)의 표준 셀(SCb)에서는, 핀 메탈 라인들(M2(P_a))의 단부들의 배치가 달라진 실시예가 제공된다.
핀 메탈 라인들(M2(P_a))은 네트 메탈 라인들(M2(N))보다 길게 연장될 수 있다. 핀 메탈 라인들(M2(P_a))의 제2 방향(Y)을 따른 양 단부들은 네트 메탈 라인들(M2(N))의 제2 방향(Y)을 따른 양 단부들보다 제1 경계(B1) 및 제2 경계(B2)에 각각 가깝게 배치될 수 있다.
본 실시예에서, 핀 메탈 라인들(M2(P_a))의 제1 경계(B1)에 인접한 제1 단부와 제1 경계(B1) 사이의 거리(dp1')와 제2 경계(B2)에 인접한 제2 단부와 제2 경계(B2) 사이의 거리(dp2')는 서로 동일할 수 있다. dp1'과 dp2'는 네트 메탈 라인들(M2(N))이 파워 분배 패턴들(M2(PDN1), M2(PDN2))과 이격된 거리(dn1, dn2)보다 작을 수 있다.
본 실시예에서도, 도 4b를 참조하여 상술한 거리 설계 규칙이 동일하게 적용되어 핀 메탈 라인들(M2(P_a)) 및 네트 메탈 라인들(M2(N))이 배치될 수 있다. 예를 들어, 상기 거리들(dp1', dp2') 중 작은 거리(d1)는 상술한 기준 거리(d_c)와의 관계에서, 0 ≤ d1 < d_c 를 만족할 수 있고, 핀 메탈 라인들(M2(P_a))은 이를 충족시키도록 배치될 수 있다.
도 6c를 참조하면, 반도체 장치(100C)의 표준 셀(SCc)에서는, 핀 메탈 라인들(M2(P))이 생략된 실시예가 제공된다. 네트 메탈 라인들(M2(N))이 표준 셀(SC)의 제1 및 제2 경계들(B1, B2) 사이의 중심축(CL) 상에 중심이 위치하도록 배치될 수 있다. 각각의 네트 메탈 라인들(M2(N))의 양 단부들과 마주하도록 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))을 배치함으로써, PDN 솔루션을 확보할 수 있다.
도 6d를 참조하면, 반도체 장치(100D)의 표준 셀(SCd)에서는, 핀 메탈 라인들(M2(P_b)) 및 네트 메탈 라인들(M2(N_b))의 배치가 달라진 실시예들이 제공된다.
앞선 실시예에서는, 네트 메탈 라인들(M2(N)) 및 핀 메탈 라인들(M2(P))이 게이트 라인들(GL)과 일부 중첩하도록 배치되었으나, 본 실시예에서는, 네트 메탈 라인들(M2(N_b)) 및 핀 메탈 라인들(M2(P_b))은 게이트 라인들(GL)과 중첩하지 않도록 배치될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 회로도이다.
도 7을 참조하면, 노어(NOR) 단위 회로 세 개가 병렬로 연결될 수 있다.
노어 회로는 제1 전원(VDD)을 입력받고 서로 병렬로 연결된 제1 내지 제3 트랜지스터들(TR1, TR2, TR3), 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)과 직렬로 연결되고 서로 병렬로 연결된 제4 내지 제6 트랜지스터들(TR4, TR5, TR6), 제2 전원(VSS)을 입력 받고 서로 병렬로 연결된 제7 내지 제9 트랜지스터들(TR7, TR8, TR9) 및 제2 전원(VSS)을 입력 받고 서로 병렬로 연결된 제10 내지 제12 트랜지스터들(TR10, TR11, TR12)을 포함할 수 있다.
제1 및 제2 트랜지스터(TR1, TR2)가 공유하는 활성 영역과 제3 트랜지스터(TR3)의 활성 영역에 제1 전원(VDD)이 인가될 수 있다. 제 7 트랜지스터(TR7)의 활성 영역과, 제12 트랜지스터(TR12)의 활성 영역과, 제8 및 제9 트랜지스터(TR8, TR9)의 공유하는 활성 영역, 및 제10 및 제11 트랜지스터(TR10, TR11)의 공유하는 활성 영역에 제2 전원(VSS)이 인가될 수 있다.
제4 내지 제6 트랜지스터들(TR4, TR5, TR6) 및 제7 내지 제9 트랜지스터들(TR7, TR8, TR9)의 게이트들은 서로 연결되어 제1 입력단(INA)을 제공하고, 제1 내지 제3 트랜지스터들(TR1, TR2, TR3) 및 제10 내지 제12 트랜지스터들(TR10, TR11, TR12)의 게이트들은 서로 연결되어 제2 입력단(INB)을 제공할 수 있다.
제4 내지 제6 트랜지스터들(TR4, TR5, TR6)의 활성 영역 상의 소스/드레인 영역들 중 드레인 영역들과 제7 내지 제9 트랜지스터들(TR7, TR8, TR9)의 활성 영역 상의 소스/드레인 영역들 중 드레인 영역들과 제10 내지 제12 트랜지스터들(TR10, TR11, TR12)의 활성 영역 상의 소스/드레인 영역들 중 드레인 영역들은 서로 연결되어 출력단(OUT)을 제공할 수 있다.
도 8a 내지 도 8h는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 도 8a 내지 도 8h는 설명의 편의를 위해, 반도체 장치의 표준 셀의 레이아웃도에 포함된 구성요소들을 차례로 도시하였다. 도 8a 내지 도 8h는 도 7의 노어 회로를 포함하는 표준 셀을 도시한다.
도 8a를 참조하면, 반도체 장치(200)의 표준 셀은 N 웰 영역들(NWELL)과 같은 웰 영역들, 제1 방향(X)으로 연장되는 활성 영역들(ACT1, ACT2), 제2 방향(Y)으로 연장되는 게이트 라인들(GL), 활성 영역들(ACT1, ACT2)과 연결되는 콘택 구조물(CA), 및 게이트 라인들(GL)과 연결되는 게이트 콘택 구조물(CB)을 포함할 수 있다.
표준 셀(SC)에는 복수의 트랜지스터들이 형성될 수 있다. 예를 들어, 도 8a 내지 도 8h는 도 7의 상기 노어 회로를 레이아웃으로 도시한 것으로서, 이에 대응하여 제1 내지 제12 트랜지스터들(TR1-TR12)이 도 8a에 도시되어 있다. 표준 셀(SC)의 복수의 트랜지스터들과 도 7의 트랜지스터들과의 대응 관계는, 하기의 다른 배선들 및 비아들을 더 도시한 도 8b 내지 도 8h를 참조하여 더욱 이해될 수 있다. 각각의 게이트 콘택 구조물(CB)을 통해서 게이트 라인들(GL)은 도 7의 제1 및 제2 입력단(INA, INB)과 연결되어, 게이트 라인들(GL)에 제1 입력 신호 및 제2 입력 신호를 각각 인가될 수 있다.
도 8b에서는, 도 8a의 반도체 장치(200)의 표준 셀의 레이아웃에서 연결 배선(CM)을 더 도시하였다. 연결 배선(CM)은 활성 영역(ACT1, ACT2) 상의 콘택 구조물(CA)과 파워 라인들(M1(PL1), M1(PL2))을 연결시키는 배선이거나, 활성 영역(ACT1, ACT2) 상의 콘택 구조물(CA)을 신호 라인들(M1(S))과 연결시키는 배선이거나, 게이트 콘택 구조물(CB)과 신호 라인들(M1(S))을 연결시키는 배선일 수 있다.
도 8c에서는, 도 8b의 반도체 장치(200)의 표준 셀의 레이아웃에서 하부 비아들(V0)을 더 도시하였다. 하부 비아들(V0)은 하부 파워 비아들 및 제1 하부 연결 비아들 및 제2 하부 연결 비아들을 포함할 수 있다. 상기 하부 파워 비아들은 콘택 구조물(CA) 상의 연결 배선(CM)과 파워 라인들(M1(PL1), M1(PL2))을 연결할 수 있다. 상기 제1 하부 연결 비아들은 게이트 콘택 구조물(CA) 상의 연결 배선(CM)을 신호 라인들(M1(S))과 연결할 수 있다. 상기 제2 하부 연결 비아들은 콘택 구조물(CA) 상의 연결 배선(CM)을 신호 라인들(M1(S))과 연결할 수 있다.
도 8d에서는, 도 8c의 반도체 장치(200)의 표준 셀의 레이아웃에서 제1 도전성 구조물(M1)을 더 도시하였다. 제1 도전성 구조물(M1)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 신호 라인들(M1(S))을 포함할 수 있다.
제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 하부 비아들(V0) 중 상기 하부 파워 비아들과 연결되어 활성 영역들(ACT1, ACT2)에 전원을 공급할 수 있다.
신호 라인들(M1(S)) 중 일부는, 하부 비아들(V0) 중 상기 제1 하부 연결 비아들과 연결되어 게이트 라인들(GL)에 신호(도 7의 INA, INB)를 인가할 수 있다.
신호 라인들(M1(S)) 중 일부는, 하부 비아들(V0) 중 상기 제2 하부 연결 비아들과 연결되고, 출력단(OUT)과 연결될 수 있다. 예를 들어, 도 7, 도 8a, 및 도 8h를 함께 참조하면, 신호 라인들(M1(S)) 중 일부는, 제4 내지 제6 트랜지스터들(TR4, TR5, TR6)의 드레인 영역들과 제7 내지 제12 트랜지스터들(TR7, TR8, TR9, TR10, TR11, TR12)의 드레인 영역들과 서로 연결되며, 상부에 배치된 핀 메탈 라인들(M2(P))을 통해 출력단(OUT)과 연결될 수 있다.
도 8e에서는, 도 8d의 반도체 장치(200)의 표준 셀의 레이아웃에서 제1 비아들(V1)을 더 도시하였다. 제1 비아들(V1)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 연결되는 제1 파워 비아들 및 신호 라인들(M1(S))과 연결되는 제1 연결 비아들을 포함할 수 있다. 제1 비아들(V1)은 하부 비아들(V0)보다 큰 크기를 갖도록 도시되었으나, 이는 구성요소들간의 구분을 위한 것이므로, 이에 제한되지는 않는다.
도 8f에서는, 도 8e의 반도체 장치(200)의 표준 셀의 레이아웃에서 제2 도전성 구조물(M2)을 포함할 수 있다. 제2 도전성 구조물(M2)은 네트 메탈 라인들(M2(N)), 핀 메탈 라인들(M2(P)), 및 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))을 포함할 수 있다.
제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))은 제1 비아들(V1) 중 상기 제1 파워 비아들과 연결되어 상부 레벨의 배선들로부터 전달된 전원을 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))에 공급할 수 있다.
네트 메탈 라인들(M2(N))은 게이트 라인들(GL) 중 일부를 서로 연결하기 위해, 제1 비아들(V1) 중 상기 제1 연결 비아들과 연결될 수 있다. 네트 메탈 라인들(M2(N))은 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 사이에 배치될 수 있다. 일부 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 사이에는 네트 메탈 라인들(M2(N))이 배치되지 않을 수 도 있다.
핀 메탈 라인들(M2(P))은 활성 영역들(ACT1, ACT2) 중 일부를 서로 연결하기 위해, 제1 비아들(V1) 중 상기 제1 연결 비아들과 연결될 수 있다. 핀 메탈 라인들(M2(P))은 다른 표준 셀과 연결을 위한 라우팅 구조물에 포함될 수 있으며, 도 7의 출력단(OUT)을 제공할 수 있다. 제2 도전성 구조물(M2)의 배치 관계에 대해서는 하기의 도 8i를 참조하여 다시 설명하기로 한다.
도 8g에서는, 도 8f의 반도체 장치(200)의 표준 셀의 레이아웃에서 제2 비아들(V2)을 더 도시하였다. 제2 비아들(V2)은 제1 및 제2 파워 분배 패턴들(M2(PND1), M2(PDN2))과 연결되는 제2 파워 비아들 및 네트 메탈 라인들(M2(N))과 연결되는 제2 연결 비아들을 포함할 수 있다. 제2 비아들(V2)은 제1 비아들(V1)보다 큰 크기를 갖도록 도시되었으나, 이는 구성요소들간의 구분을 위한 것이므로, 이에 제한되지는 않는다.
도 8h에서는, 도 8g의 반도체 장치(200)의 표준 셀의 레이아웃에서 제3 도전성 구조물(M3)을 더 도시하였다. 제3 도전성 구조물(M3)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 중첩하도록 배치되며, 제1 방향(X)으로 연장되는 메탈 라인들 및 네트 메탈 라인들(M2(N)) 중 일부를 서로 연결시키며 제1 방향(X)으로 연장되는 메탈 라인들을 포함할 수 있다.
제3 도전성 구조물(M3) 중 일부는 제1 입력단(INA)과 연결되어 제4 내지 제9 트랜지스터(TR4, TR5, TR6, TR7, TR8, TR9)의 게이트들에 제1 입력 신호를 인가할 수 있고, 다른 일부는 제2 입력단(INB)과 연결되어 제1 내지 제3 트랜지스터(TR1, TR2, TR3)의 게이트들 및 제10 내지 제12 트랜지스터(TR10, TR11, TR12)의 게이트들에 제2 입력 신호를 인가할 수 있다.
도 8i는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도의 일부이다. 도 8i에서는, 제2 도전성 구조물(M2)의 배치 관계를 설명하기 위하여 도 8h의 반도체 장치(200)의 표준 셀의 레이아웃도에서, 일부 구성들을 생략하여 도시한다.
제2 도전성 구조물(M2)의 구성들은, 도 3 내지 도 4c를 참조하여 설명한 거리 설계 규칙에 따라 배열될 수 있다. 예를 들어, 핀 메탈 라인들(M2(P))은 네트 메탈 라인들(M2(N))보다 표준 셀(SC)의 제1 및 제2 경계들(B1, B2) 중 적어도 하나에 가깝거나 멀게 배치될 수 있다. 예를 들어, 핀 메탈 라인들(M2(P))은, 0 ≤ d1 < d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있고, 네트 메탈 라인들(M2(N))은, d2 ≥ d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있다.
도 9a 내지 도 9d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 9a 내지 도 9d에서는 각각 도 8h의 반도체 장치를 절단선 I-I', II-II', III-III', 및 IV-IV'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 9a 내지 도 9d에서는 반도체 장치의 주요 구성들만을 도시하였다.
도 9a 내지 도 9d를 참조하면, 반도체 장치(200)는 기판(101), 활성 핀들(105)을 각각 포함하는 활성 영역들(ACT1, ACT2), 소자분리층(110), 소스/드레인 영역들(120), 게이트 전극층(145)을 포함하는 게이트 구조물들(140), 하부 층간 절연층(130), 콘택 구조물(CA), 게이트 콘택 구조물(CB), 연결 배선들(CM), 상부 층간 절연층(150), 하부 비아(V0), 제1 도전성 구조물(M1), 제1 도전성 구조물(M1)의 상부에 배치되는 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제2 도전성 구조물(M3)을 포함할 수 있다. 반도체 장치(200)는, 상부 층간 절연층(150)의 하면에 배치되는 식각 정지층들(160), 및 도전성 구조물들(M1, M2, M3) 및 비아들(V0, V1, V2)의 하면을 따라 배치되는 배리어층들(170)을 더 포함할 수 있다. 반도체 장치(200)는 활성 영역들(ACT1, ACT2)이 핀(fin) 구조의 활성 핀들(105)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.
기판(101)은 제1 방향(X)과 제2 방향(Y)으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.
소자분리층(110)은 기판(101)에서 활성 영역들(ACT)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 9a에 도시된 것과 같이, 소자분리층(110)은 인접하는 활성 영역들(ACT)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소자분리층(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(ACT1, ACT2)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향(X)으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 형태를 가질 수 있다. 활성 핀들(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조물들(140)의 양측에서는 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT1, ACT2)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(105)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 생략될 수 있으며, 이 경우, 활성 영역들(ACT1, ACT2)은 평탄한 상면을 갖는 구조를 가질 수 있을 것이다.
소스/드레인 영역들(120)은 게이트 구조물들(140)의 양측에서, 활성 핀들(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 도 9d의 제1 방향(X)을 따른 단면에서, 게이트 구조물들(140)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(120)과 게이트 구조물들(140)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은, 도 9a에 도시된 것과 같이, 제2 방향(Y)을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 도 9a의 제2 방향(Y)을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물들(140)은 활성 영역들(ACT1, ACT2)의 상부에서 활성 영역들(ACT1, ACT2)과 교차하여 제2 방향(Y)으로 연장되도록 배치될 수 있다. 게이트 구조물들(140)과 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조물(140)은 게이트 절연층(142), 게이트 전극층(145), 게이트 스페이서층들(146), 및 게이트 캡핑층(148)을 포함할 수 있다.
게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(165)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극층(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극층(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(145)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(145)은 반도체 장치(200)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 제2 방향(Y)을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극층(145)은 별도의 게이트 분리층에 의해 분리될 수 있다.
게이트 스페이서층들(146)은 게이트 전극층(145)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(146)은 소스/드레인 영역들(120)과 게이트 전극층(145)을 절연시킬 수 있다. 게이트 스페이서층들(146)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(146)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들(146)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(148)은 게이트 전극층(145)의 상부에 배치될 수 있으며, 게이트 전극층(145)과 게이트 스페이서층들(146)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(148)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(130)은 소스/드레인 영역들(120) 및 게이트 구조물들(140)을 덮도록 배치될 수 있다. 하부 층간 절연층(130)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 구조물(CA)은 하부 층간 절연층(130)을 관통하여 소스/드레인 영역들(120)과 연결될 수 있으며, 소스/드레인 영역들(120)에 전기적인 신호를 인가할 수 있다. 게이트 콘택 구조물(CB)은 하부 층간 절연층(130) 및 게이트 캡핑층(148)을 관통하여 게이트 전극층(145)과 연결될 수 있으며, 게이트 전극층(145)에 전기적인 신호를 인가할 수 있다. 콘택 구조물들(CA)은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 콘택 구조물(CA) 및 게이트 콘택 구조물(CB)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 콘택 구조물(CA) 및 게이트 콘택 구조물(CB)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 콘택 구조물(CA)은 소스/드레인 영역들(120)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있고, 게이트 콘택 구조물(CB)은 게이트 전극층(145)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
상부 층간 절연층(150)은 콘택 구조물(CA) 및 게이트 콘택 구조물(CB)을 덮으며, 하부 비아들(V0), 제1 도전성 구조물(M1), 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제3 도전성 구조물(M3)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 제1 내지 제7 절연층들(151, 152, 153, 154, 155, 156, 157)을 포함하며, 각각 연결 배선들(CM), 하부 비아들(V0), 제1 도전성 구조물(M1), 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제3 도전성 구조물(M3)과 동일한 높이 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층(150)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
식각 정지층들(160)은 제1 내지 제7 절연층들(151, 152, 153, 154, 155, 156, 157) 각각의 하면에 배치될 수 있다. 식각 정지층들(160)은 연결 배선들(CM), 하부 비아들(V0), 제1 도전성 구조물(M1), 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제3 도전성 구조물(M3)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층들(160)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
배선 구조물을 이루는 연결 배선들(CM), 하부 비아들(V0), 제1 도전성 구조물(M1), 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제3 도전성 구조물(M3)은 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부로부터 상부로 적층되는 제1 도전성 구조물(M1), 제2 도전성 구조물(M2), 및 제3 도전성 구조물(M3)은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다. 상기 배선 구조물은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 구조물은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
배리어층들(170)은 상기 배선 구조물 내에서, 도전성 구조물들(M1, M2, M3) 및 비아들(V0, V1, V2)의 하면을 따라 배치될 수 있다. 구체적으로, 배리어층들(170)은 연결 배선들(CM), 하부 비아들(V0), 제1 도전성 구조물(M1), 제1 비아들(V1), 제2 도전성 구조물(M2), 제2 비아들(V2), 및 제3 도전성 구조물(M3) 각각의 하면 및 측면을 따라 배치될 수 있다. 도전성 구조물들(M1, M2, M3) 및 비아들(V0, V1, V2)을 각각 싱글 다마신 구조로 형성함에 따른 것일 수 있다. 다른 예에서, 도전성 구조물들(M1, M2, M3) 및 비아들(V0, V1, V2) 중 일부를 듀얼 다마신 구조로 형성할 수 있다. 이 경우, 배리어층들(170)은, 예를 들어, 제2 도전성 구조물(M2)의 측면 및 하면으로부터 제1 비아들(V1)의 측면을 따라 제1 비아들(V1)의 하면으로 연속적으로 연장될 수 있다. 배리어층들(170)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
도 9e는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9e에서는 도 9d에 대응하는 영역을 도시한다.
도 9e를 참조하면, 반도체 장치(200a)는, 활성 영역들(ACT1, ACT2) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(115) 및 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(118)을 더 포함할 수 있다. 반도체 장치(200a)는 게이트 구조물(140a)이 활성 핀(105)과 채널층들(115)의 사이 및 나노 시트 형상의 복수의 채널층들(115)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(200a)는 채널층들(115), 소스/드레인 영역들(120), 및 게이트 구조물(140a)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
복수의 채널층들(115)은 활성 영역(ACT1, ACT2) 상에서 활성 핀(105)의 상면에 수직한 방향, 예를 들어, 제3 방향(Z)으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(115)은 소스/드레인 영역들(120)과 연결되면서, 활성 핀(105)의 상면들과는 이격될 수 있다. 채널층들(115)은 제2 방향(Y)에서 활성 핀(105)과 동일하거나 유사한 폭을 가질 수 있으며, 제1 방향(X)에서 게이트 구조물(140a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(115)은 제1 방향(X)에서 게이트 구조물(140a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
복수의 채널층들(115)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(115)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(115)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀(105)이 게이트 전극층(145)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조물(140a)은 활성 핀들(105) 및 복수의 채널층들(115)의 상부에서 활성 핀들(105) 및 복수의 채널층들(115)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(140a)과 교차되는 활성 핀들(105) 및 복수의 채널층들(115)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(145)의 사이뿐 아니라, 복수의 채널층들(115)과 게이트 전극층(145)의 사이에도 배치될 수 있다. 게이트 전극층(145)은 활성 핀들(105)의 상부에서 복수의 채널층들(115)의 사이를 채우며 복수의 채널층들(115)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(145)은 게이트 절연층(142)에 의해 복수의 채널층들(115)로부터 이격될 수 있다.
내부 스페이서층들(118)은 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치될 수 있다. 게이트 전극층(145)은 내부 스페이서층들(118)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(118)은 게이트 전극층(145)과 마주하는 측면이 평탄하거나, 게이트 전극층(145)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(118)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 회로도이다. 도 10을 참조하면, 멀티플렉서(MUX) 회로를 포함하는 표준 셀이 제공될 수 있다.
멀티 플렉서 회로는 제1 전원(VDD)을 입력받고 서로 병렬로 연결된 제1 및 제2 트랜지스터(TR1, TR2)와 제1 전원(VDD)을 입력받고 서로 병렬로 연결된 제3 및 제4 트랜지스터(TR3, TR4), 제1 및 제2 트랜지스터(TR1, TR2)와 직렬로 연결되고 서로 병렬로 연결된 제5 및 제6 트랜지스터(TR5, TR6), 제3 및 제4 트랜지스터(TR3, TR4)와 직렬로 연결되고 서로 병렬로 연결된 제7 및 제8 트랜지스터(TR7, TR8)를 포함할 수 있다.
멀티 플렉서 회로는 제2 전원(VSS)을 입력받고 서로 병렬로 연결된 제9 및 제10 트랜지스터(TR9, TR10), 제2 전원(VSS)을 입력받고 서로 병렬로 연결된 제11 및 제12 트랜지스터(TR11, TR12), 제9 및 제10 트랜지스터(TR9, TR10)과 직렬로 연결되고 서로 병렬로 연결된 제13 및 제14 트랜지스터(TR13, TR14), 및 제11 및 제12 트랜지스터(TR11, TR12)와 직렬로 연결되고 서로 병렬로 연결된 제15 및 제16 트랜지스터(TR15, TR16)를 포함할 수 있다.
멀티 플렉서 회로는 인버터 회로를 포함할 수 있다. 인버터 회로는 제1 전원(VDD)을 입력받는 제1 트랜지스터(INV1), 제2 전원(VSS)을 입력 받는 제2 트랜지스터(INV2)를 포함할 수 있다. 인버터 회로의 제1 트랜지스터(INV1) 및 제2 트랜지스터(INV2)는 서로 직렬로 연결될 수 있다.
제1 및 제2 트랜지스터(TR1, TR2)와 제9 및 제10 트랜지스터(TR9, TR10)의 게이트들은 서로 연결되어 제1 입력단(INA)을 제공하고, 제3 및 제4 트랜지스터(TR3, TR4)와 제11 및 제12 트랜지스터(TR11, TR12)의 게이트들은 서로 연결되어 제2 입력단(INB)을 제공할 수 있다.
인버터 회로의 제1 및 제2 트랜지스터(INV1, INV2)의 게이트들은 서로 연결되어 선택 입력단(Sel)을 제공하고, 제1 트랜지스터(INV1)의 소스/드레인 영역들 중 하나와 제18 트랜지스터(INV2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(ns)을 제공할 수 있다.
인버터 회로의 선택 입력단(Sel)은 제5 및 제6 트랜지스터(TR5, TR6)와 제15 및 제16 트랜지스터(TR15, TR16)의 게이트트들과 각각 연결될 수 있다. 인버터 회로의 출력단(ns)은 제7 및 제8 트랜지스터(TR7, TR8)와 제13 및 제14 트랜지스터(TR13, TR14)의 게이트들과 각각 연결될 수 있다.
한편, 제5 및 제6 트랜지스터(TR5, TR6), 제7 및 제8 트랜지스터(TR7, TR8), 제13 및 제14 트랜지스터(TR13, TR14), 및 제15 및 제16 트랜지스터(TR15, TR16)의 소스/드레인 영역들 중 일부는 서로 연결되어 출력단(OUT)을 제공할 수 있다.
도 11a 내지 도 11h는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 도 11a 내지 도 11h는 설명의 편의를 위해, 반도체 장치의 표준 셀의 레이아웃도에 포함된 구성요소들을 차례로 도시하였다. 도 11a 내지 도 11h는 도 10의 멀티플렉서 회로를 포함하는 표준 셀을 도시한다.
도 11a를 참조하면, 반도체 장치(300)의 표준 셀(SC)은 N웰 영역들(NWELL)과 같은 웰 영역들, 제1 방향(X)으로 연장되는 활성 영역들(ACT1, ACT2), 제2 방향(Y)으로 연장되는 게이트 라인들(GL), 활성 영역들(ACT1, ACT2)과 연결되는 콘택 구조물(CA), 및 게이트 라인들(GL)과 연결되는 게이트 콘택 구조물(CB)을 포함할 수 있다.
표준 셀(SC)에는 복수의 트랜지스터들이 형성될 수 있다. 예를 들어, 도 11a 내지 도 11h는 도 10의 상기 멀티플렉스 회로를 레이아웃으로 도시한 것으로서, 이에 대응하여 제1 내지 제16 트랜지스터들(TR1-TR18)과 인버터 회로의 제1 및 제2 트랜지스터(INV1, INV2)가 도 11a에 도시되어 있다. 표준 셀(SC)의 복수의 트랜지스터들과 도 10의 트랜지스터들의 대응 관계는, 하기의 다른 배선들 및 비아들을 더 도시한 도 11b 내지 도 11h를 참조하여 더욱 이해될 수 있다. 각각의 게이트 콘택 구조물(CB)을 통해서 게이트 라인들(GL)은 도 7의 제1 및 제2 입력단(INA, INB)과 연결되어, 게이트 라인들(GL)에 제1 입력 신호 및 제2 입력 신호를 각각 인가될 수 있다. 인버터 회로의 제1 및 제2 트랜지스터(INV1, INV2)의 게이트들은 서로 연결되어 선택 입력단(Sel)과 연결될 수 있으며, 몇몇 트랜지스터들(TR5, TR6, TR15, TR16)의 게이트들은 선택 입력단(Sel)과 연결될 수 있다.
도 11b에서는, 도 11a의 반도체 장치(300)의 표준 셀의 레이아웃에서 연결 배선(CM)을 더 도시하였다. 연결 배선(CM)은 활성 영역(ACT1, ACT2) 상의 콘택 구조물(CA)과 파워 라인들(M1(PL1), M1(PL2))을 연결시키는 배선일 수 있으며, 게이트 콘택 구조물(CB)과 신호 라인들(M1(S))을 연결시키는 배선일 수 있다. 연결 배선들(CM) 중 일부는 제1 방향(X)을 연장되어 제1 방향(X)에서 인접한 활성 영역들을 서로 연결시킬 수 있다. 이 경우, 연결 배선들(CM) 중 상기 일부와 중첩하는 게이트 라인(GL)은 더미 게이트일 수 있다.
도 11c에서는, 도 11b의 반도체 장치(300)의 표준 셀의 레이아웃에서 하부 비아들(V0)을 더 도시하였다. 하부 비아들(V0)은 하부 파워 비아들 및 제1 하부 연결 비아들 및 제2 하부 연결 비아들을 포함할 수 있다. 상기 하부 파워 비아들은 콘택 구조물(CA) 상의 연결 배선(CM)과 파워 라인들(M1(PL1), M1(PL2))을 연결할 수 있다. 상기 제1 하부 연결 비아들은 게이트 콘택 구조물(CA) 상의 연결 배선(CM)을 신호 라인들(M1(S))과 연결할 수 있다. 상기 제2 하부 연결 비아들은 콘택 구조물(CA) 상의 연결 배선(CM)을 신호 라인들(M1(S))과 연결할 수 있다.
도 11d에서는, 도 11b의 반도체 장치(300)의 표준 셀의 레이아웃에서 제1 도전성 구조물(M1)을 더 도시하였다. 제1 도전성 구조물(M1)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 신호 라인들(M1(S))을 포함할 수 있다.
제1 및 제2 파워 라인들(M1(PL1), M1(PL2))은 하부 비아들(V0) 중 상기 하부 파워 비아들과 연결되어 활성 영역들(ACT1, ACT2)에 전원을 공급할 수 있다.
신호 라인들(M1(S)) 중 일부는, 하부 비아들(V0) 중 상기 제1 하부 연결 비아들과 연결되어 게이트 라인들(GL)에 입력 신호(도 10의 INA, INB, Sel)를 인가할 수 있다.
신호 라인들(M1(S)) 중 일부는, 하부 비아들(V0) 중 상기 제2 하부 연결 비아들과 연결되고, 출력단(OUT)과 연결될 수 있다. 예를 들어, 도 10 및 도 11a를 함께 참조하면, 신호 라인들(M1(S)) 중 일부는, 제5 내지 제8 트랜지스터(TR5, TR6, TR7, TR8)의 활성 영역 상의 소스/드레인 영역들 중 드레인 영역들과 제13 내지 제16 트랜지스터(TR13, TR14, TR15, TR16)의 활성 영역 상의 소스/드레인 영역들 중 드레인 영역들과 서로 연결되며, 상부에 배치된 핀 메탈 라인들(M2(P)) 중 하나를 통해 출력단(OUT)과 연결될 수 있다.
도 11e에서는, 도 11d의 반도체 장치(300)의 표준 셀의 레이아웃에서 제1 비아들(V1)을 더 도시하였다. 제1 비아들(V1)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 연결되는 제1 파워 비아들 및 신호 라인들(M1(S))과 연결되는 제1 연결 비아들을 포함할 수 있다.
도 11f에서는, 도 11e의 반도체 장치(300)의 표준 셀의 레이아웃에서 제2 도전성 구조물(M2)을 더 도시하였다. 제2 도전성 구조물(M2)은 네트 메탈 라인들(M2(N)), 핀 메탈 라인들(M2(P)), 및 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))을 포함할 수 있다.
제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))은 제1 비아들(V1) 중 상기 제1 파워 비아들과 연결되어 상부 레벨의 배선들로부터 전달된 전원을 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))에 공급할 수 있다.
네트 메탈 라인들(M2(N))은 게이트 라인들(GL) 중 일부를 서로 연결하기 위해, 제1 비아들(V1) 중 상기 제1 연결 비아들과 연결될 수 있다. 네트 메탈 라인들(M2(N))은 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 사이에 배치될 수 있다. 일부 제1 및 제2 파워 분배 패턴들(M2(PDN1), M2(PDN2))의 사이에는 네트 메탈 라인들(M2(N))이 배치되지 않을 수 도 있다.
핀 메탈 라인들(M2(P))은 활성 영역들(ACT1, ACT2) 중 일부를 서로 연결하기 위해, 제1 비아들(V1) 중 상기 제1 연결 비아들과 연결될 수 있다. 핀 메탈 라인들(M2(P))은 다른 표준 셀과 연결을 위한 라우팅 구조물에 포함될 수 있으며, 도 10의 출력단(OUT)을 제공할 수 있다. 제2 도전성 구조물(M2)의 배치 관계에 대해서는 하기의 도 11i를 참조하여 다시 설명하기로 한다.
도 11g에서는, 도 11f의 반도체 장치(300)의 표준 셀의 레이아웃에서 제2 비아들(V2)을 더 도시하였다. 제2 비아들(V2)은 제1 및 제2 파워 분배 패턴들(M2(PND1), M2(PDN2))과 연결되는 제2 파워 비아들 및 네트 메탈 라인들(M2(N))과 연결되는 제2 연결 비아들을 포함할 수 있다.
도 11h에서는, 도 11g의 반도체 장치(300)의 표준 셀의 레이아웃에서 제3 도전성 구조물(M3)을 더 도시하였다. 제3 도전성 구조물(M3)은 제1 및 제2 파워 라인들(M1(PL1), M1(PL2))과 중첩하도록 배치되며, 제1 방향(X)으로 연장되는 메탈 라인들 및 네트 메탈 라인들(M2(N)) 중 일부를 서로 연결시키며 제1 방향(X)으로 연장되는 메탈 라인들을 포함할 수 있다.
네트 메탈 라인들(M2(N)) 중 제2 경계(B2)에 인접하게 배치된 세 개의 네트 메탈 라인들(M2(N))은 각각 도 10의 제1 입력단(INA) 및 제2 입력단(INB)에 연결될 수 있다. 예를 들어, 제2 경계(B2)에 인접하게 배치된 세 개의 네트 메탈 라인들(M2(N)) 중 표준 셀(SC)의 가운데 배치된 네트 메탈 라인(M2(N))은 도 10의 제2 입력단(INB)과 연결될 수 있고, 그 양 측에 배치된 두 개의 네트 메탈 라인들(M2(N))은 각각 도 10의 제1 입력단(INA)과 연결될 수 있다. 네트 메탈 라인들(M2(N)) 중 제1 경계(B1)에 인접하게 배치된 네트 메탈 라인(M2(N))은 도 10의 출력단(OUT)과 연결될 수 있다.
도 11i는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도의 일부이다. 도 11i에서는, 제2 도전성 구조물(M2)의 배치 관계를 설명하기 위하여 도 11i의 반도체 장치(200)의 표준 셀의 레이아웃도에서, 일부 구성들을 생략하여 도시한다.
제2 도전성 구조물(M2)의 구성들은, 도 3 내지 도 4c를 참조하여 설명한 거리 설계 규칙에 따라 배열될 수 있다. 예를 들어, 핀 메탈 라인들(M2(P))은 네트 메탈 라인들(M2(N))보다 표준 셀(SC)의 제1 및 제2 경계들(B1, B2) 중 적어도 하나에 가깝게 배치될 수 있다. 예를 들어, 핀 메탈 라인들(M2(P))은, 0 ≤ d1 < d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있고, 네트 메탈 라인들(M2(N))은, d2 ≥ d_c 를 만족하는 거리 설계 규칙에 따라 배치될 수 있다.
도 7 내지 8h와 같은 노어 회로 및 도 10 내지 도 11h와 같은 멀티플렉서 회로는 표준 셀이 제공할 수 있는 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 이러한 회로 외에도 다양한 회로들을 제공할 수 있을 것이다.
예시적인 실시예들에서, 반도체 장치는 적어도 일 영역에, 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물이 배치된 수직형 전계 효과 트랜지스터(vertical FET)를 포함할 수도 있을 것이다. 또는, 반도체 장치는 적어도 일 영역에, 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 FET(negative capacitance FET, NCFET)를 포함할 수도 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
ACT: 활성 영역 CA: 콘택 구조물
CB: 게이트 콘택 구조물 GL: 게이트 라인
M1: 제1 도전성 구조물 M2: 제2 도전성 구조물
M3: 제3 도전성 구조물 SC: 표준 셀
V0: 하부 비아 V1: 제1 비아
V2: 제2 비아 100, 200, 300: 반도체 장치
101: 기판 105: 활성 핀
110: 소자분리층 115: 채널층
118: 내부 스페이서층 120: 소스/드레인 영역
130: 하부 층간 절연층 140: 게이트 구조물
142: 게이트 절연층 146: 게이트 스페이서층
145: 게이트 전극층 148: 게이트 캡핑층
150: 상부 층간 절연층 160: 식각 정지층
170: 배리어층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역과 상기 게이트 구조물 상에 배치되고 상기 제1 방향으로 연장되는 제1 파워 라인 및 제2 파워 라인과, 상기 제1 및 제2 파워 라인 사이에 배치되는 신호 라인들을 포함하는 제1 도전성 구조물, 및 상기 제1 도전성 구조물 상에 배치되는 제2 도전성 구조물을 포함하는 표준 셀을 포함하고,
    상기 표준 셀은, 상기 제1 파워 라인 및 상기 제2 파워 라인에 의해 제1 경계 및 제2 경계가 각각 한정되고,
    상기 제2 도전성 구조물은, 상기 제1 경계 상에 상기 제1 방향을 따라 서로 이격되어 배치되고 상기 제1 파워 라인과 전기적으로 연결되는 제1 파워 분배 패턴들, 상기 제2 경계 상에 상기 제1 방향을 따라 서로 이격되어 배치되고 상기 제2 파워 라인과 전기적으로 연결되는 제2 파워 분배 패턴들, 상기 제1 및 제2 파워 분배 패턴들 사이에서 상기 제1 및 제2 파워 분배 패턴들과 상기 제2 방향에서 이격되어 배치되고, 상기 신호 라인들 중 일부와 전기적으로 연결되는 네트(net) 메탈 라인들, 및 상기 신호 라인들 중 다른 일부와 전기적으로 연결되며 상기 제2 방향으로 연장되는 핀(pin) 메탈 라인들을 포함하고,
    상기 네트 메탈 라인들 각각의 중심은, 상기 표준 셀의 상기 제1 및 제2 경계 사이의 중심축 상에 배치되고,
    상기 핀 메탈 라인들 중 적어도 하나는, 상기 네트 메탈 라인들보다 상기 제1 및 제2 경계 중 적어도 하나에 인접하게 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 핀 메탈 라인들은 상기 표준 셀의 상기 중심축을 기준으로 상기 제2 방향에서 비대칭적으로 배치되고,
    상기 네트 메탈 라인들은 상기 표준 셀의 상기 중심축을 기준으로 상기 제2 방향에서 대칭적으로 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 네트 메탈 라인들의 각각은 상기 제2 방향을 따라 하나의 제1 파워 분배 패턴과 하나의 제2 파워 분배 패턴의 사이에 배치되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 핀 메탈 라인들에 인접한 상기 제1 및 상기 제2 경계 상에, 상기 제1 및 제2 파워 분배 패턴들이 배치되지 않는 반도체 장치.
  5. 제1 항에 있어서,
    하나의 상기 제1 파워 분배 패턴의 상기 제2 방향을 따른 길이의 2분의 1과 인접한 배선들의 단부-대-단부 사이의 임계 이격 거리(critical spacing distance) 값의 합은 기준 거리(criteria distance)(d_c)이고,
    상기 핀 메탈 라인들의 상기 제2 방향을 따른 단부들과 상기 단부들에 인접한 상기 제1 및 제2 경계들 사이의 최소 간격은 제1 간격(d1)이고,
    상기 핀 메탈 라인들은, 0 ≤ d1 < d_c 를 만족하는 거리 설계 규칙(distance design rule)에 따라 배치되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 네트 메탈 라인들의 상기 제2 방향을 따른 단부들과 상기 단부들에 인접한 상기 제1 및 제2 경계들 사이의 최소 간격은 제2 간격(d2)이고,
    상기 네트 메탈 라인들은, d2 ≥ d_c 를 만족하는 거리 설계 규칙(distance design rule)에 따라 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 핀 메탈 라인들은 상기 표준 셀과 상기 표준 셀에 인접한 다른 표준 셀을 서로 라우팅 하는 배선 라인들인 반도체 장치.
  8. 제7 항에 있어서,
    상기 핀 메탈 라인들 중 적어도 하나는, 상기 제1 및 제2 경계 중 적어도 하나를 가로지르도록 연장되는 반도체 장치.
  9. 기판 상에 배치되며, 반도체 소자 및 상기 반도체 소자에 전기적으로 연결되는 배선 구조물을 각각 포함하고, 경계를 공유하는 제1 표준 셀 및 제2 표준 셀을 포함하고,
    상기 배선 구조물은,
    상기 반도체 소자에 전원을 공급하는 제1 파워 라인 및 제2 파워 라인;
    상기 반도체 소자에 신호를 인가하는 제1 메탈 라인들;
    상기 제1 및 제2 파워 라인들과 전기적으로 연결되는 파워 분배 패턴들;
    상기 제1 메탈 라인들과 전기적으로 연결되는 네트(net) 메탈 라인들; 및
    상기 네트 메탈 라인들과 동일 레벨에 배치되며, 상기 네트 메탈 라인들 보다 상기 경계에 가깝거나 멀게 배치되는 핀(pin) 메탈 라인들을 포함하고,
    상기 핀 메탈 라인들은 상기 제1 표준 셀과 상기 제2 표준 셀을 라우팅하는 배선들인 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 및 제2 표준 셀들에 각각 포함된 네트 메탈 라인들은 상기 제1 및 제2 표준 셀들 각각의 중심축과 정렬되고,
    상기 파워 분배 패턴들 중 상기 경계 상에 배치되는 파워 분배 패턴은, 상기 제1 및 제2 표준 셀들 각각의 네트 메탈 라인들의 사이에 위치하고,
    상기 파워 분배 패턴은 상기 제1 및 제2 표준 셀들 각각의 상기 네트 메탈 라인들과 임계 이격 거리(critical spacing distance) 이상으로 이격되어 배치되는 반도체 장치.
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