CN114267675A - 半导体装置 - Google Patents

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Abstract

公开了一种半导体装置。所述半导体装置包括：栅极线，沿平行于半导体基底的上表面的第一方向延伸；第一有源区，包括设置在栅极线下方的第一沟道区并且包括第一导电类型杂质；第二有源区，被设置成在第一方向上与第一有源区分离，包括设置在栅极线下方的第二沟道区，并且包括第一导电类型杂质；以及多条金属布线，设置在半导体基底上方的第一高度水平处，其中，所述多条金属布线之中的至少一条金属布线直接电连接到第一有源区，在第一高度水平处没有金属布线电连接到第二有源区，并且所述多条金属布线之中的至少一条金属布线被连接以接收施加到栅极线的信号。

Description

半导体装置
本申请要求于2020年9月16日在韩国知识产权局提交的第10-2020-0118842号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置。
背景技术
半导体装置可以被分类为存储数据的半导体存储器装置、操作并处理数据的半导体逻辑装置或者包括存储器元件和逻辑元件的混合半导体装置。通常，半导体装置可以被制造为在半导体基底的预定区域中包括晶体管和天线器件。在制造半导体装置的工艺期间，天线器件可以自然地将等离子体离子发射到半导体基底中，以保护晶体管免受等离子体损坏。然而，典型的是根据晶体管厚度的变化而另外使用用于布置天线器件的区域，以提高半导体装置的操作速度。因此，会存在半导体装置的尺寸会增大并且金属布线的自由度会降低的问题。
发明内容
本发明构思的一个方面是提供一种使用利用空的空间以增大沟道区而不设置天线器件的半导体装置的集成半导体装置。
根据本发明构思的一个方面，一种半导体装置包括：栅极线，沿平行于半导体基底的上表面的第一方向延伸；第一有源区，包括设置在栅极线下方的第一沟道区并且包括第一导电类型杂质；第二有源区，被设置成在第一方向上与第一有源区分离，包括设置在栅极线下方的第二沟道区，并且包括第一导电类型杂质；以及多条金属布线，设置在半导体基底上方的第一高度水平处，其中，所述多条金属布线之中的至少一条金属布线直接电连接到第一有源区，在第一高度水平处的所述多条金属布线与第二有源区电分离，并且所述多条金属布线之中的至少一条金属布线被连接以接收施加到栅极线的信号。
根据本发明构思的一个方面，一种半导体装置包括：多条栅极线，包括沿平行于半导体基底的上表面的第一方向延伸的多条第一栅极线以及沿第一方向延伸并且具有与所述多条第一栅极线中的每条的在第一方向上的长度不同的长度的第二栅极线；第一有源区，包括设置在所述多条栅极线下方的多个第一沟道区并且包括第一导电类型杂质；第二有源区，被设置成在第一方向上与第一有源区分离，包括设置在第二栅极线下方的第二沟道区，并且包括第一导电类型杂质；以及第三有源区，包括设置在所述多条栅极线下方的多个第三沟道区并且包括第二导电类型杂质，其中，第二栅极线的在所述多个第一沟道区中的每个上方的结构不同于第二栅极线的在第二沟道区上方的结构。
根据本发明构思的一个方面，一种半导体装置包括：栅极线，沿平行于半导体基底的上表面的第一方向延伸；多个有源区，包括在栅极线下方的多个沟道区，所述多个沟道区包括半导体装置的所有沟道区，所述多个沟道区被设置成在第一方向上彼此分离；多条金属布线，设置在第一高度水平处，以电连接到栅极线和包括所述多个有源区中的至少两个有源区的一组有源区，所述多条金属布线包括半导体装置的第一高度水平处的所有金属布线；以及多个接触件，连接到所述多个有源区中的一组有源区。半导体装置被布局成使得所述多条金属布线的总面积与所述多个沟道区的总面积的比例为0.4或更大且400或更小的值。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的上述以及其它方面、特征及优点，其中：
图1是包括天线器件的半导体装置的布局图。
图2是根据本发明构思的实施例的半导体装置的布局图。
图3是示意性地示出根据本发明构思的实施例的半导体装置的电路图。
图4至图6是示出根据本发明构思的实施例的半导体装置的剖视图。
图7至图21是根据本发明构思的实施例的半导体装置的布局图。
图22和图23是示出根据本发明构思的实施例的半导体装置的剖视图。
图24至图28是根据本发明构思的实施例的半导体装置的布局图。
图29和图30是示出根据本发明构思的实施例的半导体装置的剖视图。
图31是示出根据本发明构思的实施例的半导体装置的平面图。
具体实施方式
在下文中，将参照附图描述本发明构思的实施例。
图1是包括天线器件的半导体装置的布局图。
通常，半导体装置可以包括沿第一方向(例如，Y方向)和第二方向(例如，X方向)布置在半导体基底上的晶体管、下金属布线和其它元件。根据不同的实施例，可以以各种方式提供形成在半导体基底上的层的布局。例如，在一个示例布局中，在第二方向上间隔开的三(3)条下金属布线可以(例如，在Z方向上)设置在一(1)个晶体管上方。例如，三(3)条下金属布线之中的一(1)条下金属布线可以连接到天线器件。天线器件可以自然地将在制造半导体装置的工艺期间累积以形成各种图案的等离子体离子发射到半导体基底中，以保护晶体管免受等离子体损坏。例如，天线器件可以是天线二极管。
为了改善包括各自执行各种操作的多个半导体装置的半导体芯片的性能，减小包括在多个半导体装置中的每个中的元件的尺寸或者改变其布局以减小半导体芯片的尺寸是重要的。然而，包括在半导体装置中的元件的尺寸会直接影响半导体装置的性能，因此，存在减小其尺寸的限制。例如，最近，为了提高操作速度并改善半导体装置的性能，可以使用包括在第二方向上比常规晶体管薄的晶体管的半导体装置，因此，天线器件的布置可能是有问题的。
参照图1，包括天线器件AD的半导体装置1可以包括在一(1)个晶体管上方在第二方向上间隔开的两(2)条下金属布线ML。例如，在使用在第二方向上比常规晶体管薄的晶体管的半导体装置1中，与常规半导体装置不同，下金属布线ML可以不设置在晶体管的沟道区CH1和CH3上方，因此会需要附加区域。由于使用附加区域的天线器件AD的布置，包括图1中所示的半导体装置1的半导体芯片的尺寸会增大，并且会降低布置下金属布线ML的自由度。另外，当使用比常规晶体管薄的晶体管时，下金属布线ML可以设置在晶体管的沟道区CH1和CH3上方。在这种情况下，与由于天线器件AD的布置而增大半导体芯片尺寸的问题相比，由于下金属布线ML的厚度减小而导致的半导体装置1的性能降低可能更成问题。
参照图1，被描述为一般半导体装置的包括天线器件AD的半导体装置1可以包括在X方向和Y方向上布置的栅极线GL、第一有源区ACT1、第三有源区ACT3、多条下金属布线ML(示出为具有与标记为ML的单线相同的阴影)和多个接触件CNT。例如，呈连续图案的第一有源区ACT1和第三有源区ACT3可以沿与栅极线GL相交的方向延伸。多个接触件CNT可以将栅极线GL以及/或者有源区ACT1和ACT3电连接到多条下金属布线ML。
半导体装置1可以从栅极线GL以及有源区ACT1和ACT3提供多个晶体管。如上所述，下金属布线ML可以不设置在多个晶体管中的每个的沟道区CH1和CH3上方。因此，用于保护晶体管免受等离子体损坏的天线器件AD可以设置在半导体装置1的一个横向设置的表面上。天线器件AD可以通过下金属布线ML和接触件CNT电连接到半导体装置1。例如，半导体装置1可以包括其中设置有多个晶体管的第一区域A1和其中设置有天线器件AD的第二区域A2。第二区域A2可以是另外用于天线器件AD的使用的区域。因此，半导体芯片的尺寸会增大，并且布置下金属布线ML的自由度会减小。诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其它地方用不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
在图1中示出的一般半导体装置1中，每条栅极线GL可以沿第一方向(例如，Y方向)延伸。尽管在图1中示出了仅一(1)条栅极线GL(例如，示出为在栅极线GL的第一部分和第二部分之间具有绝缘间隙)，但是一般半导体装置1可以包括多条栅极线。另外，图1中所示的半导体装置1的特性可以出现在多条栅极线的至少一部分中。多条栅极线可以具有不同的形状，并且根据需要，一组栅极线可以是被布置用于与其它外围半导体装置分离并且/或者与其它外围半导体装置一起布局的虚设栅极线。根据工艺，栅极线GL的厚度、布置和形状不限于图1中所示的半导体装置1。
在图1中所示的半导体装置1中，有源区ACT1和ACT3的至少一部分可以设置为与栅极线GL叠置。例如，有源区ACT1和ACT3可以设置为在栅极线GL延伸所沿的第一方向上间隔开。可以基于有源区ACT1和ACT3与栅极线GL叠置的区域分别设置晶体管。例如，有源区ACT1和ACT3与栅极线GL叠置的区域可以包括晶体管的沟道区CH1和CH3。例如，图1中所示的半导体装置1可以包括一(1)条栅极线GL以及两(2)个有源区ACT1和ACT3，并且可以由此提供两(2)个晶体管。然而，这仅是说明性的，并且本公开不限于此。
多条下金属布线ML(也被描述为多条第一水平金属布线ML)可以是设置在有源区ACT1和ACT3以及栅极线GL上方的第一高度水平处的布线(例如，在Z方向上距栅极线GL最近的水平金属布线)，并且可以沿Y方向纵向延伸。被描述为沿特定方向“纵向”延伸的物体、层或者物体或层的一部分具有在特定方向上的长度和垂直于该方向的宽度，其中，长度大于宽度。然而，根据实施例，多条下金属布线ML延伸所沿的方向可以不同。例如，下金属布线ML的连接到天线器件AD的至少一部分可以沿垂直于第一方向的第二方向纵向延伸(例如，第一方向和第二方向都是同一平面上的水平方向)。电力线PL可以设置在比其上设置有多条下金属布线ML的第一高度水平大的第二高度水平处。多条下金属布线ML的至少一部分可以通过接触件连接到电力线PL。然而，这仅是说明性的，并且本公开不限于此。
电力线PL可以分别向图1中所示的半导体装置1供应不同的第一电压和第二电压，并且可以通过多个接触件CNT电连接到形成在有源区ACT1和ACT3上的源/漏区。例如，高电力线可以供应第一电压，并且低电力线可以供应低于第一电压的第二电压。例如，第一电压可以是电源电压，并且第二电压可以是地电压。然而，这仅是说明性的，并且本公开不限于此。
图2是根据本发明构思的实施例的半导体装置的布局图，图3是示意性地示出根据本发明构思的实施例的半导体装置的电路图。
通常，可以根据晶体管的沟道区的面积和与其连接的金属布线的面积来确定是否附着天线器件，是否可以防止在制造半导体芯片的工艺中由于等离子体损坏而引起的晶体管的损坏。例如，根据天线规则，当金属布线的面积的总和与沟道区的面积的总和的比例不在允许值内时，可以在半导体装置中设置天线器件。例如，金属布线的面积的总和(例如，从平面图来看，由金属布线占据的面积，诸如金属布线的顶表面的面积)与沟道区的面积的总和(例如，从平面图来看)的比例可以被定义为天线比(A/R)。根据天线规则布置的天线器件可以发射累积的等离子体电荷。当没有天线器件时，在半导体装置中会发生缺陷。
可以基于电连接网络来计算分别包括在天线比的分母和分子中的面积的总和。例如，假设过程已经进行到测量天线比的目标层，则可以通过对电连接网络的面积求和来计算金属布线的面积的总和。例如，如果层从最低的水平开始依次具有水平M0、M1、M2等，则当测量天线比的目标层的水平是M0时，金属布线的面积的总和可以是具有水平M0或更小的金属布线的面积的总和。当测量天线比的目标层的水平是M1时，金属布线的面积的总和可以是具有M1或更小的水平的金属布线的面积的总和。在这种情况下，可以包括具有水平M0的金属布线。然而，用于计算金属布线的面积的总和的值不限于布置在各个水平上的金属布线的面积，而是还可以包括除了金属布线的面积的总和之外的例如用于连接各个层的金属布线的接触件的面积。
图2是示出为了解决包括图1中所示的天线器件AD的半导体装置1的问题而提供附加晶体管而不是天线器件AD的半导体装置2的图。参照图2，与使用天线器件AD的半导体装置1相比，根据本发明构思的实施例的半导体装置2不另外使用第二区域A2。附加晶体管可以设置在第一区域A1的空的空间中。类似于图1中所示的半导体装置1，根据本发明构思的实施例的半导体装置2可以包括栅极线GL、第一有源区ACT1、第三有源区ACT3、多条下金属布线ML和多个接触件CNT。与半导体装置1相比，根据本发明构思的实施例的半导体装置2的特征可以在于：栅极线GL延伸的长度可以不同；还包括与延伸的栅极线GL叠置的第二有源区ACT2；以及如上所述不使用包括天线器件的第二区域。在根据本发明构思的实施例的半导体装置2中，多条下金属布线ML可以设置在具有水平M0的层中，并且电力线PL可以设置在具有水平M1的层中。
参照图3，根据本发明构思的实施例的半导体装置2可以包括反相器。反相器可以包括一(1)个PMOS晶体管TR1和一(1)个NMOS晶体管TR2，并且晶体管TR1和TR2可以串联布置在电源电压VDD与地电压VSS之间。包括在反相器中的晶体管TR1和晶体管TR2中的每个的栅极可以彼此连接，以提供输入节点IN。包括在反相器中的晶体管TR1和晶体管TR2中的每个的源/漏区中的一个可以彼此连接，以提供输出节点OUT。反相器可以将输入到输入节点IN的输入信号反相，并且可以将反相信号输出到输出节点OUT。然而，这仅是说明性的，并且本公开不限于此。根据本发明构思的实施例的半导体装置2可以包括用于保护晶体管免受等离子体损坏的组件。
一起参照图2和图3，根据本发明构思的实施例的半导体装置2可以包括与栅极线GL和第一有源区ACT1叠置的第一沟道区CH1以及与栅极线GL和第三有源区ACT3叠置的第三沟道区CH3。术语“半导体装置”可以用于描述个别半导体组件(诸如，反相器或晶体管)，或者可以用于更一般地描述半导体芯片的形成在裸片上且包括多个组件的集成电路。例如，半导体装置2可以提供分别包括第一沟道区CH1和第三沟道区CH3的多个第一晶体管和多个第三晶体管。例如，多个第一晶体管和多个第三晶体管可以包括与半导体装置2的操作相关的通用晶体管。例如，多个第一晶体管可以均是PMOS晶体管TR1，并且多个第三晶体管可以均是NMOS晶体管TR2。在制造半导体装置2的工艺中，晶体管会因等离子体损坏而损坏，而半导体装置2可以包括用于防止其上形成有半导体装置2的半导体芯片的缺陷的构造。
根据本发明构思的实施例的半导体装置2可以使用栅极线GL和第二有源区ACT2，同时保持可能难以调整其尺寸的下金属布线ML，以另外提供第二沟道区CH2。另外提供的第二沟道区CH2可以增大沟道区的面积的总和，并且可以减小下金属布线ML的面积的总和与沟道区的面积的总和之间的天线比。例如，通过减小天线比，可以在没有天线器件的情况下保护晶体管免受等离子体损坏。例如，在根据本发明构思的实施例的半导体装置2中，通过添加第二沟道区CH2，天线比可以具有约0.4或更大且400或更小的值(例如，在0.4和400之间，这取决于是仅使用金属布线的一个水平还是多个水平来计算比例)。然而，这仅是说明性的，并且本公开不限于此。天线比可以根据进一步添加的第二沟道区CH2的面积和/或半导体装置2的布局而变化。可以看出，根据本发明构思的实施例的半导体装置2不需要设置天线器件。因此，半导体芯片的尺寸可以减小，并且可以改善布置下金属布线ML的自由度。
在一些实施例中，第二沟道区CH2是其中栅极线GL的沿第一方向延伸的至少一部分与第二有源区ACT2叠置的区域。第二有源区ACT2可以设置为在第一方向上与有源区ACT1和ACT3间隔开，并且可以设置在第一区域A1的空的空间中。在有源区之中，第二有源区ACT2可以在第一方向上与第一有源区ACT1相邻。因此，与图1中所示的需要第二区域A2来布置天线器件AD的包括天线器件AD的半导体装置1不同，可以在没有附加区域的情况下改善天线比本身，以保护晶体管免受等离子体损坏。
在根据本发明构思的实施例的半导体装置2中，有源区ACT1和ACT3可以包括形成在半导体层中的分别以不同导电类型掺杂的杂质。例如，第一有源区ACT1可以包括第一导电类型杂质，并且第三有源区ACT3可以包括不同于第一导电类型杂质的第二导电类型杂质。第二有源区ACT2可以包括与其相邻的第一有源区ACT1相同的第一导电类型杂质。例如，第一导电类型可以是N型，并且第二导电类型可以是P型。然而，这仅是说明性的，并且本公开不限于此。根据设置第二有源区ACT2的位置，包括在第二有源区ACT2中的杂质可以具有不同的导电类型。
类似于第一有源区ACT1和第三有源区ACT3，可以在添加的第二有源区ACT2上形成源/漏区。然而，形成在第二有源区ACT2上的源/漏区可以浮置，并且例如不连接到任何布线层。例如，在一个实施例中，电信号以及电源电压或地电压不被施加到形成在第二有源区ACT2中的源/漏区。例如，多条下金属布线ML可以与第二有源区ACT2电分离并绝缘。多条下金属布线ML中的至少一条可以直接电连接到第一有源区ACT1。另外，根据本发明构思的实施例的半导体装置2可以通过多条下金属布线ML中的至少一条向栅极线GL施加信号。如在此所使用的，被描述为“电连接”的组件被构造为使得电信号可以从一个组件传送到另一个组件(尽管这样的电信号在其传送时会在强度上衰减并且可以被选择性地传送)。此外，“直接电连接”的组件通过由一个或多个导体(诸如以布线、垫、内部电线、贯穿过孔等为例)的电连接共用共电节点。如此，直接电连接的组件不包括通过有源元件(诸如晶体管或二极管)电连接的组件。
在根据本发明构思的实施例的半导体装置2中，基于第二有源区ACT2添加的第二沟道区CH2可以是第二晶体管的沟道区。当第二有源区ACT2的源/漏区浮置时，第二晶体管可以作为具有虚设有源区(例如，第二有源区ACT2)的虚设晶体管来操作，并且因此不将信号传送到其它组件或从其它组件传送信号。因此，半导体装置2可以包括有源晶体管(其与其它组件通信)和虚设晶体管(其不与其它组件通信)。然而，这仅是说明性的，并且本公开不限于此。第二有源区ACT2和源/漏区的结构特征以及栅极线GL和第二沟道区CH2的结构特征也可以变化。稍后将描述具有各种特征的实施例的描述。
图4至图6是示出根据本发明构思的实施例的半导体装置的剖视图。
例如，图4至图6示出了分别沿着图2的切割线I-I'、切割线II-II'和切割线III-III'截取的半导体装置2的剖面。为了便于描述，在图4至图6中示出半导体装置2的仅主要组件。例如，尽管在图4至图6中示出了具有M1的水平的层，但是不限于此。另外，示出的主要组件和金属布线的布置仅是说明性的，并且本公开不限于此。
参照图4至图5，根据本发明构思的实施例的半导体装置100可以包括基底101、有源区ACT1、ACT2和ACT3、器件隔离层110、源/漏区120、下层间绝缘层130、栅极绝缘层142、栅电极层145、栅极盖层148、上层间绝缘层150、多个接触件CNT和多条金属布线ML。例如，多个接触件CNT可以包括有源接触件、栅极接触件、下过孔等。栅极线GL的剖面可以包括栅极绝缘层142、栅电极层145和栅极盖层148。然而，这仅是说明性的，并且本公开不限于此。半导体装置100的构造以及在其中包括的栅极线GL的构造可以与所示出的构造不同。
基底101可以具有沿X方向和Y方向延伸的上表面。基底101可以包括或者可以是半导体材料(诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体)。例如，IV族半导体可以包括或者可以是硅、锗或硅锗。基底101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层或绝缘体上半导体(SeOI)层。基底101可以包括掺杂的区域(诸如N阱区NWELL)。
器件隔离层110可以限定基底101中的有源区ACT1、ACT2和ACT3。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。如图4中所示出的，器件隔离层110可以包括在相邻的有源区ACT1、ACT2和ACT3之间在基底101的下部中延伸得更深的区域，但不限于此。器件隔离层110可以由绝缘材料形成，并且可以是或者包括例如氧化物、氮化物或其组合。
有源区ACT1、ACT2和ACT3可以由基底101中的器件隔离层110限定，并且可以设置为沿第二方向(例如，沿X方向)延伸。源/漏区120可以在栅极线GL的两侧上设置在有源区ACT1、ACT2和ACT3上。根据实施例，有源区ACT1、ACT2和ACT3可以具有包括杂质的掺杂区。例如，有源区ACT1、ACT2和ACT3可以包括在接触源/漏区120的区域中从源/漏区120扩散的杂质。如所示出的，有源区ACT1、ACT2和ACT3不限于具有平坦的上表面的结构。
源/漏区120可以由外延层形成，并且可以包括例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)或者由例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)形成。此外，源/漏区120可以进一步包括诸如砷(As)和/或磷(P)的杂质。在实施例中，源/漏区120可以包括包含具有不同浓度的元素和/或掺杂元素的多个区。
栅极线GL可以设置在有源区ACT1、ACT2和ACT3上方以与有源区ACT1、ACT2和ACT3叠置，并且沿Y方向延伸。各个晶体管的沟道区可以设置在与栅极线GL叠置的有源区ACT1、ACT2和ACT3中。栅极线GL的剖面可以包括栅极绝缘层142、栅电极层145、栅极间隔层和栅极盖层148。然而，各个晶体管中包括的栅极线GL的形状和构造不限于所示出的。
例如，栅极绝缘层142可以被设置为多个层，或者可以被设置为延伸到栅电极层145的横向表面上。栅极绝缘层142可以是或者可以包括氧化物、氮化物或高k材料。高k材料可以表示具有比氧化硅层(SiO2)的介电常数高的介电常数的介电材料。栅极线GL可以由两个导电部分形成，例如，两个导电部分均沿第一方向(Y方向)纵向延伸，其中，两个导电部分由形成在其间的绝缘层或块分离。
栅电极层145可以包括或者可以是导电材料，例如，诸如氮化钛(TiN)膜、氮化钽(TaN)膜或氮化钨(WN)膜的金属氮化物，以及/或者诸如铝(Al)、钨(W)或钼(Mo)的金属材料，或者诸如掺杂多晶硅的半导体材料。栅电极层145可以由具有两个或更多个层的多层形成。栅电极层145可以根据半导体装置100的电路在至少一些相邻的晶体管之间在Y方向上彼此分离地设置。例如，栅电极层145可以由单独的栅极分离层(例如，形成绝缘层或块的栅极分离层)分离。
栅极间隔层可以设置在栅电极层145的两个横向表面上。栅极间隔层可以使源/漏区120与栅电极层145绝缘。栅极间隔层可以根据实施例被设置为多层结构。栅极间隔层可以由氧化物、氮化物或氮氧化物形成，并且具体地，可以由低k膜形成。栅极间隔层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种或者由例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种形成。
栅极盖层148可以设置在栅电极层145上，并且栅极盖层148的下表面和横向表面可以分别被栅电极层145和栅极间隔层围绕。栅极盖层148可以由例如氧化物、氮化物或氮氧化物形成。
下层间绝缘层130可以设置为覆盖源/漏区120和栅极线GL。下层间绝缘层130可以包括例如氧化物、氮化物和氮氧化物中的至少一种或者由例如氧化物、氮化物和氮氧化物中的至少一种形成，并且可以包括低k材料。
多个接触件CNT可以穿过下层间绝缘层130以连接到源/漏区120，或者可以穿过下层间绝缘层130和栅极盖层148以连接到栅电极层145，并且可以将电信号施加到源/漏区120和栅电极层145。多个接触件CNT可以被设置为延伸到使源/漏区120凹进到预定深度，但是它们不限于此。多个接触件CNT可以包括导电材料(例如，诸如钨(W)、铝(Al)、铜(Cu)等的金属材料)或半导体材料(诸如掺杂的多晶硅)，或者由导电材料(例如，诸如钨(W)、铝(Al)、铜(Cu)等的金属材料)或半导体材料(诸如掺杂的多晶硅)形成。根据一些实施例，多个接触件CNT可以包括设置在其外表面上的阻挡金属层。此外，根据一些实施例，多个接触件CNT还可以包括设置在接触源/漏区120和栅电极层145的界面上的金属-半导体层(诸如硅化物层)。
上层间绝缘层150可以覆盖多个接触件CNT，并且可以与下过孔和多条金属布线ML设置在同一水平上。上层间绝缘层150可以包括具有不同水平的第一绝缘层至第三绝缘层。上层间绝缘层150可以由氧化硅或低k材料形成。上层间绝缘层150可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。用于在用于形成下过孔和多条金属布线ML的蚀刻工艺中停止蚀刻的蚀刻停止层可以设置在每个上层间绝缘层150的下表面上。蚀刻停止层可以包括高k材料，并且可以包括例如氮化硅或氧化铝。
图4至图5中所示的半导体装置100被示出直到具有M1的水平的层，但是半导体装置100不限于此。例如，半导体装置100可以包括可从半导体装置100的下部依次堆叠并设置的下过孔、第一布线、第一过孔、第二布线等。从半导体装置100的下部到上部依次堆叠的第一布线和第二布线可以朝向上部具有相对大的厚度，但是它们不限于此。每个布线结构可以包括导电材料。例如，每个布线结构可以包括或者可以是铝(Al)、铜(Cu)和钨(W)中的至少一种。
参照图6，在根据本发明构思的实施例的半导体装置100中，第二有源区ACT2的剖面可以具有与第一有源区ACT1的形状不同的形状。例如，如图6中所示，有源接触件不设置在第二有源区ACT2上方。例如，第二有源区ACT2可以是浮置区。然而，这仅是说明性的，并且本公开不限于此。根据一些实施例，浮置的有源接触件可以设置在第二有源区ACT2上方。
如在图6中以及在后面的图中所示的实施例中可以看到的，每个描绘的半导体装置包括在第一方向(例如，Y方向)上与第一有源区ACT1和第三有源区ACT3叠置的第二有源区ACT2。另外，每个第二有源区ACT2被形成为在第二方向(例如，X方向)上具有与第一有源区ACT1和第三有源区ACT3中的每个在第二方向上的宽度相同或者小于第一有源区ACT1和第三有源区ACT3中的每个在第二方向上的宽度的宽度(或长度)。此外，在每个示例中，第二有源区ACT2与栅极线GL的至少部分(例如，从俯视图或在Z方向上)竖直叠置。在每个示例中，栅极线GL沿第一方向(例如，Y方向)延伸以与第一有源区ACT1和第二有源区ACT2两者竖直叠置。另外，在各种实施例中，第二有源区ACT2的在第一方向(例如，Y方向)上的长度比第一有源区ACT1或第三有源区ACT3中的任一个的在第一方向上的长度短。如在此所使用的，诸如“相同”、“相等”、“平面”或“共面”的术语包含相同性或包括例如由于制造工艺可能发生的变化的接近相同性。除非上下文或其它陈述另有说明，否则术语“基本”可以用于在此强调该含义。
图7至图21是根据本发明构思的实施例的半导体装置的布局图。
根据本发明构思的实施例的半导体装置的效果可以由第二沟道区CH2的面积确定。例如，第二沟道区CH2的面积可以与第一沟道区CH1的面积不同。例如，第二沟道区CH2的面积可以小于第一沟道区CH1的面积。然而，这仅是说明性的，并不限于此。第二沟道区CH2的面积可以由延伸的栅极线GL的形状、第二有源区ACT2的形状以及其中延伸的栅极线GL与第二有源区ACT2叠置(例如，在Z方向上叠置)的第二沟道区CH2的部分的形状来确定。延伸的栅极线GL的形状、第二有源区ACT2的形状以及其中延伸的栅极线GL与第二有源区ACT2叠置的第二沟道区CH2的部分的形状不限于图2中所示的那些，并且可以具有各种结构(例如，尺寸、形状和/或布局)。例如，第二沟道区CH2可以具有各种结构(诸如三角形和除了矩形之外的其它形状)。
图7至图21是示出各种类型的实施例的图。
首先，参照图7和图8，在根据本发明构思的实施例的半导体装置3和半导体装置4中，延伸的栅极线GL的长度可以不限于特定长度。例如，包括在图2中所示的半导体装置2中的栅极线GL可以在第一方向上比另外添加的第二有源区ACT2的下端延伸得更远。包括在图7和图8中所示的半导体装置3和半导体装置4中的栅极线GL可以在第一方向上延伸到不到达第二有源区ACT2的下端的程度或者可以延伸到第二有源区ACT2的下端。在这种情况下，延伸的栅极线GL的边界可以是第二沟道区CH2的边界。例如，关于相同的第二有源区ACT2，当栅极线GL如在图2中所示的半导体装置2中延伸到穿过第二有源区ACT2的下端时，或者当栅极线GL如在图8中所示的半导体装置4中延伸到第二有源区ACT2的下端上时，第二沟道区CH2的面积可以被最大化。当第二沟道区CH2的面积最大化时，可以使半导体装置的天线比最小化。因此，即使没有典型的天线器件，也可以保护半导体装置中包括的晶体管免受等离子体损坏。
例如，在图7和图8中所示的半导体装置3和半导体装置4中，第二有源区ACT2的在第一方向上的长度可以是H。图7中所示的第二沟道区CH2的在第一方向上的长度可以是Y1，图2和图8中所示的第二沟道区CH2的长度可以是Y2。例如，Y1可以具有小于H的值，并且Y2可以与H基本相同。
如上所述，多个接触件CNT可以设置在第一有源区ACT1和第三有源区ACT3上方，以分别将信号施加到第一有源区ACT1和第三有源区ACT3的源/漏区。多个接触件CNT可以包括有源接触件和下过孔。参照图9和图10，具有例如与有源接触件的形状相同的形状的至少一个浮置接触件FCNT可以相对于栅极线GL设置在第二有源区ACT2的横向上部中。例如，源/漏区可以形成在第二有源区ACT2的一部分中，并且浮置的有源接触件可以设置在源/漏区中的至少一个上方。浮置接触件FCNT可以与多条下金属布线ML电分离(并且与任何金属布线电分离)。然而，图9和图10中所示的半导体装置5和半导体装置6中的浮置接触件FCNT的布置和形状仅是说明性的，并且实施例不限于此。此外，如图9和图10中所示的浮置接触件可以被包括在在此公开的各种其它实施例中。
可以考虑到半导体装置的工艺的便利性和/或与其它组件的布置来确定浮置接触件FCNT的存在或不存在。例如，当包括接触件不会导致诸如第二有源区ACT2由于接触件而连接到下金属布线ML的问题时，接触件可以设置在第二有源区ACT2上方而与第一有源区ACT1没有区别。在这种情况下，设置在第二有源区ACT2上方的接触件可以是浮置接触件FCNT。当包括接触件将导致诸如第二有源区ACT2由于接触件而连接到下金属布线ML的问题时，接触件可以不设置在第二有源区ACT2的至少一部分上方。
第二沟道区CH2的尺寸和形状可以与多个第一沟道区CH1和多个第三沟道区CH3中的每者的尺寸和形状不同。例如，第二沟道区CH2的面积或在Y方向上的长度可以不同于(例如，大于或小于)第一沟道区CH1或第三沟道区CH3的面积或在Y方向上的长度。第二沟道区CH2的尺寸和形状可以由延伸的栅极线GL的形状和/或栅极线GL的延伸方向等确定。图11至图18是示出与栅极线GL的延伸形状和延伸方向相关的实施例的图。栅极线GL可以基本沿第一方向延伸。然而，本发明构思不限于此。栅极线GL还可以在与第二有源区ACT2叠置的区域中沿第二方向延伸。此外，栅极线GL可以沿包括第一方向和第二方向两者的第三方向延伸。此外，只要第二沟道区CH2基于浮置的第二有源区ACT2与第一沟道区CH1分离设置(例如，设置为与第一沟道区CH1分离)，则第二沟道区CH2不限于示出的实施例。
参照图11至图14，根据本发明构思的实施例的半导体装置7至半导体装置10中包括的栅极线GL可以以各种形状延伸。例如，栅极线GL的至少一部分可以具有在第二方向上具有不同长度的第一沟道区CH1和第二沟道区CH2。例如，第一沟道区CH1的在第二方向上的长度可以是W。在图11至图14中所示的半导体装置7至半导体装置10中，与第二沟道区CH2叠置的栅极线GL的在第二方向上在其中任何一点处的长度可以分别是W1、W2、W3和W4。在第二方向上的延伸的栅极线GL的长度可以考虑处理条件和与其它组件的布置来确定。
参照图11，在根据本发明构思的实施例的半导体装置7中，延伸的栅极线GL的在第二方向上的长度可以减小。例如，第二沟道区CH2的在第二方向上在一点处的长度W1可以是比第一沟道区CH1的在第二方向上的长度W小的值。如图11中所示，第二沟道区CH2的在第二方向上在不同点处的长度可以具有除了W1之外的值。然而，这仅是说明性的，并且本公开不限于此。
参照图12和图13，在根据本发明构思的实施例的半导体装置8和半导体装置9中，延伸的栅极线GL的在第二方向上的长度可以增大。例如，第二沟道区CH2的在第二方向上在一点处的长度W2和W3可以是比第一沟道区CH1的在第二方向上的长度W大的值。如图12中所示，第二沟道区CH2的在第二方向上在不同点处的长度可以具有除了W2之外的值。另外，如图13中所示，在第二沟道区CH2之上完全延伸的栅极线GL的在第二方向上的长度可以是W3。
此外，参照图14，在根据本发明构思的实施例的半导体装置10中，延伸的栅极线GL可以在第二方向上具有与第二有源区ACT2的长度相同的长度。在这种情况下，延伸的栅极线GL的在第二方向上的长度和第二有源区ACT2的在第二方向上的长度可以相同(诸如W4)。例如，第二沟道区CH2的面积可以与第二有源区ACT2的面积相同。根据实施例，可以使用延伸的栅极线GL来使第二沟道区CH2的面积最大化，但是这仅是说明性的，并且本公开不限于此。可以考虑半导体装置的整体布局来确定栅极线GL的形状。
参照图15至图18，根据本发明构思的实施例的半导体装置11至半导体装置14中包括的栅极线GL的延伸方向可以不限于这些示例。例如，栅极线GL的至少一部分可以沿除了第一方向之外的方向延伸。例如，栅极线GL的在第二沟道区CH2上方的至少一部分可以沿不同于第一方向和第二方向且平行于半导体基底的上表面的一个方向延伸。例如，当以X方向和Y方向为轴时，延伸的栅极线GL可以具有对角线形状。使用延伸成具有对角线形状的栅极线GL，根据本发明构思的实施例的半导体装置11至半导体装置14可以改善布置下金属布线ML的自由度。然而，与栅极线GL的延伸方向相关的图15至图18的半导体装置11至半导体装置14仅是说明性的，并且不限于此。
参照图15，在根据本发明构思的实施例的半导体装置11中，栅极线GL可以沿预定方向延伸。如在图16中所示的半导体装置12中，栅极线GL的延伸方向可以在延伸期间改变。例如，在栅极线GL的与第二有源区ACT2叠置的部分中沿预定方向延伸的栅极线GL可以进一步沿与预定方向不同的方向延伸。
此外，根据实施例，栅极线GL可以延伸为具有对角线形状，同时改变在第二方向上的长度。参照图17，在根据本发明构思的实施例的半导体装置13中，栅极线GL可以延伸以逐渐增大在第二方向上的长度。例如，在第二沟道区CH2上方的栅极线GL可以包括在第二方向上具有第一宽度的第一区域和具有不同于第一宽度的第二宽度的第二区域。例如，第一宽度可以是W5，第二宽度可以是W6，并且W5可以是小于W6的值。从平面图来看，这可以形成锥形形状(诸如梯形形状)。
参照图18，在根据本发明构思的实施例的半导体装置14中，栅极线GL可以延伸以逐渐减小在第二方向上的长度。例如，在第二沟道区CH2上方的栅极线GL可以包括在第二方向上具有第一宽度的第一区域和具有不同于第一宽度的第二宽度的第二区域。例如，第一宽度可以是W7，第二宽度可以是W8，并且W7可以是大于W8的值。然而，图17和图18中所示的半导体装置13和半导体装置14仅是说明性的，而不局限于此。栅极线GL的在第二方向上的长度可以根据实施例以各种方式变化。
参照图19至图21，包括在根据实施例的半导体装置中的第二有源区ACT2的尺寸可以变化。可以考虑工艺与周围组件之间的关系来确定第二有源区ACT2的尺寸。根据实施例，第二有源区ACT2的尺寸可以确定第二沟道区CH2的尺寸。根据本发明构思的实施例的半导体装置15、半导体装置16和半导体装置17可以包括延伸相同长度以具有相同形状的栅极线GL。例如，分别包括在半导体装置15、半导体装置16和半导体装置17中的栅极线GL可以与包括在图2中所示的半导体装置2中的栅极线GL基本相同(尽管来自其它前述实施例的栅极尺寸和形状可以用作替代方案)。此外，半导体装置15、半导体装置16和半导体装置17以及图2中所示的半导体装置2可以包括具有基本相同的面积和形状的第二沟道区CH2。
参照图19至图21，根据本发明构思的实施例的半导体装置15、半导体装置16和半导体装置17中包括的第二有源区ACT2的在第二方向上的长度可以分别与其中包括的第一有源区ACT1的长度不同。例如，在第二方向上，第二有源区ACT2的长度可以比第一有源区ACT1的长度小。在第二方向上，其中未设置第二有源区ACT2的部分可以是通过STI工艺分离的区域。例如，其中未设置第二有源区ACT2的部分可以被限定为STI区。
在图19中所示的半导体装置15中，可以在设置在下金属布线下方的第二有源区ACT2中执行STI工艺。例如，下金属布线可以设置在STI区上。例如，第二有源区ACT2可以在垂直于半导体基底的上表面的Z方向上不与下金属布线叠置。如此，可以考虑到浮置的第二有源区ACT2与其它组件之间的布置来执行STI工艺。通过STI工艺形成的STI区可以将第二有源区ACT2划分成多个区。然而，这仅是说明性的，并且本公开不限于此。根据实施例，第二有源区ACT2可以是在第二方向上的长度减小的一个区域，并且下金属布线可以不设置在STI区上方。
例如，图20中所示的半导体装置16可以包括在第二方向上具有比图19中所示的半导体装置15的长度大的长度的STI区。因此，包括在半导体装置15中的第二有源区ACT2可以包括其在第二方向上的长度减小STI区的一个区域。另外，图21中所示的半导体装置17可以包括位于第二有源区ACT2中的分别形成在延伸栅极线GL的两侧的上表面上的STI区。在这种情况下，下金属布线可以不设置在STI区中的任何一个上方。例如，第二有源区ACT2和栅极线GL的在第二方向上的长度可以基本相同。
图22和图23是示出根据本发明构思的实施例的半导体装置的剖视图。
例如，图22示出了图19中所示的半导体装置15的沿着线IV-IV'截取的剖面，图23示出了图20中所示的半导体装置16的沿着线V-V'截取的剖面。为了便于描述，在图22和图23中示出半导体装置15和半导体装置16的仅主要组件。在下面的描述中省略的组件可以分别对应于图6中所示的半导体装置100中包括的组件。以类似于图6的方式，即使在图22和图23中示出具有水平M1的层，半导体装置也不局限于此。另外，其中示出的主要组件和金属布线的布置仅是说明性的，并且不限于此。
在根据本发明构思的实施例的半导体装置1500和半导体装置1600中，第二有源区ACT2可以包括形成在其至少一部分上的STI区。STI区可以是器件隔离层1510和1610，并且源/漏区1520和1620可以用器件隔离层1510和1610替换并且可以用绝缘材料填充。例如，在图22中所示的根据本发明构思的实施例的半导体装置1500中，器件隔离层1510可以形成在第二有源区ACT2的一部分中。器件隔离层1510可以形成为使N阱NWELL的一部分凹进以分离第二有源区ACT2。然而，这仅是说明性的，并且本公开不限于此。另外，在图23中所示的根据本发明构思的实施例的半导体装置1600中，器件隔离层1610可以形成为完全替换第二有源区ACT2的一个横向部分。器件隔离层1610可以形成为使N阱NWELL的一部分凹进以替换第二有源区ACT2。
参照图22和图23，在根据本发明构思的实施例的半导体装置1500和半导体装置1600中，由于器件隔离层1510和1610，第二有源区ACT2可以不包括源/漏区1520和1620的至少一部分。例如，分别与图22和图23对应的图19和图20中所示的半导体装置15和半导体装置16可以不包括源区或漏区。图21中所示的半导体装置17可以不包括所有的源/漏区。然而，图19至图21中所示的半导体装置15、半导体装置16和半导体装置17仅是说明性的而不是限制性的，并且STI区可以形成并设置为具有各种形状。例如，包括在半导体装置中的STI区可以被构造为使得第二有源区ACT2不包括源/漏区中的至少一个，并且半导体装置的第二有源区ACT2包括具有不同尺寸的源区和漏区。
图24至图28是根据本发明构思的实施例的半导体装置的布局图。
参照图24至图28，实施例不限于根据图7至图21中所示的实施例的半导体装置等，并且可以以各种形式被构造为包括彼此组合的特征。例如，延伸的栅极线GL可以如图15中所示的半导体装置11以对角线形状延伸，并且同时，浮置接触件FCNT可以如图9中所示的半导体装置5布置在第二有源区ACT2的一部分中。
参照图24至图26，根据本发明构思的实施例的半导体装置18、半导体装置19和半导体装置20可以具有其中分别在图19至图21中示出的半导体装置15、半导体装置16和半导体装置17的特征与在图8中示出的半导体装置4的特征组合的构造。
例如，图24中所示的半导体装置18可以包括被划分成多个区域的第二有源区ACT2和延伸到第二有源区ACT2的下端的栅极线GL。由于基于第二有源区ACT2的第二沟道区CH2，沟道区CH1和CH2的面积的总和可以增大。
图25中所示的半导体装置19可以包括包含在第二方向上的长度减小的一个区域的第二有源区ACT2和延伸到第二有源区ACT2的下端的栅极线GL。由于基于第二有源区ACT2的第二沟道区CH2，沟道区CH1和CH2的面积的总和可以增大。
图26中所示的半导体装置20可以包括不包含源/漏区的第二有源区ACT2和延伸到第二有源区ACT2的下端的栅极线GL。由于基于第二有源区ACT2的第二沟道区CH2，沟道区CH1和CH2的面积的总和可以增大。
参照图27，根据本发明构思的实施例的半导体装置21可以具有组合了图13、图19和图21中所示的半导体装置9、半导体装置15和半导体装置17的特征的构造。例如，半导体装置21可以包括被划分成多个区域并且不包含源/漏区的第二有源区ACT2以及在第二方向上具有增大的长度并且比第二有源区ACT2的下端进一步延伸的栅极线GL。由于第二有源区ACT2的与栅极线GL叠置的第二沟道区CH2，沟道区CH1和CH2的面积的总和可以增大。
参照图28，根据本发明构思的实施例的半导体装置22可以具有组合图13中所示的半导体装置9的特征和图21中所示的半导体装置17的特征的构造。例如，半导体装置22可以包括第二有源区ACT2和栅极线GL，第二有源区ACT2包括在第二方向上的长度减小并且不包括源/漏区的一个区域，栅极线GL在第二方向上具有增大的长度并且比第二有源区ACT2的下端进一步延伸。由于第二有源区ACT2的与栅极线GL叠置的第二沟道区CH2，沟道区CH1和CH2的面积的总和可以增大。
图27和图28中所示的半导体装置21和半导体装置22可以是即使考虑到具有下金属布线ML的布置也能够使第二沟道区CH2的面积最大化的实施例。然而，半导体装置的布局不限于此，并且可以考虑制造半导体装置的工艺来确定。另外，延伸的栅极线GL的形状、添加的第二有源区ACT2的形状和第二沟道区CH2的形状不限于示出的实施例，并且可以布局根据本发明构思的实施例的半导体装置以使多条金属布线的总面积与多个沟道区的总面积的比例最小化。
图29和图30是示出根据本发明构思的实施例的半导体装置的剖视图。
例如，图29示出了图27中所示的半导体装置21的沿着线VI-VI'截取的剖面，图30示出了图28中所示的半导体装置22的沿着线VII-VII'截取的剖面。为了便于解释，在图29和图30中示出了半导体装置21和半导体装置22的仅主要组件。在下面的描述中省略的组件可以分别对应于图6中所示的半导体装置100中包括的组件。以类似于图6的方式，即使在图29和图30中示出了具有水平M1的层，但不限于此。另外，其中示出的主要组件和金属布线的布置仅是说明性的，并且不限于此。
在根据本发明构思的实施例的半导体装置2100和2200中，第二有源区ACT2可以包括形成在栅极线GL的两侧的上表面上的器件隔离层2110和2210。器件隔离层2110和2210可以包括绝缘材料，并且可以形成在其中可以形成第二有源区ACT2的源/漏区的区域中。例如，在图29中所示的根据本发明构思的实施例的半导体装置2100中，器件隔离层2110可以形成在第二有源区ACT2的两个横向部分的部分中。器件隔离层2110可以形成为使N阱NWELL的一部分凹进以分离第二有源区ACT2。然而，这仅是说明性的，并且本公开不限于此。另外，在图30中所示的根据本发明构思的实施例的半导体装置2200中，器件隔离层2210可以形成为完全替换第二有源区ACT2的两个横向部分。器件隔离层2210可以形成为使N阱NWELL的一部分凹进以替换第二有源区ACT2。
然而，图29和图30中所示的半导体装置2100和半导体装置2200仅是说明性的而不是限制性的，并且器件隔离层2110和2210可以形成并设置为具有各种形式。例如，包括在半导体装置中的器件隔离层2110和2210可以被构造为使得不仅第二有源区ACT2不包括源/漏区，而且可以被构造为半导体装置的第二有源区ACT2包括具有不同尺寸的源区和漏区。
图31是示出根据本发明构思的实施例的半导体装置的平面图。
参照图31，根据本发明构思的实施例的半导体装置可以包括第一栅极线GL1(其可以是多条第一栅极线GL1中的一条)、第二栅极线GL2(其可以是多条第二栅极线中的一条)、多个有源区、多条下金属布线和多个接触件。多条第一栅极线GL1和第二栅极线GL2可以沿第一方向延伸，并且一些栅极线可以延伸不同的长度(例如，第一栅极线GL1可以与第二栅极线GL2延伸不同的长度)。此外，多条第一栅极线GL1可以连接到多条下金属布线的至少一部分并且将信号施加到多条下金属布线的至少一部分，或者可以浮置。每条第二栅极线GL2和直接连接到第二栅极线GL2的多个组件可以对应于根据图2至图30中所示的实施例的半导体装置中包括的组件。
例如，多条第一栅极线GL1、第一有源区和第三有源区可以是用于半导体装置的一般操作的组件。在第一方向上与第一有源区间隔开设置的第二有源区可以是浮置区，并且可以用于保护包括在半导体装置中的晶体管免受等离子体损坏。例如，多条第一栅极线GL1可以共用第一有源区，并且多条第一栅极线GL1中的至少一些可以与第二栅极线GL2共用第一有源区。第二有源区可以与第二栅极线GL2叠置。
例如，第二栅极线GL2可以延伸与多条第一栅极线GL1的长度不同的长度。此外，第二栅极线GL2的一部分可以包括具有与多条第一栅极线GL1的形状不同的形状的栅极结构。例如，在根据本发明构思的实施例的半导体装置中，可以包括在第一方向上与多条第一栅极线GL1相邻并且在第二方向上与第二有源区相邻设置的虚设区DUMMY。虚设区DUMMY可以不提供用于一般半导体装置的操作的晶体管。然而，这仅是说明性的，并且本公开不限于此。此外，如先前所讨论的，第二有源区也可以被认为是虚设区。
第二栅极线GL2可以提供用于增大沟道区的面积的晶体管以及用于一般操作的晶体管，因此，可以提供比仅提供用于一般操作的晶体管的第一栅极线GL1中的晶体管的数量多的晶体管的数量。例如，第二栅极线GL2还可以包括基于第二沟道区设置的晶体管。然而，这仅是说明性的，并且本公开不限于此。设置的晶体管的数量可以根据第一栅极线GL1和第二栅极线GL2的分离状态而变化。
在根据本发明构思的实施例的半导体装置中，延伸的第二栅极线GL2和添加的第二有源区可以与添加有天线器件的半导体装置不同。例如，可以将地电压施加到天线器件连接到的栅极线，并且有源区可以不浮置。然而，在根据本发明构思的实施例的半导体装置中，除了地电压之外的预定信号可以被施加到第二栅极线GL2，并且有源区可以浮置。
根据本发明构思的实施例的半导体装置可以包括分别与延伸的栅极区叠置的第一有源区和第二有源区。第一有源区可以提供用于操作半导体装置的晶体管。第二有源区可以增大沟道区的面积以使天线器件的使用最小化。因此，可以解决由于天线器件的使用而增大半导体装置的尺寸并降低金属布线的自由度的问题。
本发明构思的各种优点和效果不限于上述内容，并且在描述本发明构思的具体实施例的过程中可以更容易地理解。
尽管以上已经示出并描述了实施例，但是对于本领域技术人员将明显的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
栅极线，沿平行于半导体基底的上表面的第一方向延伸；
第一有源区，包括设置在所述栅极线下方的第一沟道区并且包括第一导电类型杂质；
第二有源区，被设置成在所述第一方向上与所述第一有源区分离，包括设置在所述栅极线下方的第二沟道区，并且包括所述第一导电类型杂质；以及
多条金属布线，设置在所述半导体基底上方的第一高度水平处，
其中，所述多条金属布线之中的至少一条金属布线直接电连接到所述第一有源区，在所述第一高度水平处的所述多条金属布线与所述第二有源区电分离，并且所述多条金属布线之中的至少一条金属布线被连接以接收施加到所述栅极线的信号。
2.根据权利要求1所述的半导体装置，其中，所述栅极线和所述第一有源区限定第一晶体管，
其中，所述多条金属布线设置在所述第一晶体管上方并与所述第一晶体管竖直叠置，并且包括沿垂直于所述第一方向且平行于所述半导体基底的所述上表面的第二方向延伸的两条或更少的金属布线。
3.根据权利要求1所述的半导体装置，其中，所述第一沟道区的面积大于所述第二沟道区的面积。
4.根据权利要求1所述的半导体装置，其中，所述第二有源区的在垂直于所述第一方向且平行于所述半导体基底的所述上表面的第二方向上的长度与所述第一有源区的在所述第二方向上的长度相同。
5.根据权利要求1所述的半导体装置，其中，所述第二有源区的在垂直于所述第一方向且平行于所述半导体基底的所述上表面的第二方向上的长度比所述第一有源区的在所述第二方向上的长度短。
6.根据权利要求1所述的半导体装置，其中，所述第二有源区在垂直于所述半导体基底的所述上表面的第三方向上不与所述多条金属布线中的至少一些金属布线叠置。
7.根据权利要求1所述的半导体装置，其中，所述第二有源区不包括源区和漏区中的至少一者。
8.根据权利要求1所述的半导体装置，其中，至少一个接触件相对于所述栅极线被设置在所述第二有源区的横向上部中，
其中，所述至少一个接触件与所述多条金属布线电分离。
9.根据权利要求1所述的半导体装置，其中，在所述第一沟道区和所述第二沟道区上方的所述栅极线的至少一部分在垂直于所述第一方向且平行于所述半导体基底的所述上表面的第二方向上具有不同的长度。
10.根据权利要求1所述的半导体装置，其中，在所述第二沟道区上方的所述栅极线包括在第二方向上具有第一宽度的第一区域和具有不同于所述第一宽度的第二宽度的第二区域，所述第二方向垂直于所述第一方向且平行于所述半导体基底的所述上表面。
11.根据权利要求1所述的半导体装置，其中，所述栅极线的在所述第二沟道区上方的至少一部分沿平行于所述半导体基底的所述上表面并且不同于所述第一方向和第二方向的一个方向延伸，所述第二方向垂直于所述第一方向且平行于所述半导体基底的所述上表面。
12.根据权利要求1所述的半导体装置，其中，所述第二沟道区的面积与所述第二有源区的面积相同。
13.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三有源区，被设置成在所述第一方向上与所述第一有源区和所述第二有源区分离，并且包括被设置在所述栅极线下方且包括第二导电类型杂质的第三沟道区。
14.一种半导体装置，所述半导体装置包括：
多条栅极线，包括沿平行于半导体基底的上表面的第一方向延伸的多条第一栅极线以及沿所述第一方向延伸并且具有与所述多条第一栅极线中的每条的在所述第一方向上的长度不同的长度的第二栅极线；
第一有源区，包括设置在所述多条栅极线下方的多个第一沟道区并且包括第一导电类型杂质；
第二有源区，被设置成在所述第一方向上与所述第一有源区分离，包括设置在所述第二栅极线下方的第二沟道区，并且包括所述第一导电类型杂质；以及
第三有源区，包括设置在所述多条栅极线下方的多个第三沟道区并且包括第二导电类型杂质，
其中，所述第二栅极线的在所述多个第一沟道区中的每个上方的结构不同于所述第二栅极线的在所述第二沟道区上方的结构。
15.根据权利要求14所述的半导体装置，其中，所述第二栅极线和所述多条第一栅极线之中的至少一条第一栅极线共用所述第一有源区。
16.根据权利要求14所述的半导体装置，其中，所述第一导电型杂质是N型杂质，并且
所述第二导电型杂质是P型杂质。
17.根据权利要求14所述的半导体装置，其中，所述多条栅极线中的每条和所述第一有源区限定第一晶体管，
所述第二栅极线和所述第二有源区限定第二晶体管，并且
所述多条栅极线中的每条和所述第三有源区限定第三晶体管，
其中，所述第二有源区是浮置的，并且所述第二晶体管是虚设晶体管。
18.根据权利要求14所述的半导体装置，所述半导体装置还包括虚设区，所述虚设区被设置在沿所述第一方向与所述多条第一栅极线相邻并且沿第二方向与所述第二有源区相邻的位置中，所述第二方向垂直于所述第一方向且平行于所述半导体基底的所述上表面。
19.一种半导体装置，所述半导体装置包括：
栅极线，沿平行于半导体基底的上表面的第一方向延伸；
多个有源区，包括在所述栅极线下方的多个沟道区，所述多个沟道区包括所述半导体装置的所有沟道区，所述多个沟道区被设置成在所述第一方向上彼此分离；
多条金属布线，设置在第一高度水平处，以电连接到所述栅极线和包括所述多个有源区中的至少两个有源区的一组有源区，所述多条金属布线包括所述半导体装置的所述第一高度水平处的所有金属布线；以及
多个接触件，连接到所述多个有源区中的一组有源区，
其中，所述半导体装置被布局成使得所述多条金属布线的总面积与所述多个沟道区的总面积的比例为0.4或更大且400或更小的值。
20.根据权利要求19所述的半导体装置，其中，所述多个有源区还包括连接到所述多个接触件中的至少一个接触件的第一有源区以及与所述多个接触件分离的第二有源区，
其中，所述栅极线和所述第二有源区限定虚设晶体管。
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