KR20230044665A - 반도체 장치 - Google Patents

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KR20230044665A
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extending
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박판제
최수빈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장되는 활성 영역; 상기 활성 영역과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 일 측에서 상기 활성 영역 상에 배치되고, 상기 제2 방향으로 연장되는 콘택 구조물; 상기 콘택 구조물 상에 배치되어 상기 콘택 구조물과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제1 비아; 상기 제1 비아 상에서 상기 제1 방향으로 연장되고, 상기 제1 비아와 연결되는 복수의 제1 금속 배선; 및 상기 복수의 제1 금속 배선 상에 배치되어 상기 복수의 제1 금속 배선과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제2 비아;를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 레이아웃의 설계, 특히 반도체 소자들을 연결하기 위한 배선들의 효율적인 라우팅(routing)과 배선들의 저항과 정전 용량을 감소시키기 위한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장되는 활성 영역; 상기 활성 영역과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 일 측에서 상기 활성 영역 상에 배치되고, 상기 제2 방향으로 연장되는 콘택 구조물; 상기 콘택 구조물 상에 배치되어 상기 콘택 구조물과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제1 비아; 상기 제1 비아 상에서 상기 제1 방향으로 연장되고, 상기 제1 비아와 연결되는 복수의 제1 금속 배선; 및 상기 복수의 제1 금속 배선 상에 배치되어 상기 복수의 제1 금속 배선과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제2 비아;를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상의 채널 영역 및 제1 소스/드레인 영역; 상기 기판 상에서 상기 채널 영역과 중첩하는 게이트 전극; 상기 제1 소스/드레인 영역과 연결되는 제1 콘택 구조물; 상기 제1 콘택 구조물 상에 배치되고, 상기 기판의 상면과 평행한 제1 방향으로 연장되고 서로 이격된 복수의 제1 금속 배선; 상기 제1 콘택 구조물과 상기 복수의 제1 금속 배선 사이에서, 상기 제1 콘택 구조물 및 상기 복수의 제1 금속 배선과 접촉하는 제1 비아; 및 상기 복수의 제1 금속 배선 상에서 상기 복수의 제1 금속 배선과 접촉하는 제2 비아;를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장되는 활성 영역들 및 상기 활성 영역들과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극들을 포함하는 소자 영역; 상기 소자 영역 상에 배치되어 상기 제1 방향으로 연장되고, 상기 소자 영역에 서로 다른 전위를 공급하는 제1 파워 라인 및 제2 파워 라인; 상기 제1 파워 라인 및 상기 제2 파워 라인과 실질적으로 동일한 높이 레벨에서 나란하게 배치되고, 상기 제1 방향으로 연장되는 복수의 배선 패턴; 상기 복수의 배선 패턴 아래에 배치되어 상기 복수의 배선 패턴을 서로 전기적으로 연결하고, 상기 복수의 배선 패턴 간의 최소 이격 거리 이상의 길이를 갖도록 상기 제2 방향으로 연장되는 제1 비아; 및 상기 복수의 배선 패턴 위에 배치되어 상기 복수의 배선 패턴을 서로 전기적으로 연결하고, 상기 복수의 배선 패턴 간의 최소 이격 거리 이상의 길이를 갖도록 상기 제2 방향으로 연장되는 제2 비아;를 포함할 수 있다.
콘택 구조물 상에 복수의 금속 배선과 연결되는 비아들을 포함함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도들이다.
도 8a 및 도 8b는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 레이아웃이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 레이아웃이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치(100A)는, 기판(101), 기판(101) 내의 소자분리층(115), 기판(101) 상의 게이트 전극(135), 게이트 전극(135)의 적어도 일 측에서 기판(101) 상에 배치되는 소스/드레인 영역들(120), 소스/드레인 영역들(120) 상의 콘택 구조물(150), 콘택 구조물(150) 상의 제1 비아(160), 제1 비아(160) 상의 복수의 제1 금속 배선(170), 및 복수의 제1 금속 배선(170) 상의 제2 비아(180)를 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101) 내에는 소자분리층(115)에 의해 한정되며, 제1 방향, 예를 들어 X 방향으로 연장되는 활성 영역이 정의될 수 있다. 상기 활성 영역은 기판(101)으로부터 돌출된 구조를 가질 수도 있다.
소자분리층(115)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(115)은 기판(101) 내에서 X 방향으로 연장되도록 배치될 수 있다. 소자분리층(115)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
소스/드레인 영역들(120)은 게이트 전극(135)의 적어도 일 측에서 상기 활성 영역 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)은 반도체 물질로 이루어질 수 있다. 예를 들어, 소스/드레인 영역들(120)은 실리콘(Si), 실리콘 저마늄(SiGe), 실리콘 비소(SiAs), 실리콘 포스파이드(SiP), 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 예를 들어, 소스/드레인 영역들(120)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 전극(135)은 상기 활성 영역과 교차하여 제2 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 게이트 전극(135)과 교차되는 상기 활성 영역에는 트랜지스터의 채널 영역들(C1, C2)이 형성될 수 있다. 게이트 전극(135)은 채널 영역들(C1, C2)과 중첩하도록 배치될 수 있다. 채널 영역들(C1, C2)은 소자분리층(115)에 의해 Y 방향에서 분리될 수 있다. 채널 영역들(C1, C2)은 소스/드레인 영역들(120)과 접할 수 있다. 본 명세서에서, "채널 영역"은, 트랜지스터의 결핍(depletion) 영역을 포함하는 영역을 의미할 수 있다. 게이트 전극(135)과 채널 영역들(C1, C2) 사이에 절연 물질을 포함하는 게이트 유전층(132)이 배치될 수 있다. 게이트 전극(135)은 도전성 물질, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
콘택 구조물(150)은 소스/드레인 영역들(120)과 연결되어 소스/드레인 영역들(120)에 전기적인 신호를 인가하거나, 또는 전원을 공급할 수 있다. 콘택 구조물(150)은 상부로부터 하부로 연장되어 소스/드레인 영역들(120)과 접촉할 수 있다. 콘택 구조물(150)은 소스/드레인 영역들(120)의 상면을 따라 연장되는 것으로 도시되었으나, 실시예에 따라 소스/드레인 영역들(120)을 일부 리세스하도록 배치될 수도 있다. 콘택 구조물(150)은 Y 방향으로 길게 배치될 수 있으며, 예를 들어, X 방향에서 길이보다 Y 방향에서 길이가 더 긴 라인 모양(line shape) 또는 바 모양(bar shape)의 형상을 가질 수 있다. 콘택 구조물(150)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 구조물(150)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄소 질화물(WCN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 콘택 구조물(150)과 소스/드레인 영역들(120) 사이에 금속 실리사이드(metal silicide), 금속 저마나이드(metal germanide), 또는 금속 실리사이드-저마나이드(metal silicide-germanide)와 같은 금속-반도체 화합물 층이 더 배치될 수도 있다.
도 1a에 도시된 것과 같이, 게이트 전극(135) 상에 게이트 콘택 구조물(155)이 더 배치될 수 있다. 게이트 콘택 구조물(155)은 게이트 전극(135)의 게이트 전극에 전기적인 신호를 인가할 수 있다. 게이트 콘택 구조물(155)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄소 질화물(WCN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 게이트 콘택 구조물(155)은 적어도 두 개의 콘택이 적층된 형태를 가질 수도 있다.
제1 비아(160)는 콘택 구조물(150) 위에 배치되어 콘택 구조물(150)과 연결될 수 있다. 제1 비아(160)는 복수의 제1 금속 배선(170) 아래에 배치될 수 있으며, 단일의 제1 비아(160)에 복수의 제1 금속 배선(170)이 각각 연결될 수 있다. 제1 비아(160)는 콘택 구조물(150)과 복수의 제1 금속 배선(170) 사이에 배치될 수 있다. 제1 비아(160)는 콘택 구조물(150)로부터 복수의 제1 금속 배선(170)으로 복수의 전기 신호 경로를 제공하기 위해, Y 방향으로 길게 배치될 수 있다. 예를 들어, 제1 비아(160)는 X 방향에서 길이보다 Y 방향에서 길이가 더 긴 라인 모양 또는 바 모양의 형상을 가질 수 있다. 제1 비아(160)의 Y 방향에서 길이는, 인접하는 제1 라인 패턴(170_1)과 제2 라인 패턴(170_2) 사이의 Y 방향에서 이격 거리 또는 피치보다 클 수 있다. 제1 비아(160)는 복수의 제1 금속 배선(170)과 교차하도록 배치될 수 있다. 제1 비아(160)의 상면은 제1 라인 패턴(170_1)과 접촉하는 제1 부분 및 제2 라인 패턴(170_2)과 접촉하는 제2 부분을 포함할 수 있다. 상기 제1 부분 및 상기 제2 부분을 통해, 콘택 구조물(150)로부터 제1 라인 패턴(170_1) 및 제2 라인 패턴(170_2)으로 복수의 전기 신호 경로를 제공할 수 있다. 제1 비아(160)는 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 비아(160)는 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄소 질화물(WCN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
복수의 제1 금속 배선(170)은 X 방향으로 연장되는 라인 모양 또는 바 모양의 형상을 가질 수 있다. 복수의 제1 금속 배선(170)은 제1 비아(160) 상에 배치되어 제1 비아(160)와 연결될 수 있다. 복수의 제1 금속 배선(170)은 제1 비아(160)를 통해 단일의 콘택 구조물(150)과 전기적으로 연결되고, 제2 비아(180)를 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 금속 배선(170)은 서로 인접하고 서로 평행하게 배치되는 한 쌍의 제1 금속 배선(170)을 포함할 수 있고, 상기 한 쌍의 제1 금속 배선(170)은 제1 라인 패턴(170_1) 및 제2 라인 패턴(170_2)을 포함할 수 있다. 상기 한 쌍의 제1 금속 배선(170)은 서로 이격될 수 있다. 제1 라인 패턴(170_1)과 제2 라인 패턴(170_2)은 Y 방향에서 서로 마주보는 부분들을 포함할 수 있다. 복수의 제1 금속 배선(170)은 콘택 구조물(150)로부터 복수의 전기 신호 경로를 제공하므로, 단일의 콘택 구조물(150)과 단일의 금속 배선(170)이 전기적으로 연결된 경우보다, 상하 방향으로의 전기적 저항을 감소시킬 수 있다. 단일의 콘택 구조물(150)에 전기적으로 연결되는 복수의 제1 금속 배선(170)의 개수는 도시된 것에 한정되지 않고, 도시된 것보다 많이 연결될 수도 있다. 복수의 제1 금속 배선(170)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄소 질화물(WCN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 비아(180)는 복수의 제1 금속 배선(170) 위에 배치되어 복수의 제1 금속 배선(170)과 연결될 수 있다. 제2 비아(180)는 Y 방향으로 길게 연장되는 라인 모양 또는 바 모양의 형상을 가질 수 있다. 제2 비아(180)는 Y 방향에서 길이가 X 방향에서 길이보다 클 수 있다. 제2 비아(180)는 복수의 제1 금속 배선(170)과 교차하도록 배치될 수 있다. 제2 비아(180)의 Y 방향에서 길이는, 인접하는 제1 라인 패턴(170_1)과 제2 라인 패턴(170_2) 사이의 Y 방향에서 이격 거리 또는 피치보다 클 수 있다. 제2 비아(180)는 제1 비아(160)에 의해 전기적으로 연결된 복수의 제1 금속 배선(170)을 복수의 제1 금속 배선(170) 상에서 서로 전기적으로 연결시키는 역할을 할 수 있다. 이 경우, 반도체 장치(100)는 복수의 제1 금속 배선(170)을 서로 전기적으로 연결시키기 위한 상부 배선(예: 제2 금속 배선(190))을 포함할 수도 있고 포함하지 않을 수도 있다. 반도체 장치(100)가 상기 상부 배선을 포함하지 않는 경우, 반도체 장치(100) 내에서 상기 상부 배선이 배치되는 레벨에서 배선의 배치 공간을 확보할 수 있으며, 상기 상부 배선에 의한 기생 커패시턴스도 감소시킬 수 있다. 복수의 제1 금속 배선(170)은 하부에서는 제1 비아(160)를 통해 연결되고, 상부에서는 제2 비아(180)를 통해 연결되므로, 전기적 저항을 더욱 감소시킬 수 있다. 제2 비아(180)는 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제2 비아(180)는 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄소 질화물(WCN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 2a 및 도 2b를 참조하면, 반도체 장치(100B)에서, 제1 비아(160), 복수의 제1 금속 배선(170), 및 제2 비아(180)는 평면에서 보았을 때, 메쉬(mesh) 타입 또는 격자 패턴을 이룰 수 있다. 예를 들어, 제2 비아(180)는 제1 비아(160)와 수직 방향, 예를 들어 Z 방향에서 중첩하지 않도록 배치될 수 있으며, 평면에서 보았을 때, 제1 비아(160)로부터 쉬프트(shift)된 배치를 가질 수 있다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 3a 및 도 3b를 참조하면, 반도체 장치(100C)에서, 제1 비아(160)는 X 방향에서 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 갖고, 제1 라인 패턴(170_1)은 제1 비아(160)의 상면과 접촉하며 제1 비아(160)의 제1 측면(S1) 상으로 연장되고, 제2 라인 패턴(170_2)은 제1 비아(160)의 상면과 접촉하며 제1 비아(160)의 제2 측면(S2) 상으로 연장될 수 있다. 예를 들어, 제1 라인 패턴(170_1)의 X 방향에서 단부들 중 하나는 제1 비아(160)의 제2 측면(S2)에 인접하게 배치되고, 제2 라인 패턴(170_2)의 X 방향에서 단부들 중 하나는 제1 비아(160)의 제1 측면(S1)에 인접하게 배치될 수 있다. 제1 라인 패턴(170_1)과 제2 라인 패턴(170_2)은 서로 평행하게 연장될 수 있다. 예를 들어, 제1 라인 패턴(170_1)과 제2 라인 패턴(170_2)은 제1 비아(160)를 기준으로 서로 반대 방향으로 더 길게 각각 연장될 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 4a 및 도 4b를 참조하면, 반도체 장치(100D)에서, 복수의 제1 금속 배선(170)은 각각의 단부들이 제1 비아(160)의 측면들과 인접하게 배치되도록 비아의 형태를 가질 수 있다. 복수의 제1 금속 배선(170)은 콘택 구조물(150) 상에서 제2 비아(180)까지 복수의 전기 신호 경로를 제공할 수 있다. 복수의 제1 금속 배선(170)은 앞선 실시예에서보다 X 방향으로 상대적으로 짧은 길이를 가질 수 있다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100E)에서, 복수의 제1 금속 배선(170)이 제1 비아(160)에 연결되는 제1 내지 제4 라인 패턴(170_1, 170_2, 170_3, 170_4)을 포함할 수 있다. 제1 라인 패턴(170_1)은 예를 들어, 게이트 콘택 구조물(155)을 통해 게이트 전극(135)과 연결되고, 제3 라인 패턴(170_3)은 도 4a 및 도 4b와 같은 비아의 형태를 갖고, 제2 라인 패턴(170_2)과 제4 라인 패턴(170_4)은 도 3a 및 도 3b와 같이 제1 비아(160)를 기준으로 서로 반대 방향으로 더 길게 각각 연장될 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100F)는 제1 비아(160), 제1 비아(160) 상의 제1 금속 배선(170), 제1 금속 배선(170) 상의 제2 비아(180, 180')를 포함하고, 제2 비아(180, 180') 상의 제2 금속 배선(190_1, 190_2)을 더 포함할 수 있다. 제2 금속 배선(190_1, 190_2)은 제2 비아(180, 180')와 연결될 수 있다. 제2 금속 배선(190_1, 190_2)은 Y 방향으로 연장되는 라인 모양 또는 바 모양의 형상을 가질 수 있다. 제2 비아(180)를 라인 모양 또는 바 모양의 형상을 갖도록 형성하고, 제2 금속 배선(190_1, 190_2)을 제2 비아(180)와 Z 방향에서 부분적으로 중첩하도록 배치함으로써, 제2 비아(180) 상의 복수의 제2 금속 배선(190_1, 190_2) 간의 안정적인 이격 거리를 확보할 수 있다. 예를 들어, 제2 금속 배선(190_1)은 제2 비아(180)의 상면의 일부와 접촉할 수 있다. 예를 들어, 복수의 제2 금속 배선(190_1, 190_2)은 팁-투-팁(T2T) 간격 규칙을 만족시키면서 레이아웃으로 디자인되는데, Y 방향에서 인접한 제2 비아들(180, 180') 간의 간격이 좁은 경우에도, 제2 비아들(180) 중 어느 하나를 Y 방향으로 긴 라인 타입으로 형성하므로, 팁-투-팁 간격 규칙을 안정적으로 만족시키면서 원하는 반도체 장치의 레이아웃을 디자인할 수 있다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 반도체 장치의 배선 연결 구조를 보여주는 개략적인 평면도들이다.
도 7a 및 도 7b를 참조하면, 제1 비아(160)의 Y 방향에서 서로 대향하는 단부들 중 적어도 하나는, 복수의 제1 금속 배선(170)과 Z 방향에서 중첩하도록 배치될 수 있다.
도 7c 및 도 7d를 참조하면, 제1 비아(160) 및 제2 비아(180)가 앞선 실시예보다 X 방향의 폭이 증가된 형상을 가질 수 있으며, 도 7c와 같이 제1 비아(160)와 제2 비아(180)가 Z 방향에서 서로 중첩하지 않을 수 있으나, 도 7d와 같이 제1 비아(160)와 제2 비아(180)가 Z 방향에서 서로 중첩할 수도 있다.
도 8a 및 도 8b는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.
도 8a를 참조하면, 상기 단위 회로는 인버터 회로일 수 있다. 인버터 회로는 제1 전원(VDD)을 입력 받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력 받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다. 풀-업 소자(TR1)는 PMOS 트랜지스터일 수 있고, 풀-다운 소자(TR2)는 NMOS 트랜지스터일 수 있다.
도 8b를 참조하면, 예시적인 회로는 제1 전원(VDD)을 입력 받는 제1 내지 제4 피모스 트랜지스터들(TR1, TR2, TR3, TR4)와 제2 전원(VSS)을 입력 받는 제1 내지 제4 앤모스 트랜지스터들(TR5, TR6, TR7, TR8)을 포함할 수 있다. 제1 내지 제4 피모스 트랜지스터들(TR1, TR2, TR3, TR4) 및 제1 내지 제4 앤모스 트랜지스터들(TR5, TR6, TR7, TR8)의 게이트들은 입력단(IN)을 제공할 수 있다. 한편, 제1 내지 제4 피모스 트랜지스터들(TR1, TR2, TR3, TR4) 각각의 드레인 영역과 제1 내지 제4 앤모스 트랜지스터들(TR5, TR6, TR7, TR8) 각각의 드레인 영역은 서로 연결되어 출력단(OUT)을 제공할 수 있다.
다만, 도 8a 및 도 8b와 같은 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 이러한 회로 외에도, 낸드(NAND) 회로 또는 노어(NOR) 회로 등과 같은 다양한 회로들을 제공할 수 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 레이아웃이다. 도 9는 도 8b의 회로와 대응하는 반도체 장치의 레이아웃에 해당할 수 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 10a 내지 도 10c에서는 각각 도 9의 반도체 장치를 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 10a 내지 도 10c에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 9 내지 도 10c를 참조하면, 반도체 장치(200)는 기판(101), 활성 핀(110)을 포함하는 활성 영역들(ACT), 소자분리층(115), 소스/드레인 영역들(120), 게이트 전극(135)을 포함하는 게이트 구조물들(GL(130)), 하부 층간 절연층(IL), 콘택 구조물(CA(150)), 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 및 제2 배선 라인(M2)을 포함할 수 있다. 반도체 장치(200)는, 층간 절연층들(L1, L2, L3, L4) 및 식각 정지층들(ES1, ES2, ES3, ES4)을 더 포함할 수 있다. 반도체 장치(200)는 활성 영역들(ACT)이 핀(fin) 구조의 활성 핀들(110)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.
소자분리층(115)은 기판(101)에서 활성 영역들(ACT)을 정의할 수 있다. 소자분리층(115)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 10a에 도시된 것과 같이, 소자분리층(115)은 인접하는 활성 영역들(ACT)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소자분리층(115)은 활성 핀들(110)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(115)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(ACT)은 기판(101) 내에서 소자분리층(115)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(110)은 기판(101)으로부터 돌출된 형태를 가질 수 있다. 활성 핀들(110)의 상단은 소자분리층(115)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(110)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조물들(130)의 양측에서는 활성 핀들(110)이 일부 리세스되며, 리세스된 활성 핀들(110) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(110)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다. 예시적인 실시예들에서, 활성 핀들(110)은 생략될 수 있으며, 이 경우, 활성 영역들(ACT)은 평탄한 상면을 갖는 구조를 가질 수 있을 것이다.
소스/드레인 영역들(120)은 게이트 구조물들(130)의 양측에서, 활성 핀들(110)이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 도 10c의 X 방향을 따른 단면에서, 게이트 구조물들(130)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(120)과 게이트 구조물들(130)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은, 도 10a에 도시된 것과 같이, Y 방향을 따라 인접하는 활성 핀들(110)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 도 10a의 Y 방향을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물들(130)은 활성 영역들(ACT)의 상부에서 활성 영역들(ACT)과 교차하여 일 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(130)과 교차되는 활성 핀들(110)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 전극(135)은 게이트 유전층(132), 게이트 전극(135), 게이트 스페이서층들(134), 및 게이트 캡핑층(136)을 포함할 수 있다.
게이트 유전층(132)은 활성 핀(110)과 게이트 전극(135)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 유전층(132)은 복수의 층으로 구성되거나, 게이트 전극(135)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 유전층(132)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극(135)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(135)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(135)은 반도체 장치(200)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 Y 방향을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극(135)은 별도의 게이트 분리층에 의해 분리될 수 있다. 게이트 전극들(135)은 도 8b의 회로를 제공하기 위해, 하나의 표준 셀 내에서, 게이트 콘택 구조물(CB(155))과 각각 연결되며, 상부에서 제1 금속 배선(M1(170))을 통해 서로 전기적으로 연결될 수 있다.
게이트 스페이서층들(134)은 게이트 전극(135)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(134)은 소스/드레인 영역들(120)과 게이트 전극(135)을 절연시킬 수 있다. 게이트 스페이서층들(134)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(134)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들(134)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(136)은 게이트 전극(135)의 상부에 배치될 수 있으며, 게이트 전극(135)과 게이트 스페이서층들(134)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(136)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(IL)은 소스/드레인 영역들(120) 및 게이트 구조물들(130)을 덮도록 배치될 수 있다. 하부 층간 절연층(IL)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 구조물들(CA(150))은 하부 층간 절연층(IL)을 관통하여 소스/드레인 영역들(120)과 연결될 수 있으며, 소스/드레인 영역들(120)에 전기적인 신호를 인가할 수 있다. 콘택 구조물들(CA(150))은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 콘택 구조물들(CA(150))은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 콘택 구조물들(CA(150))은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 콘택 구조물들(CA(150))은 소스/드레인 영역들(120)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체 화합물 층을 더 포함할 수 있다.
층간 절연층들(L1, L2, L3, L4)은 콘택 구조물들(CA(150))을 덮으며, 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 제2 배선 라인들(M2)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 층간 절연층들(L1, L2, L3, L4)은 제1 내지 제4 절연층들(L1, L2, L3, L4)을 포함하며, 각각 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 제2 배선 라인들(M2)과 동일한 레벨에 배치될 수 있다. 층간 절연층들(L1, L2, L3, L4)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 층간 절연층들(L1, L2, L3, L4)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
식각 정지층들(ES1, ES2, ES3, ES4)은 제1 내지 제4 절연층들(L1, L2, L3, L4) 각각의 하면에 배치될 수 있다. 식각 정지층들(ES1, ES2, ES3, ES4)은 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 및 제2 배선 라인들(M2)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층들(ES1, ES2, ES3, ES4)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
배선 구조물을 이루는 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 제2 배선 라인들(M2)은 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부로부터 상부로 적층되는 제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 제2 배선 라인들(M2)은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다.
본 발명의 예시적인 실시예에 의하면, 복수의 제1 배선 라인들(M1(170))과 교차하도록 제1 비아(V0(160)) 및 제2 비아(V1(180))를 형성하고, 제1 비아(V0(160)) 및 제2 비아(V1(180))는 X 방향에서 길이보다 Y 방향에서 길이가 더 긴 라인 모양 또는 바 모양의 형상을 가질 수 있다. 따라서, 콘택 구조물(CA(150))로부터 복수의 제1 배선 라인들(M1(170))으로 복수의 전기 신호 경로를 제공할 수 있고, 단일의 콘택 구조물(CA(150))과 단일의 제1 배선 라인(M1(170))이 전기적으로 연결된 경우보다, 상하 방향으로의 전기적 저항을 감소시킬 수 있다.
제1 비아(V0(160)), 제1 배선 라인들(M1), 제2 비아(V1(180)), 제2 배선 라인들(M2)은 각각, 배리어층(162, 172, 182, 192) 및 도전층(164, 174, 184, 194)을 포함할 수 있다. 각각의 배리어층(162, 172, 182, 192)은 각각의 도전층(164, 174, 184, 194)의 측면 및 바닥면을 덮을 수 있다. 배리어층(162, 172, 182, 192)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다. 도전층(164, 174, 184, 194)은 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
제1 배선 라인들(M1)은 활성 영역들(ACT) 및 게이트 전극(135)을 포함하는 소자 영역에 서로 다른 전위를 공급하는 제1 파워 라인(M1(VDD)) 및 제2 파워 라인(M1(VSS))을 포함할 수 있다. 예를 들어, 제1 파워 라인(M1(VDD))과 제2 파워 라인(M1(VSS))은 그 사이에 배치되는 표준 셀에 서로 다른 전위를 공급할 수 있따. 예를 들어, 제1 파워 라인(M1(VDD))은 상기 표준 셀에 제1 전원(VDD)을 공급할 수 있고, 제2 파워 라인(M1(VSS))은 상기 표준 셀에 제2 전원(VSS)을 공급할 수 있고, 제1 전원(VDD)은 제2 전원(VSS)보다 클 수 있다. 제1 파워 라인(M1(VDD)) 및 제2 파워 라인(M1(VSS))은 X 방향으로 연장되고, Y 방향에서 서로 이격되어 배열될 수 있다. 제1 파워 라인(M1(VDD)) 및 제2 파워 라인(M1(VSS)) 상에 파워 분배 패턴들에 본 발명의 제1 비아(V0(160))와 유사한 구조를 적용하여 파워 라인과 제2 배선 라인 간의 콘택 저항을 감소시켜 반도체 장치의 전기적 특성이 향상될 수 있다. 파워 라인들(M1(VDD), M1(VSS))과 콘택 구조물(CA(150)) 사이에 배치되는 제1 비아(V0)는 '파워 라인 연결 비아'로 지칭될 수 있다.
제1 배선 라인들(M1)은 제1 파워 라인(M1(VDD)) 및 제2 파워 라인(M1(VSS))과 실질적으로 동일한 높이 레벨에서 나란하게 배치되고, X 방향으로 연장되는 복수의 제1 금속 배선(M1(170))을 더 포함할 수 있다. 제1 비아(V0(160))는 복수의 제1 금속 배선(M1(170)) 아래에 배치되어 복수의 제1 금속 배선(M1(170))을 서로 전기적으로 연결하고, 복수의 제1 금속 배선(M1(170)) 간의 최소 이격 거리 이상의 길이를 갖도록 Y 방향으로 연장될 수 있다. 제2 비아(V1(180))는 복수의 제1 금속 배선(M1(170)) 위에 배치되어 복수의 제1 금속 배선(M1(170))을 서로 전기적으로 연결하고, 복수의 제1 금속 배선(M1(170)) 간의 최소 이격 거리 이상의 길이를 갖도록 Y 방향으로 연장될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 11에서는 도 10c에 대응하는 영역을 도시한다.
도 11을 참조하면, 반도체 장치(200A)는, 활성 영역들(ACT) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(140) 및 복수의 채널층들(140)의 사이에서 게이트 전극(135)과 나란하게 배치되는 내부 스페이서층들(118)을 더 포함할 수 있다. 반도체 장치(200A)는 게이트 구조물(130a)이 활성 핀(110)과 채널층들(140)의 사이 및 나노 시트 형상의 복수의 채널층들(140)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(200A)는 채널층들(140), 소스/드레인 영역들(120), 및 게이트 구조물(130a)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
복수의 채널층들(140)은 활성 영역(ACT) 상에서 활성 핀(110)의 상면에 수직한 방향, 예를 들어, Z 방향으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(140)은 소스/드레인 영역들(120)과 연결되면서, 활성 핀(110)의 상면들과는 이격될 수 있다. 채널층들(140)은 Y 방향에서 활성 핀(110)과 동일하거나 유사한 폭을 가질 수 있으며, X 방향에서 게이트 구조물(130a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(140)은 X 방향에서 게이트 구조물(130a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
복수의 채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(140)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀(110)이 게이트 전극(135)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조물(130a)은 활성 핀들(110) 및 복수의 채널층들(140)의 상부에서 활성 핀들(110) 및 복수의 채널층들(140)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(140a)과 교차되는 활성 핀들(110) 및 복수의 채널층들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 유전층(132)은 활성 핀(110)과 게이트 전극(135)의 사이뿐 아니라, 복수의 채널층들(140)과 게이트 전극(135)의 사이에도 배치될 수 있다. 게이트 전극(135)은 활성 핀들(110)의 상부에서 복수의 채널층들(140)의 사이를 채우며 복수의 채널층들(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(135)은 게이트 유전층(132)에 의해 복수의 채널층들(140)로부터 이격될 수 있다.
내부 스페이서층들(118)은 복수의 채널층들(140)의 사이에서 게이트 전극(135)과 나란하게 배치될 수 있다. 게이트 전극(135)은 내부 스페이서층들(118)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(118)은 게이트 전극(135)과 마주하는 측면이 평탄하거나, 게이트 전극(135)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(118)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 110: 활성 영역
115: 소자분리층 120: 소스/드레인 영역
130: 게이트 구조물 132: 게이트 유전층
134: 게이트 스페이서층 135: 게이트 전극
136: 게이트 캡핑층 140: 채널층
150: 콘택 구조물 160: 제1 비아
170: 제1 금속 배선 180: 제2 비아
190: 제2 금속 배선

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측에서 상기 활성 영역 상에 배치되고, 상기 제2 방향으로 연장되는 콘택 구조물;
    상기 콘택 구조물 상에 배치되어 상기 콘택 구조물과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제1 비아;
    상기 제1 비아 상에서 상기 제1 방향으로 연장되고, 상기 제1 비아와 연결되는 복수의 제1 금속 배선; 및
    상기 복수의 제1 금속 배선 상에 배치되어 상기 복수의 제1 금속 배선과 연결되고, 상기 제2 방향에서 길이가 상기 제1 방향에서 길이보다 긴 제2 비아;를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 비아 및 상기 제2 비아는 각각, 상기 복수의 제1 금속 배선과 교차하도록 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 복수의 제1 금속 배선은 서로 평행하고 서로 이격되는 한 쌍의 제1 금속 배선들을 포함하고,
    상기 한 쌍의 제1 금속 배선들은 상기 제1 비아와 접촉하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 한 쌍의 제1 금속 배선들은 상기 제2 방향에서 서로 마주보는 부분들을 포함하는 반도체 장치.
  5. 기판 상의 채널 영역 및 제1 소스/드레인 영역;
    상기 기판 상에서 상기 채널 영역과 중첩하는 게이트 전극;
    상기 제1 소스/드레인 영역과 연결되는 제1 콘택 구조물;
    상기 제1 콘택 구조물 상에 배치되고, 상기 기판의 상면과 평행한 제1 방향으로 연장되고 서로 이격된 복수의 제1 금속 배선;
    상기 제1 콘택 구조물과 상기 복수의 제1 금속 배선 사이에서, 상기 제1 콘택 구조물 및 상기 복수의 제1 금속 배선과 접촉하는 제1 비아; 및
    상기 복수의 제1 금속 배선 상에서 상기 복수의 제1 금속 배선과 접촉하는 제2 비아;를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 비아의 상면은 상기 복수의 제1 금속 배선 중 제1 라인 패턴과 접촉하는 제1 부분 및 상기 복수의 제1 금속 배선 중 제2 라인 패턴과 접촉하는 제2 부분을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 라인 패턴과 상기 제2 라인 패턴은, 상기 제1 비아와 교차하도록 배치되는 반도체 장치.
  8. 제5 항에 있어서,
    상기 제1 비아는, 상기 제1 방향과 수직한 제2 방향에서 제2 길이가 상기 제1 방향에서 제1 길이보다 긴 형상을 갖는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 비아의 상기 제2 방향에서 상기 제2 길이는, 인접하는 상기 복수의 제1 금속 배선의 상기 제2 방향에서 이격 거리보다 큰 반도체 장치.
  10. 기판 상에 제1 방향으로 연장되는 활성 영역들 및 상기 활성 영역들과 교차하여 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극들을 포함하는 소자 영역;
    상기 소자 영역 상에 배치되어 상기 제1 방향으로 연장되고, 상기 소자 영역에 서로 다른 전위를 공급하는 제1 파워 라인 및 제2 파워 라인;
    상기 제1 파워 라인 및 상기 제2 파워 라인과 동일한 높이 레벨에서 나란하게 배치되고, 상기 제1 방향으로 연장되는 복수의 배선 패턴;
    상기 복수의 배선 패턴 아래에 배치되어 상기 복수의 배선 패턴을 서로 전기적으로 연결하고, 상기 복수의 배선 패턴 간의 최소 이격 거리 이상의 길이를 갖도록 상기 제2 방향으로 연장되는 제1 비아; 및
    상기 복수의 배선 패턴 위에 배치되어 상기 복수의 배선 패턴을 서로 전기적으로 연결하고, 상기 복수의 배선 패턴 간의 최소 이격 거리 이상의 길이를 갖도록 상기 제2 방향으로 연장되는 제2 비아;를 포함하는 반도체 장치.
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