KR102517568B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102517568B1
KR102517568B1 KR1020160124898A KR20160124898A KR102517568B1 KR 102517568 B1 KR102517568 B1 KR 102517568B1 KR 1020160124898 A KR1020160124898 A KR 1020160124898A KR 20160124898 A KR20160124898 A KR 20160124898A KR 102517568 B1 KR102517568 B1 KR 102517568B1
Authority
KR
South Korea
Prior art keywords
contact
impurity region
gate
wire
active region
Prior art date
Application number
KR1020160124898A
Other languages
English (en)
Other versions
KR20180034987A (ko
Inventor
라지브 란잔
디팍 샤르마
수바시 쿠차누리
박철홍
양재석
천관영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160124898A priority Critical patent/KR102517568B1/ko
Priority to US15/473,913 priority patent/US10546855B2/en
Publication of KR20180034987A publication Critical patent/KR20180034987A/ko
Application granted granted Critical
Publication of KR102517568B1 publication Critical patent/KR102517568B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Abstract

본 발명은 단방향(uni-directional)의 배선 구조와, 크로스 게이트 컨택(cross-gate contect) 구조를 포함함으로써, 충분한 폭의 파워 레일을 확보하고, 집적도를 높일 수 있는 레이아웃을 갖는 반도체 장치를 제공하기 것이다. 상기 반도체 장치는, 기판 상에 제1 방향으로 연장되는 제1 액티브 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제1 불순물 영역, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 타측 및 상기 제2 게이트 전극의 일측에 배치되는 제2 불순물 영역, 상기 제1 액티브 영역에서 상기 제2 게이트 전극의 타측에 배치되는 제3 불순물 영역, 상기 제1 게이트 전극을 가로 질러, 상기 제1 불순물 영역과 상기 제2 불순물 영역을 전기적으로 연결하는 크로스 게이트 컨택, 상기 제3 불순물 영역에 접속되는 제1 컨택, 상기 크로스 게이트 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되는 제1 배선, 및 상기 제1 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되며 상기 제1 배선과 동일 선상에 배치되는 제2 배선을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
일렉트로 마이그레이션(EM; Electro Migration)은 배선 등에서, 캐리어(carrier)에 의해 전극을 구성하는 원자가 이동하는 현상을 의미한다. 이렇게 전극을 구성하는 원자가 이동하게 되면, 배선 내에 보이드(void) 등이 발생될 수 있어, 배선의 전기 전도성이 약화될 수 있다.
공정의 미세화가 진행됨에 따라, 낮은 셀 하이트(cell-height)를 갖는 스탠다드 셀(standard cell)에 대한 필요성이 증대되었고, 높은 집적도와 더불어, 넓은 폭의 파워 레일을 확보하여 일렉트로 마이그레이션을 줄여야 하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 단방향(uni-directional)의 배선 구조와, 크로스 게이트 컨택(cross-gate contect) 구조를 포함함으로써, 충분한 폭의 파워 레일을 확보하고, 집적도를 높일 수 있는 레이아웃을 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 기판 상에 제1 방향으로 연장되는 제1 액티브 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제1 불순물 영역, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 타측 및 상기 제2 게이트 전극의 일측에 배치되는 제2 불순물 영역, 상기 제1 액티브 영역에서 상기 제2 게이트 전극의 타측에 배치되는 제3 불순물 영역, 상기 제1 게이트 전극을 가로 질러, 상기 제1 불순물 영역과 상기 제2 불순물 영역을 전기적으로 연결하는 크로스 게이트 컨택, 상기 제3 불순물 영역에 접속되는 제1 컨택, 상기 크로스 게이트 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되는 제1 배선, 및 상기 제1 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되며 상기 제1 배선과 동일 선상에 배치되는 제2 배선을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 기판 상에 제1 방향으로 연장되고, 서로 이격되는 제1 액티브 영역 및 제2 액티브 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제1 불순물 영역, 상기 제1 액티브 영역에서 상기 제1 게이트 전극의 타측에 배치되는 제2 불순물 영역, 상기 제2 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제3 불순물 영역, 및 상기 제1 게이트 전극을 가로 질러, 상기 제1 불순물 영역과 상기 제2 불순물 영역을 전기적으로 연결하는 크로스 게이트 컨택을 포함하되, 상기 크로스 게이트 컨택은, 상기 제2 방향으로만 연장되고, 상기 제1 불순물 영역과 상기 제3 불순물 영역에 접속되는 제1 서브 컨택과, 상기 제2 불순물 영역에 접속되는 제2 서브 컨택과, 상기 제1 액티브 영역 상에 형성되고, 상기 제1 서브 컨택과 상기 제2 서브 컨택을 연결하는 브릿지 패턴을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작에 대한 테이블이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 5는 도 4의 A - A선을 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제1 단계의 금속 배선에 대한 레이아웃도이다.
도 7은 도 6의 A - A선을 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제2 단계의 금속 배선에 대한 레이아웃도이다.
도 9는 도 8의 A - A선을 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제3 단계의 금속 배선에 대한 레이아웃도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 13은 도 12의 B - B선을 따라 절단한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제1 금속 단계의 배선에 대한 레이아웃도이다.
도 15는 도 14의 B - B선을 따라 절단한 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제2 단계의 금속 배선에 대한 레이아웃도이다.
도 17은 도 16의 B - B선을 따라 절단한 단면도이다.
이하에서, 도 1 내지 도 17을 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 블럭도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작에 대한 테이블이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 멀티플렉서(10)(Multiplexer)를 포함한다.
멀티플렉서는 여러 개의 입력선 중에서 하나를 선택하여, 단일 출력선으로 연결하는 조합회로이다. 멀티플렉서는 다중 입력 데이터를 단일 출력하므로 데이터 셀렉터(data selector)라 할 수 있다.
구체적으로 본 발명의 멀티플렉서(10)는 제1 입력 신호(A), 제2 입력 신호(B), 및 선택 신호(S0)를 입력 받는다. 이어서, 멀티플렉서(10)는 선택 신호(S0)에 따라 제1 입력 신호(A) 또는 제2 입력 신호(B) 중 어느 하나의 신호를 출력 단자(Y)로 출력한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 네 개의 트랜지스터(T11, T12, T13, T14)를 포함할 수 있다. 상기 네 개의 트랜지스터(T11, T12, T13, T14)는 멀티플렉서(10)로써 동작할 수 있다.
구체적으로, 제1 트랜지스터(T11)는 선택 신호(S0)에 의해 게이팅(gating) 되고, A 노드와 Y 노드 사이에 연결될 수 있다. 제2 트랜지스터(T12)는 반전된 선택 신호(nS0; 예를 들어, 선택 신호가 '0'의 논리값을 갖는 경우, 반전된 선택 신호는 '1'의 논리값을 갖는다)에 의해 게이팅 되고, A 노드와 Y 노드 사이에 연결될 수 있다. 제1 트랜지스터(T11)와 제2 트랜지스터(T12)는 동일한 소오스 또는 동일한 드레인을 공유할 수 있다.
제3 트랜지스터(T13)는 반전된 선택 신호(nS0)에 의해 게이팅 되고, B 노드와 Y 노드 사이에 연결될 수 있다. 제4 트랜지스터(T14)는 선택 신호(S0)에 의해 게이팅 되고, B 노드와 Y 노드 사이에 연결될 수 있다. 마찬가지로, 제3 트랜지스터(T13)와 제4 트랜지스터(T14)는 동일한 소오스 또는 동일한 드레인을 공유할 수 있다.
이때, 제1 트랜지스터(T11)와 제3 트랜지스터(T13)는 PMOS 트랜지스터이고, 제2 트랜지스터(T12)와 제4 트랜지스터(T14)는 NMOS 트랜지스터일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 선택 신호(S0)가 논리값 '1'을 갖는 경우, A 노드의 데이터를 출력 단자(Y)로 출력하고, 선택 신호(S0)가 논리값 '0'을 갖는 경우, B 노드의 데이터를 출력 단자(Y)로 출력한다.
구체적으로, 도 3의 테이블의 L1에서, 선택 신호(S0)는 논리값 '0'을 가지므로, B 노드의 데이터 값인 논리값 '0'이 출력 단자(Y)로 출력된다. 또한, L2에서, 선택 신호(S0)는 논리값 '1'을 가지므로, A 노드의 데이터 값인 논리값 '0'이 출력 단자(Y)로 출력된다.
마찬가지로, L3에서, 선택 신호(S0)는 논리값 '1'을 가지므로, A 노드의 데이터 값인 논리값 '1'이 출력 단자(Y)로 출력되고, L4에서, 선택 신호(S0)는 논리값 '0'을 가지므로, B 노드의 데이터 값인 논리값 '1'이 출력 단자(Y)로 출력된다.
본 발명의 멀티플렉서(10)는 래치(latch) 또는 플립플롭(flip-flop)을 구성하는데 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 도 5는 도 4의 A - A선을 따라 절단한 단면도이다. 이하에서는 본 실시예에 따른 반도체 장치의 일 예로, 멀티플렉서의 스탠다드 셀(Standard Cell; 이하SC)를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 4 및 도 5를 참조하면, 반도체 장치는 기판(100), 제1 액티브 영역(F1), 제2 액티브 영역(F2), 게이트 구조체(G0 ~ G6), 제1 내지 제4 불순물 영역(131, 133, 135, 137), 소자분리막(110, 112)(STI)을 포함한다.
기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(100)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판(100)이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
제1 액티브 영역(F1) 및 제2 액티브 영역(F2)은 기판(100) 내에 필드 절연막에 의해 정의될 수 있다. 제1 액티브 영역(F1) 및 제2 액티브 영역(F2)은 도 4에서 도시된 것과 같이, 각각 제1 방향(X)으로 길게 연장될 수 있다. 제1 액티브 영역(F1) 및 제2 액티브 영역(F2)은 기판(100)으로부터 돌출된 핀형 패턴 또는 나노와이어 패턴일 수 있다. 제1 액티브 영역(F1) 및 제2 액티브 영역(F2)은 서로 다른 타입의 불순물을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 이후에서 자세히 설명하도록 한다.
소자분리막(110, 112)은 제1 액티브 영역(F1) 및 제2 액티브 영역(F2) 내에 형성될 수 있다. 소자분리막(110, 112)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자분리막(110, 112)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 구조체(G0~G6)는 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 소자분리막(110, 112)과 오버랩될 수 있고, 제2 게이트 구조체(G2)는 제1 액티브 영역(F1) 및 제2 액티브 영역(F2)과 오버랩될 수 있다. 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)는 동일한 방향으로 연장되도록 형성될 수 있다.
본 발명의 각각의 게이트 구조체(G0~G6)는 모두 실질적으로 동일한 구조를 포함할 수 있다. 즉, 각각의 게이트 구조체(G0~G6)는 동일 공정 내에서 형성될 수 있고, 동일 물질을 포함할 수 있다. 이후에서는, 게이트 구조체(G1)를 기준으로 자세히 살펴보도록 한다.
본 발명의 게이트 구조체(G1)는 게이트 절연막(123), 게이트 전극(125), 스페이서(121, 122)를 포함할 수 있다. 본 발명의 제1 게이트 구조체(G1)는 게이트 라스트(gate last) 제조 공정에 의해 형성될 수 있다.
게이트 절연막(123)은 기판(100)과 게이트 전극(125) 사이에 배치될 수 있다. 게이트 절연막(123)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(123)이 고유전율막일 경우, 게이트 절연막(123)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(123)과 기판(100) 사이에는, 게이트 절연막(123)과 기판(100) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막(미도시)이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 전극(125)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(125)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(125)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(125)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(125)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
스페이서(121, 122)는 게이트 전극(125)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(121, 122)는 도 5에 도시된 것과 같이 게이트 전극(125)의 양 측에 배치될 수 있다. 스페이서(121, 122)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 5에서는 스페이서(121, 122)의 일 측면을 직선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(121, 122)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(121, 122)의 형상은 도시된 것과 달리, 외면이 라운드된 곡선형, 또는 L자형 등으로 변형될 수 있다.
불순물 영역(131, 133, 135, 137)은 인접하는 게이트 구조체(예를 들어, G1, G2) 사이의 액티브 영역(F1) 내에 형성될 수 있다. 예를 들어, 불순물 영역(131, 133)은 제2 게이트 구조체(G2)의 일측 및 타측에 형성될 수 있다.
또한, 불순물 영역(131)은, 상기 제1 게이트 구조체(G1)의 하면의 일부와 접하거나, 상기 제1 게이트 구조체(G1)와 오버랩되도록 형성될 수 있다. 즉, 스페이서(121, 122)의 하면과 불순물 영역(131)의 상면은 일부 접할 수 있으고, 불순물 영역(131)의 일부는 제1 게이트 구조체(G1)의 하부에 위치할 수 있다. 다른 불순물 영역(133, 135, 137)도 이와 유사한 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
불순물 영역(131, 133, 135, 137)은 에피텍셜 성장 방식으로 형성될 수 있다. 구체적으로, 불순물 영역(131, 133, 135, 137)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 불순물 영역(131, 133, 135, 137)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(SC) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
예를 들어, 제1 액티브 영역(F1)의 불순물 영역은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 제1 액티브 영역(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제2 액티브 영역(F2)의 불순물 영역은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si일 때, 제2 액티브 영역(F2)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
이때, 제1 액티브 영역(F1) 상의 트랜지스터는 PMOS 트랜지스터로 동작하고, 제2 액티브 영역(F2) 상의 트랜지스터는 NMOS 트랜지스터로 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명에서 게이트 구조체(G0, G1, G5, G6)는 소자분리막(110, 112) 상에 배치되어 더미 게이트로 동작할 수 있다.
게이트 구조체(G2)의 일측에 배치되는 제1 불순물 영역(131)과 타측에 배치되는 제2 불순물 영역(133)은 게이트 구조체(G2)의 소오스/드레인으로 동작한다. 마찬가지로, 게이트 구조체(G3)의 일측에 배치되는 제2 불순물 영역(133)과 타측에 배치되는 제3 불순물 영역(135)은 게이트 구조체(G3)의 소오스/드레인으로 동작한다.
다만, 게이트 구조체(G4)의 일측에 배치되는 제3 불순물 영역(135)과 타측에 배치되는 제4 불순물 영역(137)은 크로스 게이트 컨택(CGC1)에 의해 전기적으로 연결되므로, 게이트 구조체(G4)는 제1 액티브 영역(F1) 상에서 더미 게이트로써 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 자세한 설명은 후술하도록 한다.
도 5를 참조하면, 컨택(LC1)은 제1 불순물 영역(131)과 전기적으로 접속되도록 형성될 수 있다. 컨택(C1)은 제2 불순물 영역(133)과 전기적으로 접속되도록 형성될 수 있다. 본 발명의 몇몇 실시예에서, 컨택(LC1)은 예를 들어, 게이트 구조체(G2)의 소오스 컨택이고, 컨택(C1)은 예를 들어, 게이트 구조체(G2)의 드레인 컨택일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
컨택(LC1)과 컨택(C1)은 도전 물질을 포함할 수 있다. 예를 들어, 컨택(LC1)과 컨택(C1)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
크로스 게이트 컨택(CGC1)은 게이트 구조체(G4)를 가로 질러, 제3 불순물 영역(135)과 제4 불순물 영역(137)을 전기적으로 연결할 수 있다. 구체적으로, 크로스 게이트 컨택(CGC1)은 상기 제3 불순물 영역(135)에 접속되는 제1 서브 컨택(C2)과, 상기 제4 불순물 영역(137)에 접속되는 제2 서브 컨택(LC2)과, 상기 제1 서브 컨택(C2)과 상기 제2 서브 컨택(LC2)을 연결하는 브릿지 패턴(BC1)을 포함할 수 있다. 이를 통해, 게이트 구조체(G4)의 양측의 불순물 영역의 전위는 동일해지게 된다.
제1 서브 컨택(C2), 제2 서브 컨택(LC2), 및 브릿지 패턴(BC1)은 동일한 도전 물질을 포함할 수 있다. 예를 들어, 제1 서브 컨택(C2), 제2 서브 컨택(LC2), 및 브릿지 패턴(BC1)는 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간절연막(130, 132, 134)은 기판(100) 상에 형성될 수 있다. 제1 층간절연막(130)은 불순물 영역(131, 133, 135, 137), 소자분리막(110, 112)을 모두 덮고, 게이트 구조체(G1~G5) 사이에 배치될 수 있다. 이때, 제1 층간절연막(130)의 상면과 게이트 구조체(G1~G5)의 상면은 동일 평면 상에 배치될 수 있다.
제2 층간절연막(132)은 제1 층간절연막(130)과 게이트 구조체(G1~G5)을 모두 덮도록 형성될 수 있다. 제3 층간절연막(134)은 제2 층간절연막(132) 상에 제3 층간절연막(134)을 모두 덮도록 형성될 수 있다. 층간절연막(130, 132, 134)은 층간절연막(130, 132, 134)의 하부에 있는 반도체 소자들과 층간절연막(130, 132, 134)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 층간절연막(130, 132, 134)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
브릿지 패턴(BC1)은 게이트 구조체(G4)와 오버랩되도록 제2 층간절연막(132) 상에 형성될 수 있다. 브릿지 패턴(BC1)은 게이트 구조체(G4)와 전기적으로 단절된 채, 제3 불순물 영역(135)과 제4 불순물 영역(137)만을 전기적으로 연결할 수 있다. 브릿지 패턴(BC1)은 제1 방향(X)으로만 연장되도록 형성될 수 있다. 브릿지 패턴(BC1)은 제1 서브 컨택(C2) 및 제2 서브 컨택(LC2)의 사이를 최단거리로 연결할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 서브 컨택(C2), 제2 서브 컨택(LC2), 및 브릿지 패턴(BC1)은 일체로 형성될 수 있다. 또한, 제1 서브 컨택(C2)의 상면, 제2 서브 컨택(LC2)의 상면, 및 브릿지 패턴(BC1)의 상면은 모두 동일 평면 상에 배치될 수 있다.
컨택(LC1)의 상면, 컨택(C1)의 상면, 크로스 게이트 컨택(CGC1) 및 제3 층간절연막(134)의 상면은 모두 동일 평면 상에 배치될 수 있다.
도 2와 도 4를 참조하면, 게이트 구조체(G2)와 게이트 구조체(G4)에는 선택 신호(S0)가 인가되고, 게이트 구조체(G3)에는 반전된 선택 신호(S0)가 인가된다.
게이트 구조체(G2)의 일측에는 제1 액티브 영역(F1)과 제2 액티브 영역(F2)을 연결하는 제1 롱 컨택(LC1)이 형성된다. 제1 롱 컨택(LC1)은 제2 방향(Y)으로만 길게 연장되도록 형성될 수 있다. 제1 롱 컨택(LC1)은 동일 평면 내에서 단방향으로만 연장될 뿐, 방향을 전환하면서 연장되지 않는다.
제1 액티브 영역(F1)에서 게이트 구조체(G2)의 타측에는 제1 컨택(C1)이 형성되고, 제2 액티브 영역(F2)에서 게이트 구조체(G2)의 타측에는 제3 컨택(C3)이 형성된다.
브릿지 패턴(BC2)은 제1 롱 컨택(LC1)과 제3 컨택(C3)을 연결할 수 있다. 브릿지 패턴(BC2)은 게이트 구조체(G2)를 가로 질러, 게이트 구조체(G2)의 양측의 불순물 영역을 전기적으로 연결할 수 있다. 브릿지 패턴(BC2)은 제2 액티브 영역(F2) 상에 배치될 수 있으며, 제1 롱 컨택(LC1) 및 제3 컨택(C3)과 일체로 형성될 수 있다. 브릿지 패턴(BC2)은 제1 방향(X)으로만 연장되도록 형성될 수 있다. 브릿지 패턴(BC2)은 제1 롱 컨택(LC1) 및 제3 컨택(C3)의 사이를 최단거리로 연결할 수 있다.
즉, 제1 롱 컨택(LC1), 제3 컨택(C3), 및 브릿지 패턴(BC2)은 크로스 게이트 컨택(CGC2)을 형성한다. 제1 롱 컨택(LC1)은 크로스 게이트 컨택(CGC2)의 제1 서브 패턴에 해당하고, 제3 컨택(C3)은 크로스 게이트 컨택(CGC2)의 제2 서브 패턴에 해당할 수 있다.
게이트 구조체(G3)는 게이트 구조체(G2)와 인접하고 평행하게 배치된다. 제1 액티브 영역(F1) 상에서 게이트 구조체(G3)의 일측에는 제1 컨택(C1)이 배치되고, 게이트 구조체(G3)의 타측에는 제2 컨택(C2)이 배치된다. 제2 액티브 영역(F2) 상에서 게이트 구조체(G3)의 일측에는 제3 컨택(C3)이 배치되고, 게이트 구조체(G3)의 타측에는 제4 컨택(C4)이 배치된다.
게이트 구조체(G4)는 게이트 구조체(G3)와 인접하고 평행하게 배치된다. 제1 액티브 영역(F1) 상에서 게이트 구조체(G4)의 일측에는 제2 컨택(C2)이 배치되고, 제2 액티브 영역(F2) 상에서 게이트 구조체(G4)의 일측에는 제4 컨택(C4)이 배치된다. 게이트 구조체(G4)의 타측에는 제2 롱 컨택(LC2)이 형성된다.
제2 롱 컨택(LC2)은 제1 롱 컨택(LC1)와 마찬가지로 제1 액티브 영역(F1)과 제2 액티브 영역(F2)을 연결하며, 롱 컨택(LC2)은 제2 방향(Y)으로만 길게 연장되도록 형성될 수 있다. 제2 롱 컨택(LC2)은 제2 방향(Y)으로만 길게 연장되도록 형성될 수 있다. 브릿지 패턴(BC1)은 제2 롱 컨택(LC2)과 제2 컨택(C2)을 연결할 수 있다.
제2 롱 컨택(LC2), 제2 컨택(C2), 및 브릿지 패턴(BC1)은 크로스 게이트 컨택(CGC1)을 형성한다. 제2 컨택(C2)은 크로스 게이트 컨택(CGC1)의 제1 서브 패턴에 해당하고, 제2 롱 컨택(LC2)은 크로스 게이트 컨택(CGC1)의 제2 서브 패턴에 해당할 수 있다.
이때, 제1 액티브 영역(F1) 상에서, 게이트 구조체(G2)와 제1 롱 컨택(LC1)및 제1 컨택(C1)은 제1 트랜지스터(T11)로써 동작하고, 게이트 구조체(G3)와 제1 컨택(C1) 및 제2 컨택(C2)은 제3 트랜지스터(T13)로써 동작할 수 있다. 이때, 제1 트랜지스터(T11)와 제3 트랜지스터(T13)는 PMOS 트랜지스터에 해당할 수 있다.
제2 액티브 영역(F2) 상에서, 게이트 구조체(G3)와 제3 컨택(C3) 및 제4 컨택(C4)은 제2 트랜지스터(T12)로써 동작하고, 게이트 구조체(G4)와 제4 컨택(C4) 및 제2 롱 컨택(LC2)은 제4 트랜지스터(T14)로써 동작할 수 있다. 이때, 제2 트랜지스터(T12)와 제4 트랜지스터(T14)는 NMOS 트랜지스터에 해당할 수 있다.
이때, 제1 롱 컨택(LC1) 및 크로스 게이트 컨택(CGC2)은 A 단자에 연결되고, 제2 롱 컨택(LC2) 및 크로스 게이트 컨택(CGC1)은 B 단자에 연결된다. 게이트 구조체(G2, G4)는 선택 신호(S0)에 의해 게이팅되고, 게이트 구조체(G3)는 반전된 선택 신호(nS0)에 의해 게이팅된다. 제1 컨택(C1) 및 제4 컨택(C4)은 출력 단자(Y)에 연결될 수 있다.
이와 같은 구성을 통해, 본 발명의 반도체 장치는 멀티플렉서로써 동작할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제1 단계의 금속 배선에 대한 레이아웃도이다. 도 7은 도 6의 A - A선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 크로스 게이트 컨택(CGC1, CGC2), 제1 내지 제4 컨택(C1~C4) 상에는 복수의 배선을 포함하는 제1 배선 구조체가 형성될 수 있다. 상기 복수의 배선은 단방향(unidirectional)의 제1 방향(X)으로만 연장되도록 형성되며, 동일 간격으로 이격되도록 배치될 수 있다. 또한, 상기 복수의 배선은 동일 평면 상에 배치될 수 있다. 상기 제1 배선 구조체는 반도체 장치의 BEOL(Back End of Line)의 최하부에 위치하는 제1 레벨(M1)에 해당할 수 있다.
구체적으로, 본 발명의 멀티플렉서의 스탠다드 셀(SC)의 최상부와 최하부에는 각각 파워레일(210, 260)이 형성될 수 있다. 각각의 파워레일(210, 260)은 VDD 또는 VSS로 이용될 수 있다. 이하에서는, 최상부의 파워레일(210)은 VDD로 사용되고, 최하부의 파워레일(260)은 VSS로 사용되는 것을 전제로 설명하도록 한다.
최상부의 파워레일(210)과 최하부의 파워레일(260) 사이에는 제1 내지 제4 배선(220, 230, 240, 250)이 순차적으로 배열된다. 제1 내지 제4 배선(220, 230, 240, 250)은 동일 비율로써, 동일한 간격으로 서로 이격되도록 배치될 수 있다. 이때, 각각의 제1 내지 제4 배선(220, 230, 240, 250)은 제1 방향(X)으로만 연장되는 단방향 배선의 형태로 형성되며, 서로 평행하게 배열된다.
제1 내지 제4 배선(220, 230, 240, 250)은 모두 동일한 폭을 갖도록 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제2 방향(Y)으로 측정한 제1 내지 제4 배선(220, 230, 240, 250)의 각각의 폭은 제1 내지 제4 배선(220, 230, 240, 250) 중 인접한 배선 사이의 간격과 동일할 수 있다. 예를 들어, 제1 배선(220)의 폭과, 제1 배선(220) 및 제2 배선(230) 사이의 간격은 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 배선(225)은 제1 배선(220)과 동일 선상에 배치되며, 동일한 방향으로 연장되도록 배치될 수 있다. 제6 배선(255)은 제4 배선(250)과 동일 선상에 배치되며, 동일한 방향으로 연장되도록 배치될 수 있다. 즉, 제5 배선(225) 및 제6 배선(255)도 제1 방향(X)으로만 연장되는 단방향 배선의 형태로 형성되며, 제1 내지 제4 배선(220, 230, 240, 250)과 평행하게 배열될 수 있다.
본 발명의 일 실시예에서, 제1 배선(220)은 제1 컨택(C1)과 전기적으로 연결될 수 있다. 즉, 제1 배선(220)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 이어서, 제2 배선(230)은 게이트 구조체(G2, G4)과 전기적으로 연결될 수 있다. 즉, 제2 배선(230)은 선택 신호(S0)와 전기적으로 연결될 수 있다. 이어서, 제3 배선(240)은 게이트 구조체(G3)과 전기적으로 연결될 수 있다. 즉, 제3 배선(240)은 반전된 선택 신호(nS0)와 전기적으로 연결될 수 있다. 이어서, 제4 배선(250)은 크로스 게이트 컨택(CGC2)과 전기적으로 연결될 수 있다. 즉, 제4 배선(250)은 A 노드와 전기적으로 연결될 수 있다. 이어서, 제5 배선(225)은 크로스 게이트 컨택(CGC1)과 전기적으로 연결될 수 있다. 즉, 제5 배선(225)은 B 노드와 전기적으로 연결될 수 있다. 이어서, 제6 배선(255)은 제4 컨택(C4)과 전기적으로 연결될 수 있다. 즉, 제6 배선(255)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
각각의 배선과 컨택과의 전기적 연결은 비아 컨택(via contact)을 이용하여 형성된다. 예를 들어, 도 7을 참조하면, 제1 배선(220)은 제1 비아 컨택(V01)을 이용하여 제1 컨택(C1)과 전기적으로 연결되고, 제5 배선(225)은 제2 비아 컨택(V02)을 이용하여 크로스 게이트 컨택(CGC1)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치의 단방향으로 평행하게 연장되는 배선 구조체는 낮은 셀 하이트(cell-height)를 갖는 스탠다드 셀(standard cell)을 구현할 수 있으며, 파워 레일의 폭을 넓게 확보할 수 있다. 이를 통해, 반도체 장치의 일렉트로 마이그레이션은 감소되며, 스탠다드 셀의 집적도 또한 높일 수 있으므로, 더 미세화된 공정에 적용할 수 있게 된다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제2 단계의 금속 배선에 대한 레이아웃도이다. 도 9는 도 8의 A - A선을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 파워레일(210, 260) 및 제1 내지 제6 배선(220, 230, 240, 250, 225, 255)을 포함하는 제1 배선 구조체 상에는 BEOL의 제2 레벨(M2)에 해당하는 제2 배선 구조체가 형성될 수 있다. 여기에서, 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
구체적으로, 제2 배선 구조체는 제 7 내지 제10 배선(310, 320, 330, 340)을 포함할 수 있다. 제 7 내지 제10 배선(310, 320, 330, 340)은 단방향(unidirectional)의 제2 방향(Y)으로만 연장되도록 형성되며, 서로 평행하게 배열될 수 있다. 제 7 내지 제10 배선(310, 320, 330, 340)은 동일 평면상에 배치될 수 있다.
본 발명의 일 실시예에서, 제7 배선(310)은 제1 배선(220)과 전기적으로 연결될 수 있다. 즉, 제7 배선(310)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 이어서, 제8 배선(320)은 제2 배선(230)과 전기적으로 연결될 수 있다. 즉, 제8 배선(320)은 선택 신호(S0)와 전기적으로 연결될 수 있다. 이어서, 제9 배선(330)은 제3 배선(240)과 전기적으로 연결될 수 있다. 즉, 제9 배선(330)은 반전된 선택 신호(nS0)와 전기적으로 연결될 수 있다. 이어서, 제10 배선(340)은 제4 배선(250)과 전기적으로 연결될 수 있다. 즉, 제10 배선(340)은 제7 배선(310)과 마찬가지로 출력 단자(Y)와 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
각각의 배선과 컨택과의 전기적 연결은 비아 컨택(via contact)을 이용하여 형성된다. 예를 들어, 도 9를 참조하면, 제7 배선(310)은 제3 비아 컨택(V11)을 이용하여 제1 배선(220)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제3 단계의 금속 배선에 대한 레이아웃도이다.
도 10을 참조하면, 제2 배선 구조체 상에는 BEOL의 제3 레벨(M3)에 해당하는 제3 배선 구조체가 형성될 수 있다.
구체적으로, 제3 배선 구조체는 제11 배선(410)을 포함할 수 있다. 제11 배선(410)은 단방향(unidirectional)의 제1 방향(X)으로만 연장되도록 형성될 수 있다.
본 발명의 일 실시예에서, 제11 배선(410)은 제7 배선(310) 및 제10 배선(340)과 전기적으로 연결될 수 있다. 즉, 제7 배선(310)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 각각의 배선과 컨택과의 전기적 연결은 비아 컨택을 이용하여 형성되며, 제11 배선(410)은 제4 비아 컨택(V21) 및 제5 비아 컨택(V22)을 이용하여 제7 배선(310) 및 제10 배선(340)과 각각 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는 여섯 개의 트랜지스터(T21, T22, T23, T24, T25, T26)를 포함할 수 있다. 상기 여섯 개의 트랜지스터(T21, T22, T23, T24, T25, T26)는 도 1 내지 도 3을 참조하여 설명한 멀티플렉서(10)와 동일하게 동작할 수 있다.
구체적으로, 제1 트랜지스터(T21)는 반전된 선택 신호(nS0)에 의해 게이팅 되고, A 노드와 Y 노드 사이에 연결될 수 있다. 제2 트랜지스터(T22)는 선택 신호(S0)에 의해 게이팅 되고, A 노드와 Y 노드 사이에 연결될 수 있다. 제1 트랜지스터(T21)와 제2 트랜지스터(T22)는 동일한 소오스 또는 동일한 드레인을 공유할 수 있다.
제3 트랜지스터(T23)는 B 노드에 의해 게이팅 되고, VDD 노드와 N1 노드 사이에 연결될 수 있다. 제4 트랜지스터(T24)는 선택 신호(S0)에 의해 게이팅 되고, N1 노드와 Y 노드 사이에 연결될 수 있다. 제5 트랜지스터(T25)는 반전된 선택 신호(nS0)에 의해 게이팅 되고, Y 노드와 N2 노드 사이에 연결될 수 있다. 제6 트랜지스터(T26)는 B 노드에 의해 게이팅 되고, N2 노드와 VSS 노드 사이에 연결될 수 있다. 즉, 제3 내지 제6 트랜지스터(T23, T24, T25, T26)는 직렬로 연결된다.
이때, 제1 트랜지스터(T21), 제3 트랜지스터(T23), 제4 트랜지스터(T24)는 PMOS 트랜지스터이고, 제2 트랜지스터(T22), 제5 트랜지스터(T25), 제6 트랜지스터(T26)는 NMOS 트랜지스터일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
마찬가지로, 본 발명의 몇몇 실시예에 따른 반도체 장치는 래치(latch) 또는 플립플롭(flip-flop)을 구성하는데 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 13은 도 12의 B - B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12 및 도 13을 참조하면, 반도체 장치는 기판(100), 제1 액티브 영역(F1), 제2 액티브 영역(F2), 게이트 구조체(G1 ~ G6), 제1 내지 제5 불순물 영역(131, 133, 135, 137, 139), 소자분리막(110)을 포함한다.
게이트 구조체(G2)와 게이트 구조체(G4)에는 반전된 선택 신호(nS0)가 인가되고, 게이트 구조체(G3)에는 선택 신호(S0)가 인가된다. 게이트 구조체(G5)에는 B 노드의 신호가 인가된다. 게이트 구조체(G1, G6)은 더미 게이트로 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 구조체(G2)의 일측에는 제1 액티브 영역(F1)과 제2 액티브 영역(F2)을 연결하는 롱 컨택(LC1)이 형성된다. 롱 컨택(LC1)은 제2 방향(Y)으로만 길게 연장되도록 형성될 수 있다. 롱 컨택(LC1)은 동일 평면 내에서 단방향으로만 연장될 뿐, 방향을 전환하면서 연장되지 않는다.
제1 액티브 영역(F1)에서 게이트 구조체(G2)의 타측에는 제1 컨택(C1)이 형성되고, 제2 액티브 영역(F2)에서 게이트 구조체(G2)의 타측에는 제3 컨택(C3)이 형성된다.
브릿지 패턴(BC2)은 롱 컨택(LC1)과 제3 컨택(C3)을 연결할 수 있다. 브릿지 패턴(BC2)은 게이트 구조체(G2)를 가로 질러, 게이트 구조체(G2)의 양측의 불순물 영역을 전기적으로 연결할 수 있다. 브릿지 패턴(BC2)은 제2 액티브 영역(F2) 상에 배치될 수 있으며, 롱 컨택(LC1) 및 제3 컨택(C3)과 일체로 형성될 수 있다. 브릿지 패턴(BC2)은 제1 방향(X)으로만 연장되도록 형성될 수 있다. 브릿지 패턴(BC2)은 롱 컨택(LC1) 및 제3 컨택(C3)의 사이를 최단거리로 연결할 수 있다.
즉, 롱 컨택(LC1), 제3 컨택(C3), 및 브릿지 패턴(BC2)은 크로스 게이트 컨택(CGC2)을 형성한다. 롱 컨택(LC1)은 크로스 게이트 컨택(CGC2)의 제1 서브 패턴에 해당하고, 제3 컨택(C3)은 크로스 게이트 컨택(CGC2)의 제2 서브 패턴에 해당할 수 있다.
게이트 구조체(G3)는 게이트 구조체(G2)와 인접하고 평행하게 배치된다. 제1 액티브 영역(F1) 상에서 게이트 구조체(G3)의 일측에는 제1 컨택(C1)이 배치되고, 게이트 구조체(G3)의 타측에는 제2 컨택(C2)이 배치된다. 제2 액티브 영역(F2) 상에서 게이트 구조체(G3)의 일측에는 제3 컨택(C3)이 배치되고, 게이트 구조체(G3)의 타측에는 제4 컨택(C4)이 배치된다.
게이트 구조체(G4)는 게이트 구조체(G3)와 인접하고 평행하게 배치된다. 제1 액티브 영역(F1) 상에서 게이트 구조체(G4)의 일측에는 제2 컨택(C2)이 배치되고, 게이트 구조체(G4)의 타측에는 제5 컨택(C5)이 배치된다. 제2 액티브 영역(F2) 상에서 게이트 구조체(G4)의 일측에는 제4 컨택(C4)이 배치되고, 게이트 구조체(G4)의 타측에는 제7 컨택(C7)이 배치된다.
제2 컨택(C2), 제5 컨택(C5), 및 브릿지 패턴(BC1)은 크로스 게이트 컨택(CGC1)을 형성한다. 브릿지 패턴(BC1)은 제5 컨택(C5)과 제2 컨택(C2)을 연결할 수 있다. 제2 컨택(C2)은 크로스 게이트 컨택(CGC1)의 제1 서브 패턴에 해당하고, 제5 컨택(C5)은 크로스 게이트 컨택(CGC1)의 제2 서브 패턴에 해당할 수 있다.
게이트 구조체(G5)는 게이트 구조체(G4)와 인접하고 평행하게 배치된다. 제1 액티브 영역(F1) 상에서 게이트 구조체(G5)의 일측에는 제5 컨택(C5)이 형성되고, 게이트 구조체(G5)의 타측에는 제6 컨택(C6)이 형성된다. 제2 액티브 영역(F2) 상에서 게이트 구조체(G5)의 일측에는 제7 컨택(C7)이 형성되고, 게이트 구조체(G5)의 타측에는 제8 컨택(C8)이 형성된다.
파워 레일(도 14의 510, 520)을 통하여, 제6 컨택(C6)에는 VDD가 인가되고, 제8 컨택(C8)에는 VSS가 인가된다.
이때, 제1 액티브 영역(F1) 상에서, 게이트 구조체(G2), 롱 컨택(LC1) 및 제1 컨택(C1)은 제1 트랜지스터(T21)로써 동작하고, 게이트 구조체(G3), 제1 컨택(C1) 및 제2 컨택(C2)은 제4 트랜지스터(T24)로써 동작하고, 게이트 구조체(G5), 제5 컨택(C5) 및 제6 컨택(C6)은 제3 트랜지스터(T23)로써 동작할 수 있다. 이때, 제1 트랜지스터(T21), 제3 트랜지스터(T23), 제4 트랜지스터(T24)는 PMOS 트랜지스터에 해당할 수 있다.
제2 액티브 영역(F2) 상에서, 게이트 구조체(G3), 제3 컨택(C3) 및 제4 컨택(C4)은 제2 트랜지스터(T22)로써 동작하고, 게이트 구조체(G4), 제4 컨택(C4) 및 제7 컨택(C7)은 제5 트랜지스터(T25)로써 동작하고, 게이트 구조체(G5), 제7 컨택(C7) 및 제8 컨택(C8)은 제6 트랜지스터(T26)로써 동작할 수 있다. 이때, 제2 트랜지스터(T22), 제5 트랜지스터(T25), 제6 트랜지스터(T26)는 NMOS 트랜지스터에 해당할 수 있다.
이때, 롱 컨택(LC1) 및 크로스 게이트 컨택(CGC2)은 A 단자에 연결되고, 게이트 구조체(G5)는 B 단자에 의해 게이팅된다. 게이트 구조체(G3)는 선택 신호(S0)에 의해 게이팅되고, 게이트 구조체(G2, G4)는 반전된 선택 신호(nS0)에 의해 게이팅된다. 제1 컨택(C1) 및 제4 컨택(C4)은 출력 단자(Y)에 연결될 수 있다.
이와 같은 구성을 통해, 본 발명의 반도체 장치는 멀티플렉서로써 동작할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제1 금속 단계의 배선에 대한 레이아웃도이다. 도 15는 도 14의 B - B선을 따라 절단한 단면도이다.
도 14 및 도 15를 참조하면, 크로스 게이트 컨택(CGC1, CGC2), 제1 내지 제8 컨택(C1~C8) 상에는 복수의 배선을 포함하는 제1 배선 구조체가 형성될 수 있다. 상기 복수의 배선은 단방향(unidirectional)의 제1 방향(X)으로만 연장되도록 형성되며, 동일 간격으로 이격되도록 배치될 수 있다. 또한, 상기 복수의 배선은 동일 평면 상에 배치될 수 있다. 상기 제1 배선 구조체는 반도체 장치의 BEOL의 최하부에 위치하는 제1 레벨(M1)에 해당할 수 있다.
구체적으로, 본 발명의 멀티플렉서의 스탠다드 셀(SC)의 최상부와 최하부에는 각각 파워레일(510, 560)이 형성될 수 있다. 각각의 파워레일(510, 560)은 VDD 또는 VSS로 이용될 수 있다. 본 발명에서, 최상부의 파워레일(210)은 VDD로 사용되어, 제6 컨택(C6)과 전기적으로 연결된다. 최하부의 파워레일(560)은 VSS로 사용되어, 제8 컨택(C8)과 전기적으로 연결된다.
최상부의 파워레일(510)과 최하부의 파워레일(560) 사이에는 제1 내지 제4 배선(520, 530, 540, 550)이 순차적으로 배열된다. 제1 내지 제4 배선(520, 530, 540, 550)은 동일 비율로써, 동일한 간격으로 서로 이격되도록 배치될 수 있다. 이때, 각각의 제1 내지 제4 배선(520, 530, 540, 550)은 제1 방향(X)으로만 연장되는 단방향 배선의 형태로 형성되며, 서로 평행하게 배열된다.
제1 내지 제4 배선(520, 530, 540, 550)은 모두 동일한 폭을 갖도록 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제2 방향(Y)으로 측정한 제1 내지 제4 배선(520, 530, 540, 550)의 각각의 폭은 제1 내지 제4 배선(520, 530, 540, 550) 중 인접한 배선 사이의 간격과 동일할 수 있다. 예를 들어, 제1 배선(520)의 폭과, 제1 배선(520) 및 제2 배선(530) 사이의 간격은 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 배선(545)은 제3 배선(540)과 동일 선상에 배치되며, 동일한 방향으로 연장되도록 배치될 수 있다. 제6 배선(555)은 제4 배선(550)과 동일 선상에 배치되며, 동일한 방향으로 연장되도록 배치될 수 있다. 즉, 제5 배선(545) 및 제6 배선(555)도 제1 방향(X)으로만 연장되는 단방향 배선의 형태로 형성되며, 제1 내지 제4 배선(520, 530, 540, 550)과 평행하게 배열될 수 있다.
본 발명의 몇몇 실시예에서, 제1 배선(520)은 제1 컨택(C1)과 전기적으로 연결될 수 있다. 즉, 제1 배선(520)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 이어서, 제2 배선(530)은 게이트 구조체(G2, G4)과 전기적으로 연결될 수 있다. 즉, 제2 배선(530)은 반전된 선택 신호(nS0)와 전기적으로 연결될 수 있다. 이어서, 제3 배선(540)은 게이트 구조체(G3)과 전기적으로 연결될 수 있다. 즉, 제3 배선(540)은 선택 신호(S0)와 전기적으로 연결될 수 있다. 이어서, 제4 배선(550)은 크로스 게이트 컨택(CGC2)과 전기적으로 연결될 수 있다. 즉, 제4 배선(550)은 A 노드와 전기적으로 연결될 수 있다. 이어서, 제5 배선(545)은 게이트 구조체(G5)와 전기적으로 연결될 수 있다. 즉, 제5 배선(545)은 B 노드와 전기적으로 연결될 수 있다. 이어서, 제6 배선(555)은 제4 컨택(C4)과 전기적으로 연결될 수 있다. 즉, 제6 배선(555)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
각각의 배선과 컨택과의 전기적 연결은 비아 컨택(via contact)을 이용하여 형성된다. 예를 들어, 도 15를 참조하면, 제1 배선(520)은 제1 비아 컨택(V21)을 이용하여 제1 컨택(C1)과 전기적으로 연결된다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치의 단방향으로 평행하게 연장되는 배선 구조체는 낮은 셀 하이트(cell-height)를 갖는 스탠다드 셀(standard cell)을 구현할 수 있으며, 파워 레일의 폭을 넓게 확보할 수 있다. 이를 통해, 반도체 장치의 일렉트로 마이그레이션은 감소되며, 스탠다드 셀의 집적도 또한 높일 수 있으므로, 더 미세화된 공정에 적용할 수 있게 된다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제2 단계의 금속 배선에 대한 레이아웃도이다. 도 17은 도 16의 B - B선을 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 파워레일(510, 560) 및 제1 내지 제6 배선(520, 530, 540, 550, 525, 555)을 포함하는 제1 배선 구조체 상에는 BEOL의 제2 레벨(M2)에 해당하는 제2 배선 구조체가 형성될 수 있다.
구체적으로, 제2 배선 구조체는 제 7 내지 제10 배선(610, 620, 630, 640)을 포함할 수 있다. 제 7 내지 제10 배선(610, 620, 630, 640)은 단방향(unidirectional)의 제2 방향(Y)으로만 연장되도록 형성되며, 서로 평행하게 배열될 수 있다. 제 7 내지 제10 배선(610, 620, 630, 640)은 동일 평면상에 배치될 수 있다.
본 발명의 일 실시예에서, 제7 배선(610)은 제2 배선(530)과 전기적으로 연결될 수 있다. 즉, 제7 배선(610)은 반전된 선택 신호(nS0)와 전기적으로 연결될 수 있다. 이어서, 제8 배선(620)은 제3 배선(530)과 전기적으로 연결될 수 있다. 즉, 제8 배선(620)은 선택 신호(S0)와 전기적으로 연결될 수 있다. 이어서, 제9 배선(630)은 제1 배선(510) 및 제6 배선(555)과 전기적으로 연결될 수 있다. 즉, 제9 배선(630)은 출력 단자(Y)와 전기적으로 연결될 수 있다. 이어서, 제10 배선(640)은 제5 배선(545)과 전기적으로 연결될 수 있다. 즉, 제10 배선(640)은 B 단자와 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
각각의 배선과 컨택과의 전기적 연결은 비아 컨택을 이용하여 형성된다. 예를 들어, 도 17을 참조하면, 제9 배선(630)은 비아 컨택(V33)을 이용하여 제1 배선(520)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 112: 소자분리막
G1~G5: 게이트 구조체 C1~C4: 컨택
CGC1, CGC2: 크로스 게이트 컨택
210, 260: 파워 레일
220, 225, 230, 240, 250, 255: 배선

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 제1 액티브 영역;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제1 불순물 영역;
    상기 제1 액티브 영역에서 상기 제1 게이트 전극의 타측 및 상기 제2 게이트 전극의 일측에 배치되는 제2 불순물 영역;
    상기 제1 액티브 영역에서 상기 제2 게이트 전극의 타측에 배치되는 제3 불순물 영역;
    상기 제1 게이트 전극을 가로 질러, 상기 제1 불순물 영역과 상기 제2 불순물 영역을 전기적으로 연결하는 크로스 게이트 컨택;
    상기 제3 불순물 영역에 접속되는 제1 컨택;
    상기 크로스 게이트 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되는 제1 배선;
    상기 제1 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되며 상기 제1 배선과 동일 선상에 배치되는 제2 배선;
    상기 제1 게이트 전극과 전기적으로 연결되고, 상기 제1 및 제2 배선과 이격되며, 상기 제1 방향으로만 연장되는 제3 배선; 및
    상기 제2 게이트 전극과 전기적으로 연결되고, 상기 제1 내지 제3 배선과 이격되며, 상기 제1 방향으로만 연장되는 제4 배선을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 크로스 게이트 컨택은,
    상기 제1 불순물 영역에 접속되는 제1 서브 컨택과,
    상기 제2 불순물 영역에 접속되는 제2 서브 컨택과,
    상기 제1 서브 컨택과 상기 제2 서브 컨택을 연결하는 브릿지 패턴을 포함하는반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 서브 컨택, 상기 제2 서브 컨택, 및 상기 브릿지 패턴은 일체로 형성되는 반도체 장치.
  4. 제2 항에 있어서,
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 이격되는 제2 액티브 영역과,
    상기 제2 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제4 불순물 영역을 더 포함하고,
    상기 제1 서브 컨택은, 상기 제2 방향으로만 연장되어, 상기 제1 불순물 영역과 상기 제4 불순물 영역에 동시에 접속되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 방향으로 측정한 상기 제1 배선의 폭은 일정하게 형성되는 반도체 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 제2 배선과 전기적으로 연결되고, 상기 제2 방향으로만 연장되는 제5 배선과,
    상기 제3 배선 또는 상기 제4 배선과 전기적으로 연결되고, 상기 제5 배선과 이격되며, 상기 제2 방향으로만 연장되는 제6 배선을 포함하는 반도체 장치.
  8. 기판 상에 제1 방향으로 연장되고, 서로 이격되는 제1 액티브 영역 및 제2 액티브 영역;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제1 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제1 불순물 영역;
    상기 제1 액티브 영역에서 상기 제1 게이트 전극의 타측에 배치되는 제2 불순물 영역;
    상기 제2 액티브 영역에서 상기 제1 게이트 전극의 일측에 배치되는 제3 불순물 영역;
    상기 제1 게이트 전극을 가로 질러, 상기 제1 불순물 영역과 상기 제2 불순물 영역을 전기적으로 연결하는 크로스 게이트 컨택;
    상기 제2 액티브 영역에서 상기 제1 게이트 전극의 타측에 배치되는 제4 불순물 영역;
    상기 제4 불순물 영역에 접속되는 제1 컨택;
    상기 크로스 게이트 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되는 제1 배선; 및
    상기 제1 컨택과 전기적으로 연결되고, 상기 제1 방향으로만 연장되는 제2 배선을 포함하되,
    상기 크로스 게이트 컨택은,
    상기 제2 방향으로만 연장되고, 상기 제1 불순물 영역과 상기 제3 불순물 영역에 접속되는 제1 서브 컨택과,
    상기 제2 불순물 영역에 접속되는 제2 서브 컨택과,
    상기 제1 액티브 영역 상에 형성되고, 상기 제1 서브 컨택과 상기 제2 서브 컨택을 연결하는 브릿지 패턴을 포함하는 반도체 장치.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제2 서브 컨택과 상기 제1 컨택은, 각각 상기 제2 방향으로만 연장되며, 동일 직선상에 배치되는 반도체 장치.
KR1020160124898A 2016-09-28 2016-09-28 반도체 장치 KR102517568B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160124898A KR102517568B1 (ko) 2016-09-28 2016-09-28 반도체 장치
US15/473,913 US10546855B2 (en) 2016-09-28 2017-03-30 Integrated circuit (IC) devices including cross gate contacts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160124898A KR102517568B1 (ko) 2016-09-28 2016-09-28 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180034987A KR20180034987A (ko) 2018-04-05
KR102517568B1 true KR102517568B1 (ko) 2023-04-03

Family

ID=61686642

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160124898A KR102517568B1 (ko) 2016-09-28 2016-09-28 반도체 장치

Country Status (2)

Country Link
US (1) US10546855B2 (ko)
KR (1) KR102517568B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof
CN108258033B (zh) * 2016-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102518811B1 (ko) * 2018-06-25 2023-04-06 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
US11081480B2 (en) * 2018-08-20 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, capacitor structure thereof and manufacturing method of the same
US10505044B1 (en) * 2018-08-20 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, capacitor structure thereof and manufacturing method of the same
US11569246B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Four CPP wide memory cell with buried power grid, and method of fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
KR101501699B1 (ko) * 2007-09-19 2015-03-16 삼성디스플레이 주식회사 유기 박막 트랜지스터 기판 및 이의 제조 방법
KR20100080237A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
US20150048425A1 (en) 2011-10-07 2015-02-19 Baysand Inc. Gate array architecture with multiple programmable regions
US8788984B2 (en) 2011-10-07 2014-07-22 Baysand Inc. Gate array architecture with multiple programmable regions
US8533641B2 (en) 2011-10-07 2013-09-10 Baysand Inc. Gate array architecture with multiple programmable regions
US8679911B2 (en) 2012-05-07 2014-03-25 Globalfoundries Inc. Cross-coupling-based design using diffusion contact structures
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9262573B2 (en) 2013-03-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having shifted boundary and boundary-shift scheme
US9379027B2 (en) 2014-10-15 2016-06-28 Globalfoundries Inc. Method of utilizing trench silicide in a gate cross-couple construct
US9653347B1 (en) * 2016-03-31 2017-05-16 International Business Machines Corporation Vertical air gap subtractive etch back end metal

Also Published As

Publication number Publication date
KR20180034987A (ko) 2018-04-05
US10546855B2 (en) 2020-01-28
US20180090492A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
KR102517568B1 (ko) 반도체 장치
US10840244B2 (en) Semiconductor device
US10068904B2 (en) Semiconductor device
US11195927B2 (en) Semiconductor device
CN110970418A (zh) 集成电路
CN111799252A (zh) 包括标准单元的半导体器件和集成电路
US20230094036A1 (en) Semiconductor devices having improved electrical interconnect structures
US10553593B2 (en) Semiconductor devices
TW202205620A (zh) 半導體元件
US20210075406A1 (en) Semiconductor device
US20230403839A1 (en) Semiconductor device and method for fabricating the same
US20160104775A1 (en) Semiconductor device and method for fabricating the same
US11201160B2 (en) Semiconductor memory device including multiple conductive line layers
US20210098361A1 (en) Semiconductor device including back side power supply circuit
US20230058991A1 (en) Semiconductor device
US20230145260A1 (en) Semiconductor device
CN211238252U (zh) 半导体器件
US20230352591A1 (en) Semiconductor device
EP4068344A1 (en) Semiconductor device and method for fabricating the same
US11195952B2 (en) Semiconductor devices including a stress pattern
KR20230076089A (ko) 파워 레일을 갖는 집적 회로 소자들 및 그 제조 방법
TW202410301A (zh) 半導體裝置
KR20170088260A (ko) 반도체 장치
KR20160144287A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant