CN211238252U - 半导体器件 - Google Patents

Abstract

本申请公开了一种半导体器件。该半导体器件包括：半导体衬底，包括多个半导体鳍片；多个栅叠层，多个栅叠层与多个半导体鳍片相交，分别包括栅极导体和栅极介质；栅极侧墙，位于多个栅叠层的栅极导体的相对侧面上；源/漏区，位于多个半导体鳍片中并且与多个栅叠层相邻；以及隔离结构，沿第一方向断开个至少一个半导体鳍片，以及沿第二方向断开多个相邻栅极导体，其中，隔离结构包括在多个相邻栅极导体中形成的第一开口，以及在至少一个半导体鳍片中形成的第二开口，第二开口位于第一开口下方。该半导体器件经由多个相邻栅极导体中的开口断开半导体鳍片形成隔离结构，可以提高半导体器件的集成度和器件性能。

Description

半导体器件

技术领域

本实用新型属于半导体器件领域，更具体地涉及半导体器件。

背景技术

随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。 FinFET包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的至少两个侧面包围沟道区 (即双栅结构或三栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

高度集成的电路芯片例如包括多个逻辑单元区，每个逻辑单元区包括多个FinFET。例如，在半导体衬底上形成按行排列的多个鳍片，以及形成按列排列的多个栅极导体，多个栅极导体与多个鳍片交叉且由栅极介质隔开，从而形成与多个栅极导体的数量相对应的多个FinFET。单个 FinFET的栅极导体例如控制与之交叉的多个鳍片(即，多个沟道)。采用浅沟槽隔离(STI)实现单元区隔离、晶体管间隔离和晶体管内隔离。单元区隔离例如用于将多个逻辑单元区彼此隔开。晶体管间隔离例如用于将逻辑单元区内的多个FinFET彼此隔开。晶体管内隔离例如用于控制单个FinFET的沟道数量。由于浅沟槽隔离一般主要由氧化硅组成，它的导热性能比硅，硅锗都要差，不利于给半导体器件散热。然而，在高度集成的电路芯片中，浅沟槽隔离占用大量的有源区面积，并且引入不必要的应力导致FinFET的电学性能和热学性能变差。

期待进一步半导体器件芯片的隔离结构以提高集成度和提升器件性能。

实用新型内容

本实用新型的目的是提供一种经由多个相邻栅极导体中的开口断开半导体鳍片形成隔离结构以提高半导体器件的集成度和器件性能。

根据本实用新型的一方面，提供一种半导体器件，包括：半导体衬底，包括多个半导体鳍片，所述多个半导体鳍片沿第一方向延伸；多个栅叠层，所述多个栅叠层与所述多个半导体鳍片相交，分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和相对应的半导体鳍片之间，所述多个栅叠层的栅极导体沿第二方向延伸；栅极侧墙，位于所述多个栅叠层的栅极导体的相对侧面上；源/漏区，位于所述多个半导体鳍片中并且与所述多个栅叠层相邻；以及隔离结构，沿所述第一方向断开个至少一个半导体鳍片，以及沿所述第二方向断开多个相邻栅极导体，其中，所述隔离结构包括在所述多个相邻栅极导体中形成的第一开口，以及在所述至少一个半导体鳍片中形成的第二开口，所述第二开口位于所述第一开口下方。

优选地，所述第一方向为所述多个半导体鳍片的长度方向，所述第二方向为所述多个栅叠层的栅极导体的长度方向。

优选地，所述半导体器件包括多个逻辑单元区，所述第一开口在相邻的逻辑单元区之间延伸，使得位于所述第一开口下方的第二开口将相邻的逻辑单元区之间的半导体鳍片断开，从而沿所述第一方向提供单元区隔离。

优选地，所述第一开口横跨所述至少一个半导体鳍片，使得位于所述第一开口下方的第二开口将共用所述至少一个半导体鳍片的不同晶体管彼此隔开，从而沿所述第一方向提供晶体管间隔离。

优选地，所述第一开口横跨所述至少一个半导体鳍片，使得位于所述第一开口下方的第二开口将晶体管中并联的多个半导体鳍片中的一部分半导体鳍片断开，以控制沟道数量，从而提供晶体管内隔离。

优选地，所述源/漏区包括从所述多个半导体鳍片的顶部表面和侧面生长的外延层，所述多个半导体鳍片的外延层横向扩展且彼此接触，从而在晶体管中将多个半导体鳍片并联形成多个沟道。

优选地，所述外延层具有近似菱形的截面形状，并且，所述外延层的顶部表面是外延生长的自由表面。

优选地，还包括：位于所述半导体衬底和所述栅极导体之间的隔离层，所述多个半导体鳍片从所述隔离层的开口中延伸至所述栅极导体的下方。

优选地，还包括：位于所述栅极导体和所述源/漏区上方的层间介质层，所述层间介质层填充所述第一开口和所述第二开口。

优选地，还包括：贯穿所述层间介质层到达所述源/漏区的源/漏接触。

优选地，所述源/漏接触邻近所述第一开口。

优选地，还包括：位于所述源/漏区下方的穿通阻止层，所述穿通阻止层的掺杂类型与所述源/漏区的掺杂类型相反以形成PN结。

优选地，所述第一开口的侧壁为所述栅极侧墙。

优选地，所述第二开口去除所述至少一个半导体鳍片在所述第一开口中的暴露部分，并且向下延伸至所述半导体衬底中。

根据本实用新型的另一方面，提供一种半导体器件，包括：衬底；位于所述衬底上的多条纳米线，所述多条纳米线沿第一方向延伸；多个栅叠层，所述多个栅叠层与所述多条纳米线相交，分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和相对应的半导体鳍片之间，所述多个栅叠层的栅极导体沿第二方向延伸；栅极侧墙，位于所述多个栅叠层的栅极导体的相对侧面上；源/漏区，位于所述多条纳米线中并且与所述多个栅叠层相邻；以及隔离结构，沿所述第一方向断开个至少一个半导体鳍片，以及沿所述第二方向断开多个相邻栅极导体，其中，所述隔离结构包括在所述多个相邻栅极导体中形成的第一开口，以及在所述至少一个半导体鳍片中形成的第二开口，所述第二开口位于所述第一开口下方。

根据本实用新型实施例的半导体器件经由多个相邻栅极导体中的开口断开至少一个半导体鳍片形成隔离结构。该隔离结构可以替代浅沟槽隔离，从而实现单元区隔离、晶体管间隔离和晶体管内隔离。该隔离结构的宽度与多个相邻栅极导体的宽度对应，因而可以减小隔离结构占用的有源区面积，有利于半导体器件的集成度的提高。

进一步地，隔离结构仅仅断开了多个相邻栅极导体的一部分和至少一个半导体鳍片的一部分。相邻隔离结构之间的半导体器件中的源/漏区仍然保留完整，因而可以减小隔离结构引入的应力，从而改善半导体器件的机械强度，提高半导体器件的工作可靠性和寿命。相邻隔离结构之间的源/漏区保留完整，对邻近的半导体器件，也作为散热途径和衬底相连，可以辅助散热。

在优选的实施例中，在鳍片源/漏区上进行半导体材料外延生长，例如硅锗或者硅外延，外延层会水平生长，实现相邻外延层的接触。这样，相邻隔离结构之间的源/漏区鳍片和相邻的半导体器件的源/漏区鳍片通过有外延层连接，从而提供良好的散热路径，改善半导体器件的热学性能。相邻隔离结构之间的源/漏区外延层同时可以起到导电路径效果，在它上方可以形成金属接触区，通过相邻隔离结构之间的源/漏区外延层和相邻半导体器件的源/漏区外延层实现导电通道，因而可以增加源/漏区和金属接触区的面积。降低接触电阻，从而改善半导体器件的电学性能。

在优选的实施例中，在采用外延层形成源/漏区时，半导体器件的多个半导体鳍片由外延层连接形成并联的多个沟道。源/漏接触在邻近所述第一开口的位置接触源/漏区，与邻近栅极导体的源/漏接触相比，可以减小它和栅极导体之间的寄生电容。更优选地，源/漏接触在邻近相邻第一开口之间(也就是夹在两个第二开口之间)的源/漏区上，可以进一步减小它和栅极导体之间的寄生电容。

在优选的实施例中，在采用外延层形成源/漏区时，半导体器件的多个半导体鳍片由外延层连接，使得单个晶体管包括并联的多个沟道，采用隔离结构在晶体管中断开至少一部分半导体鳍片，从而可以控制晶体管的沟道数量，因而可以提供与沟道数量相关的驱动电路，例如可以用于电流镜。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出根据本实用新型的第一实施例的半导体器件的分解透视图。

图2示出根据本实用新型的第二实施例的半导体器件的分解透视图。

图3示出根据本实用新型的第三实施例的半导体器件的分解透视图。

图4a至4d分别示出根据本实用新型的第三实施例的半导体器件的俯视图以及三个不同位置的截面图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、 InP、GaN、SiC，以及IV族半导体，如Si、Ge、SiGe，优选Si或者SiGe。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、 PtSix、Ni₃Si、Pt、Ru、W、和所述各种导电材料的组合。栅极介质可以由SiO₂或介电常数大于SiO₂的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极介质的材料。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本实用新型的第一实施例的半导体器件的分解透视图。为了清楚起见，将半导体器件的多层结构以分离的方式绘制。然而，在实际的半导体器件中，半导体器件的多层结构彼此接触以形成整体的器件结构。

半导体器件100包括在半导体衬底101中形成的多个半导体鳍片 111，以及在半导体衬底101的主表面上形成的隔离层102。所述多个半导体鳍片111从隔离层102的开口向上方延伸。半导体鳍片111与栅极介质103和栅极导体105组成的多个栅叠层相交。隔离层102将半导体衬底101的主表面与栅极导体105彼此隔开。在半导体鳍片111的一部分长度上，栅极导体105覆盖半导体鳍片111的顶部表面和两个侧面的至少一部分。栅极介质103将栅极导体105和半导体鳍片111隔开。在栅极导体105的侧面可以形成栅极侧墙104。

在栅极导体105的两侧对半导体鳍片111掺杂形成源/漏区112。栅极侧墙104将栅极导体105和源/漏区112彼此隔开。

栅极导体105例如沿着与半导体鳍片111的长度方向大致垂直的方向延伸。如图1所示，多个半导体鳍片111排列成行，多个栅极导体105 排列成列，多个栅极导体105与多个半导体鳍片111由栅极介质隔开。

在该实施例中，半导体器件100中包括与多个栅极导体105和多个半导体鳍片111的数量相对应的多个FinFET。

单个FinFET的栅极导体105例如控制与之交叉的单个半导体鳍片 111(即，单个沟道)。经由连续的至少两个栅极导体开口121，在单个半导体鳍片111中形成相应的开口122，作为隔离结构，将多个FinFET 彼此隔开，从而实现晶体管间隔离。

根据优选的实施例，在半导体衬底101中还形成位于源/漏区112下方的穿通阻止层。穿通阻止层的掺杂类型与源/漏区112的掺杂类型相反，在穿通阻止层和源/漏区112之间形成PN结，以阻断源区和漏区之间经由半导体衬底101的漏电流路径。

根据优选的实施例，当形成的器件是N型FinFET时，源/漏接触可以沿着沟道区的纵向方向对沟道区施加拉应力，并且沿着沟道区的横向方向对沟道区施加压应力，以提高作为载流子的电子的迁移率。替代地，当晶体管是P型FinFET时，源/漏接触可以沿着沟道区的纵向方向对沟道区施加压应力，并且沿着沟道区的横向方向对沟道区施加拉应力，以提高作为载流子的空穴的迁移率。

图2示出根据本实用新型的第二实施例的半导体器件的分解透视图。为了清楚起见，将半导体器件的多层结构以分离的方式绘制。然而，在实际的半导体器件中，半导体器件的多层结构彼此接触以形成整体的器件结构。

半导体器件200包括在半导体衬底101中形成的多个半导体鳍片 111，以及在半导体衬底101的主表面上形成的隔离层102。所述多个半导体鳍片111从隔离层102的开口向上方延伸。半导体鳍片111与栅极介质103和栅极导体105组成的多个栅叠层相交。隔离层102将半导体衬底101的主表面与栅极导体105彼此隔开。在半导体鳍片111的一部分长度上，栅极导体105覆盖半导体鳍片111的顶部表面和两个侧面的至少一部分。栅极介质103将栅极导体105和半导体鳍片111隔开。在栅极导体105的侧面可以形成栅极侧墙104。

在栅极导体105的两侧，在半导体鳍片111的顶部表面和侧面上外延生长形成外延层且掺杂形成源/漏区112。在半导体鳍片111由Si或 SiGe组成的情形下，外延层的自由表面是外延生长形成的晶面，从而具有近似菱形的截面形状，如图2所示。栅极侧墙104将栅极导体105和源/漏区112彼此隔开。

栅极导体105例如沿着与半导体鳍片111的长度方向大致垂直的方向延伸。如图2所示，多个半导体鳍片111排列成行，多个栅极导体105 排列成列，多个栅极导体105与多个半导体鳍片111由栅极介质隔开。在该实施例中，单个FinFET横跨多个半导体鳍片111(即，多个沟道) 的栅极导体105和源/漏区112。

在该实施例中，半导体器件200中包括与多个栅极导体105的数量相对应的多个FinFET，在图中例如是5个FinFET。经由连续的至少两个栅极导体开口121，在多个半导体鳍片111中形成相应的开口122，作为隔离结构，在单个FinFET中将多个半导体鳍片111的一部分断开以控制沟道数量，从而实现晶体管内隔离。开口122去除半导体鳍片111在开口121中的暴露部分，并且向下延伸至半导体衬底101中。

进一步地，半导体器件200还包括位于栅极导体105和源/漏区112 上方的层间介质层。该层间介质层填充开口121和122。在层间介质层中形成到达栅极导体105和源/漏区112的通道孔，以及在通道孔中填充金属材料以形成源/漏接触。在半导体器件200中，相邻半导体鳍片111 上的外延层横向扩展且最终彼此接触，从而形成横跨多个半导体鳍片 111的源/漏区112。优选地，源/漏接触在一边邻近122开口的位置接触源/漏区，与两边都邻近栅极导体的源/漏接触比较，可以减少和栅极导体的寄生电容。更优选地，源/漏接触在两边都邻近122开口之间的源/ 漏区上(也就是被夹在两个122开口之间)，可以进一步减少它和栅极导体之间的寄生电容。

优选地，相邻122开口之间的源/漏区外延层同时可以起到导电路径效果，在它上方可以形成金属接触区，通过122开口之间的源/漏区外延层和相邻半导体器件的源/漏区112外延层实现导电通道，因而可以增加源/漏区和金属接触区的面积，从而减少接触电阻。

根据第二实施例的半导体器件的其他方面与第一实施例相同，在此不再详述。

图3示出根据本实用新型的第三实施例的半导体器件的分解透视图。为了清楚起见，将半导体器件的多层结构以分离的方式绘制。然而，在实际的半导体器件中，半导体器件的多层结构彼此接触以形成整体的器件结构。进一步地，图4a示出根据本实用新型的第三实施例的半导体器件的俯视图。图4b、4c和4d分别示出沿图4a中线AA、线BB和线CC 截取的截面图。

半导体器件300包括在半导体衬底101中形成的多个半导体鳍片 111，以及在半导体衬底101的主表面上形成的隔离层102。所述多个半导体鳍片111从隔离层102的开口向上方延伸。半导体鳍片111与栅极介质103和栅极导体105组成的多个栅叠层相交。隔离层102将半导体衬底101的主表面与栅极导体105彼此隔开。在半导体鳍片111的一部分长度上，栅极导体105覆盖半导体鳍片111的顶部表面和两个侧面的至少一部分。栅极介质103将栅极导体105和半导体鳍片111隔开。在栅极导体105的侧面可以形成栅极侧墙104。

在栅极导体105的两侧，在半导体鳍片111的顶部表面和侧面上外延生长形成外延层且掺杂形成源/漏区112。在半导体鳍片111由Si或 SiGe组成的情形下，外延层的自由表面是外延生长形成的晶面，从而具有近似菱形的截面形状，如图3所示。

栅极导体105例如沿着与半导体鳍片111的长度方向大致垂直的方向延伸。如图3所示，多个半导体鳍片111排列成行，多个栅极导体105 排列成列，多个栅极导体105与多个半导体鳍片111由栅极介质隔开。在该实施例中，单个FinFET横跨多个半导体鳍片111(即，多个沟道) 的栅极导体105和源/漏区112。

在该实施例中，半导体器件300中包括与多个栅极导体105的数量相对应的多个FinFET，在图中例如是3个FinFET，组成逻辑单元区的一部分，例如P型FinFET的一部分。如图3所示，在5个半导体鳍片 111中，2个半导体鳍片在长度方向上连续断开，3个半导体鳍片在长度方向上连续延伸以提供沟道。因此，在3个FinFET中，每个FinFET包括并联的3个沟道。尽管多个栅极导体105和多个半导体鳍片111沿着各自的长度方向断开，但源/漏区112仍然是完整的。也即，在多个栅极导体105的两侧，不论是否形成开口121，源/漏区112均得以保留以增加与源/漏接触的接触面积，从而降低接触电阻。在逻辑单元区的两侧，栅极导体105完全去除，在所有的半导体鳍片111中形成相应的开口，作为隔离结构，将逻辑单元区的FinFET与相邻逻辑单元区的FinFET 彼此隔开，从而实现单元区隔离。同时这单元间隔离可以单独用在P性 FINFET区或者FINFET区之间的隔离。优选地，单元间隔离也可以是有两个相邻的栅极导体105组成。这两个相邻的栅极导体被完全去除，在所有的半导体鳍片111中形成相应的开口，作为隔离结构。这种单元间隔离由于保留了它们之间的源/漏区，具有良好的机械性能。同一个最基本单元区的P型器件都在同一个N阱里面。同一个最基本单元区的N型器件都在同一个P阱里面。

在逻辑单元区的内部，经由连续的至少两个栅极导体开口121，在多个半导体鳍片111中形成相应的开口122，作为隔离结构，在多个 FinFET中分别将多个半导体鳍片111的一部分断开以控制沟道数量，从而实现晶体管内隔离。开口122去除半导体鳍片111在开口121中的暴露部分，并且向下延伸至半导体衬底101中。

进一步地，半导体器件300还包括位于栅极导体105和源/漏区112 上方的层间介质层。该层间介质层填充开口121和122。在层间介质层中形成到达栅极导体105和源/漏区112的通道孔，以及在通道孔中填充金属材料以形成源/漏接触。

在半导体器件300中，相邻半导体鳍片111上的外延层横向扩展且最终彼此接触，从而形成横跨多个半导体鳍片111的源/漏区112。此外，该源/漏区112采用外延层可以增加与源/漏接触的接触面积，从而降低接触电阻。

根据第三实施例的半导体器件的其他方面与第一实施例相同，在此不再详述。

根据上述的各个实施例，隔离结构包括在多个相邻栅极导体105中形成的开口121，以及在至少一个半导体鳍片111中形成的开口122，开口122位于开口121下方。

该隔离结构形成的方法包括在栅极导体105和源/漏区112形成后执行的多个步骤。源/漏区112比栅极导体105的顶部低，沉积绝缘材料(比如氧化硅等)完全覆盖栅极导体105和源/漏区112；在通过化学机械平坦化暴露出栅极导体105的顶部，同时源/漏区112没有暴露。通过光刻技术在多个相邻栅极导体105上形成抗蚀剂掩模，选择性刻蚀栅极导体105，不刻蚀沉积的绝缘材料，然后刻蚀下方的栅极介质103，形成开口 121。这可以是自对准工艺，暴露出该多个相邻栅极下方的半导体鳍片 111和隔离层102，然后选择性刻蚀暴露的半导体鳍片111，并且可以往下延伸至半导体衬底中，形成开口122。

优选地，这开口122中的栅极导体105是紧邻的。由于他们之间的源/漏区112仍然保留完整，在有很好隔离效果的同时，可以减少隔离结构引入的应力，改善半导体器件的机械强度。

进一步地，在开口122形成后，沉积绝缘材料，它填充开口121和 122，绝缘材料可以是多层结构，包括衬层和填充层，进行化学机械平坦化，然后沉积绝缘材料形成层间介质层，形成穿透包括层间介质层的绝缘材料。到达栅极导体105和源/漏区112的通道孔，以及在通道孔中填充金属材料以形成源/漏接触。它也叫做金属接触区。

在形成源/漏接触之后，可以在所得到的半导体结构上形成层间介质层、位于层间介质层中的通孔、位于层间介质层上表面的布线或电极，从而完成半导体器件的其他部分。

根据优选的实施例，可以采用替代栅技术形成栅叠层。首先形成假栅叠层，其中，假栅极介质通常是氧化硅，假栅极导体通常是多晶硅，然后形成源/漏区112，沉积绝缘材料(比如氧化硅等)完全覆盖栅极和源/漏区112；再通过化学机械平坦化暴露出假栅极导体的顶部，同时源/ 漏区112没有暴露，选择性去掉假栅极导体和假栅极介质，再沉积栅极介质103(通常是高介电常数介质)和栅极导体105(通常包括功函数金属层和导电金属层)。进一步地，采用上述的方法形成断开多个相邻栅极导体和至少一个半导体鳍片的隔离结构。

本实用新型也适合应用在采用纳米线替代半导体鳍片的半导体器件中。该半导体器件包括：衬底；位于所述衬底上的多条纳米线，所述多条纳米线沿第一方向延伸；多个栅叠层，所述多个栅叠层与所述多条纳米线相交，分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和相对应的半导体鳍片之间，所述多个栅叠层的栅极导体沿第二方向延伸；栅极侧墙，位于所述多个栅叠层的栅极导体的相对侧面上；源/ 漏区，位于所述多条纳米线中并且与所述多个栅叠层相邻；以及隔离结构，沿所述第一方向断开个至少一个半导体鳍片，以及沿所述第二方向断开多个相邻栅极导体，其中，所述隔离结构包括在所述多个相邻栅极导体中形成的第一开口，以及在所述至少一个半导体鳍片中形成的第二开口，所述第二开口位于所述第一开口下方。采用纳米线和半导体鳍片的半导体器件很相似。只是它是环栅结构。在本实用新型工艺流程中的区别就是在开口121形成后，去掉暴露的纳米线以形成开口122，不一定需要往下延伸至衬底。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。在附图中没有示出填充隔离结构的开口121和122的绝缘材料和上面的层间绝缘层。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。

Claims (15)

1.一种半导体器件，其特征在于，包括：

半导体衬底，包括多个半导体鳍片，所述多个半导体鳍片沿第一方向延伸；

多个栅叠层，所述多个栅叠层与所述多个半导体鳍片相交，分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和相对应的半导体鳍片之间，所述多个栅叠层的栅极导体沿第二方向延伸；

栅极侧墙，位于所述多个栅叠层的栅极导体的相对侧面上；

源/漏区，位于所述多个半导体鳍片中并且与所述多个栅叠层相邻；以及

隔离结构，沿所述第一方向断开个至少一个半导体鳍片，以及沿所述第二方向断开多个相邻栅极导体，

其中，所述隔离结构包括在所述多个相邻栅极导体中形成的第一开口，以及在所述至少一个半导体鳍片中形成的第二开口，所述第二开口位于所述第一开口下方。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一方向为所述多个半导体鳍片的长度方向，所述第二方向为所述多个栅叠层的栅极导体的长度方向。

3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括多个逻辑单元区，所述第一开口在相邻的逻辑单元区之间延伸，使得位于所述第一开口下方的第二开口将相邻的逻辑单元区之间的半导体鳍片断开，从而沿所述第一方向提供单元区隔离。

4.根据权利要求1所述的半导体器件，其特征在于，所述第一开口横跨所述至少一个半导体鳍片，使得位于所述第一开口下方的第二开口将共用所述至少一个半导体鳍片的不同晶体管彼此隔开，从而沿所述第一方向提供晶体管间隔离。

5.根据权利要求1所述的半导体器件，其中，所述第一开口横跨所述至少一个半导体鳍片，使得位于所述第一开口下方的第二开口将晶体管中并联的多个半导体鳍片中的一部分半导体鳍片断开，以控制沟道数量，从而提供晶体管内隔离。

6.根据权利要求1至5中任一项所述的半导体器件，其特征在于，所述源/漏区包括从所述多个半导体鳍片的顶部表面和侧面生长的外延层，所述多个半导体鳍片的外延层横向扩展且彼此接触，从而在晶体管中将多个半导体鳍片并联形成多个沟道。

7.根据权利要求6所述的半导体器件，其特征在于，所述外延层具有近似菱形的截面形状，并且，所述外延层的顶部表面是外延生长的自由表面。

8.根据权利要求1所述的半导体器件，其特征在于，还包括：位于所述半导体衬底和所述栅极导体之间的隔离层，所述多个半导体鳍片从所述隔离层的开口中延伸至所述栅极导体的下方。

9.根据权利要求1所述的半导体器件，其特征在于，还包括：位于所述栅极导体和所述源/漏区上方的层间介质层，所述层间介质层填充所述第一开口和所述第二开口。

10.根据权利要求9所述的半导体器件，其特征在于，还包括：贯穿所述层间介质层到达所述源/漏区的源/漏接触。

11.根据权利要求10所述半导体器件，其特征在于，所述源/漏接触邻近所述第一开口。

12.根据权利要求1所述的半导体器件，其特征在于，还包括：位于所述源/漏区下方的穿通阻止层，所述穿通阻止层的掺杂类型与所述源/漏区的掺杂类型相反以形成PN结。

13.根据权利要求1所述的半导体器件，其特征在于，所述第一开口的侧壁为所述栅极侧墙。

14.根据权利要求1所述的半导体器件，其特征在于，所述第二开口去除所述至少一个半导体鳍片在所述第一开口中的暴露部分，并且向下延伸至所述半导体衬底中。

15.一种半导体器件，其特征在于，包括：

衬底；

位于所述衬底上的多条纳米线，所述多条纳米线沿第一方向延伸；

多个栅叠层，所述多个栅叠层与所述多条纳米线相交，分别包括栅极导体和栅极介质，所述栅极介质位于所述栅极导体和相对应的半导体鳍片之间，所述多个栅叠层的栅极导体沿第二方向延伸；

栅极侧墙，位于所述多个栅叠层的栅极导体的相对侧面上；

源/漏区，位于所述多条纳米线中并且与所述多个栅叠层相邻；以及

隔离结构，沿所述第一方向断开个至少一个半导体鳍片，以及沿所述第二方向断开多个相邻栅极导体，

其中，所述隔离结构包括在所述多个相邻栅极导体中形成的第一开口，以及在所述至少一个半导体鳍片中形成的第二开口，所述第二开口位于所述第一开口下方。

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