CN116941020A - 半导体结构及其形成方法与工作方法 - Google Patents

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Abstract

一种半导体结构及其形成方法与工作方法，其中半导体结构包括：衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；位于所述衬底上的若干第一鳍部，若干所述第一鳍部与第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；位于所述第一隔离区上的多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接。本发明有利于在集成度高的半导体结构中实现相邻有源区之间的电隔离，有利于提高半导体结构的性能。

Description

半导体结构及其形成方法与工作方法 技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法与工作方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅第一介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
为了使相邻的晶体管之间电隔离，可在晶体管的边界处形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了单扩散隔断(Single Diffusion Break，简称SDB)技术以及双扩散隔断(Double Diffusion Break，简称DDB)技术。
然而，现有方法在形成半导体结构的过程中仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法与工作方法，能够提高半导体结构的性能，提高所形成的半导体结构的集成度。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；位于所述衬底上的若干第一鳍部，若干所述第一鳍部与第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨 相邻所述第一有源区以及所述第一有源区之间的第一隔离区；位于所述第一隔离区上的多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接。
可选的，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部的顶部表面；第一栅极结构包括位于所述第一鳍部表面的第一部分以及位于所述隔离层表面的第二部分；所述第一电互连结构与所述第二部分电连接。
可选的，位于所述衬底上的第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁。
可选的，所述第一电互连结构包括若干分别位于所述第一栅极结构顶部表面的插塞以及位于若干所述插塞上的互连层，若干所述插塞相互分立。
可选的，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面，部分所述插塞还位于所述第一介质层内。
可选的，所述第一电互连结构包括位于相邻所述第一栅极结构顶部表面的插塞以及位于所述插塞上的互连层，所述插塞还位于相邻所述第一栅极结构之间的第一介质层表面。
可选的，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面，部分所述插塞还位于所述第一介质层内。
可选的，还包括：位于所述第一有源区上的第二栅极结构，所述第二栅极结构沿所述第二方向横跨所述第一鳍部。
可选的，所述衬底还包括第二区；位于所述第二区上的若干第二鳍部，若干所述第二鳍部与所述第一方向平行且沿所述第二方向排列；位于所述第二区上的多个第三栅极结构，所述第三栅极结构横跨所述第二鳍部，且部分所述第三栅极结构与所述第二栅极结构连接。
可选的，所述衬底还包括第二区，所述第二区包括沿所述第一方向排布的多个第二有源区以及位于相邻所述第二有源区之间的第二隔离区；位于所述第二区上的若干第三鳍部，若干所述第三鳍部与所述第一方向平行且沿第二方向排列，所述第三鳍部横跨相邻所述第二有源区以及所述第二有源区之间的第二隔离区；位于所述第二隔离区上的多个第四栅极结构，所述第四栅极结构沿所述第二方向横跨所述第三鳍部，且所述第四栅极结构与所述第一栅极结构在第二方向上彼此间隔开；若干第二电互连结构，所述第二电互连结构与所述第四栅极结构电连接。
可选的，还包括：位于所述第二有源区上的第五栅极结构，所述第五栅极结构沿所述第二方向横跨所述第三鳍部，且所述第五栅极结构与所述第二栅极结构连接。
可选的，还包括：位于各所述第一栅极结构两侧以及所述第二栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；位于各所述第三栅极结构两侧的所述第二鳍部内的第二源漏掺杂层，所述第二源漏掺杂层内具有第二源漏离子。
可选的，所述第一源漏离子与所述第二源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
可选的，还包括：位于所述第一源漏掺杂层上的第一导电层以及位于所述第二源漏掺杂层上的第二导电层。
可选的，还包括：位于各所述第一栅极结构两侧以及所述第二栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；位于各所述第四栅极结构两侧以及所述第五栅极结构两侧的所述第三鳍部内的第三源漏掺杂层，所述第三源漏掺杂层内具有第三源漏离子。
可选的，所述第一源漏离子与所述第三源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第三源漏离子包括P型离子或N型离子。
可选的，还包括：位于所述第一源漏掺杂层上的第一导电层以及位于所述第三源漏掺杂层上的第三导电层。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；在所述第一区上形成若干第一鳍部，所述第一鳍部与所述第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；在所述第一隔离区上形成多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；在所述第一栅极结构上形成若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接。
可选的，在形成所述第一鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部的顶部表面。
可选的，在形成所述第一鳍部之后且形成第一栅极结构之前，还包括：在所述第一隔离区形成多个第一伪栅极结构，所述第一伪栅极结构横跨所述第一鳍部；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一伪栅极结构的侧壁且暴露出所述第一伪栅极结构的顶部表面。
可选的，所述第一栅极结构的形成方法包括：去除所述第一伪栅极结构，在所述第一介质层内形成第一栅极开口；在所述第一栅极开口内形成所述第一栅极结构。
可选的，在形成所述第一栅极结构之后，还包括：在所述第一介质层以及所述第一栅极结构上形成第二介质层，所述第一电互连结构位于所述第二介质层内。
可选的，所述第一电互连结构的形成方法包括：在所述第二介质层内形成多个相互分立的接触孔，所述接触孔底部分别暴露出各所述第一栅极结构的顶部表面；在所述接触孔内形成插塞；在所述插塞上形成互连层。
可选的，在形成所述接触孔之前，还包括：回刻蚀部分所述第一栅极结构，至所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。
可选的，所述第一电互连结构的形成方法包括：在所述第二介质层内形成接触孔，所述接触孔底部暴露出相邻的多个所述第一栅极结构以及第一栅极结构之间的第一介质层的顶部表面；在所述接触孔内形成插塞；在所述插塞上形成互连层。
可选的，在形成所述接触孔之前，还包括：回刻蚀部分所述第一栅极结构，至所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。
相应的，本发明还提供一种半导体结构的工作方法，包括：提供半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；位于所述衬底上的若干第一鳍部，若干所述第一鳍部与第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；位于所述第一隔离区上的多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接；所述工作方法包括：对所述第一电互连结构施加电压，使所述第一栅极结构底部的沟道区关断。
可选的，所述半导体结构还包括：位于各所述第一栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；所述工作方法还包括：当所述第一源漏离子为N型 离子时，对所述第一电互连结构施加负压；当所述第一源漏离子为P型离子，对所述第一电互连结构施加正压。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体结构，包括多个第一有源区以及位于相邻有源区之间的第一隔离区，横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区的第一鳍部，位于第一隔离区上的多个第一栅极结构，所述第一栅极结构横跨所述第一鳍部，与第一栅极结构电连接的若干第一电互连结构。所述第一电互连结构通过对所述第一栅极结构提供关断信号，以使位于第一隔离区的第一鳍部的内的沟道处于关断状态，使第一栅极结构处于失效状态，从而将第一隔离区两侧的第一有源区电隔离，不需要通过去除第一栅极结构形成隔离结构的手段达到隔离效果，从而有利于在半导体结构集成度高的情况下仍能实现有效电隔离；并且，第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区，不需要切断第一鳍部的第一隔离区，避免第一鳍部的切断结构造成布局依赖效应，有利于提高半导体结构的性能。
本发明提供的形成方法中，形成横跨相邻所述第一有源区和第一有源区之间的第一隔离区的第一鳍部，在所述第一隔离区上形成横跨所述第一鳍部的多个第一栅极结构，在所述第一栅极结构上形成若干第一电互连结构；通过第一电互连结构对所述第一栅极结构提供关断信号，使所述第一栅极结构底部的沟道区处于关断状态，从而实现第一隔离区两侧的第一有源区之间的电隔离，不需要通过去除第一栅极结构形成隔离结构的手段达到隔离效果，从而有利于在半导体结构集成度高的情况下仍能实现有效电隔离；并且，第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区，不需要切断第一鳍部的第一隔离区，避免第一鳍部的切断结构造成布局依赖效应，有利于提高半导体结构的性能。
本发明提供的工作方法，通过对第一电互连结构施加电压，使第 一电互连结构对所述第一栅极结构提供关断信号，使第一栅极结构底部的沟道区处于关断状态，从而实现第一隔离区两侧的第一有源区之间的电隔离，不需要通过去除第一栅极结构形成隔离结构的手段达到隔离效果，从而有利于在半导体结构集成度高的情况下仍能实现有效电隔离；并且，第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区，不需要切断第一鳍部的第一隔离区，避免第一鳍部的切断结构造成布局依赖效应，有利于提高半导体结构的性能。
附图说明
图1至图2是一实施例中半导体结构的结构示意图；
图3至图25是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图；
图26至图32是本发明另一实施例中半导体结构形成过程的结构示意图。
具体实施方式
由背景技术可知，目前通常采用DDB或SDB技术来实现相邻晶体管之间的电隔离，但是仍存在诸多问题。现结合附图进行具体说明。
图1和图2是一实施例中半导体结构的俯视结构示意图。
参考图1，所述半导体结构包括：衬底100，所述衬底100包括沿第一方向X排布的第一有源区A1、隔离区B1和第二有源区A2，所述隔离区B1位于所述第一有源区A1和第二有源区A2之间；位于所述衬底100上的若干第一鳍部101和若干第二鳍部102，所述第一鳍部101和所述第二鳍部102沿第二方向Y排列，所述第一方向X与所述第二方向Y垂直，所述第一鳍部101和所述第二鳍部102内具有隔离开口103，所述隔离开口103沿所述第二方向Y贯穿所述第一鳍部101和所述第二鳍部102，且所述隔离开口103位于所述隔离区B1上；位于所述第一有源区A1和所述第二有源区A2上的若干第一栅极结构104，位于所述隔离区B1的若干第二栅极结构105，所述 第一栅极结构104和所述第二栅极结构105横跨所述第一鳍部101和第二鳍部102。
参考图2，在上述半导体结构中，为了实现第一有源区A1和第二有源区A2之间的电隔离，还会去除隔离区B1上的第二栅极结构105，形成栅极开口，然后在栅极开口中形成隔离结构106，通过隔离结构106实现隔离效果。
上述半导体结构中，一方面，由于在第一鳍部101和第二鳍部102内具有隔离开口103，在小型化半导体器件的制造过程中，隔离开口103会对周围的器件布局产生影响，即会产生局部依赖效应(Layout Dependence Effect，LDE)，不利于半导体结构的性能；另一方面，每一个隔离区形成一个栅极结构且这一栅极结构被移除形成隔离结构，会导致半导体结构的集成度降低。
为了解决上述问题，本发明实施例提供了一种半导体结构，第一电互连结构与位于第一隔离区上的多个第一栅极结构连接，通过对第一电互连结构施加电压对第一栅极结构提供关断信号，使第一栅极结构底部的沟道区处于关断状态，以使得第一栅极结构失效，从而实现第一隔离区两侧的第一有源区的电隔离，一方面，不需要去除第一栅极结构以形成隔离结构，可以提高半导体结构的集成度；另一方面，第一鳍部不需要在第一隔离区进行切断，从而可以避免第一鳍部的切断结构造成的布局效应依赖，有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图25是本发明一实施例中半导体结构形成过程各步骤对应的结构示意图。
参考图3和图4，图3是半导体结构的俯视图，图4是图3沿C1-C1方向的剖面结构示意图，提供衬底200，所述衬底200包括第一区Ⅰ，所述第一区Ⅰ包括沿第一方向X排布的多个第一有源区A1以及位于 相邻所述第一有源区A1之间的第一隔离区B1。
本实施例中，所述衬底200还包括第二区Ⅱ，所述第一区Ⅰ和所述第二区Ⅱ沿第二方向Y排布，所述第二方向Y与所述第一方向X垂直；在其他实施例中，也可以不包括第二区。
本实施例中，所述第二区Ⅱ不包括隔离区；在另一实施例中，所述第二区Ⅱ包括沿第一方向X排布的多个第二有源区以及位于相邻所述第二有源区之间的第二隔离区。
本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在所述第一区Ⅰ上形成若干第一鳍部201，所述第一鳍部201与所述第一方向X平行且沿所述第二方向Y排列，所述第一鳍部201横跨相邻所述第一有源区A1以及所述第一有源区A1之间的第一隔离区B1。
本实施例中，还包括：在所述第二区Ⅱ上形成若干第二鳍部202，所述第二鳍部202与所述第一方向X平行且沿所述第二方向Y排列。
本实施例中，所述第一鳍部201和所述第二鳍部202的材料为硅；在其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
参考图5，图5是沿第二方向Y的剖面示意图，在形成所述第一鳍部201之后，在所述衬底200上形成隔离层203，所述隔离层203覆盖所述第一鳍部201和所述第二鳍部202的部分侧壁，且所述隔离层203的顶部表面低于所述第一鳍部201和第二鳍部202的顶部表面。
本实施例中，所述隔离层203的形成方法包括：在所述衬底200上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层203，所述隔离层203的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
所述隔离层203的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层203的材料采用氧化硅。
在形成所述隔离层203之后，还包括：在所述第一隔离区B1上形成多个第一栅极结构，所述第一栅极结构沿所述第二方向Y横跨所述第一鳍部201；在所述第一有源区A1上形成第二栅极结构，所述第二栅极结构沿所述第二方向Y横跨所述第一鳍部201；在所述第二区Ⅱ上形成第三栅极结构，所述第三栅极结构沿所述第二方向横跨所述第二鳍部202，且部分所述第三栅极结构与所述第二栅极结构连接；在所述衬底200上形成第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁。具体形成过程包括：
参考图6至图8，图6是半导体结构的俯视图，图7是图6沿C2-C2方向的剖面结构示意图，图8是图6沿D1-D2方向的剖面结构示意图，在所述第一隔离区B1上形成多个第一伪栅极结构204，所述第一伪栅极结构204横跨所述位于所述第一隔离区B1上的第一鳍部201。
本实施例中，所述第一伪栅极结构204包括位于所述第一鳍部201表面的第一部分以及位于所述隔离层203上的第二部分。
本实施例中，还包括：在所述第一有源区A1上形成若干第二伪栅极结构205，所述第二伪栅极结构205横跨位于所述第一有源区A1上的第一鳍部201；在所述第二区Ⅱ上形成第三伪栅极结构206，所述第三伪栅极结构206横跨所述第二鳍部202，部分所述第三伪栅极结构206与所述第二伪栅极结构205连接，部分所述第三伪栅极结构206与所述第一伪栅极结构204连接。
本实施例中，所述第一伪栅极结构204、所述第二伪栅极结构205和所述第三伪栅极结构206同时形成。
本实施例中，所述第一伪栅极结构204的形成方法包括：在所述隔离层203上形成第一伪栅介质层(未图示)；在所述第一伪栅介质层上形成第一伪栅极层(未标示)；在所述第一伪栅极层以及所述第 一伪栅介质层的侧壁上形成第一侧墙(未标示)。
本实施例中，所述第一伪栅介质层的材料采用氧化硅；在其他实施例中，所述第一伪栅介质层材料还可以采用氮氧化硅。
本实施例中，所述第一伪栅层的材料采用多晶硅。
本实施例中，所述第二伪栅极结构205的形成方法包括：在所述隔离层203上形成第二伪栅介质层(未图示)；在所述第二伪栅介质层上形成第二伪栅层(未标示)；在所述第二伪栅层和所述第二伪栅介质层的侧壁上形成第二侧墙(未标示)。
本实施例中，所述第二伪栅介质层的材料与所述第一伪栅介质层的材料相同，且所述第二伪栅层的材料与所述第一伪栅层的材料也相同。
本实施例中，所述第三伪栅极结构206的形成方法包括：在所述隔离层203上形成第三伪栅介质层(未图示)；在所述第三伪栅介质层上形成第三伪栅层(未标示)；在所述第三伪栅层和所述第三伪栅介质层的侧壁上形成第三侧墙(未标示)。
本实施例中，所述第三伪栅介质层的材料与所述第一伪栅介质层的材料相同，且所述第三伪栅层的材料与所述第一伪栅层的材料也相同。
参考图9和图10，图9和图7的剖切方向一致，图10和图8的剖切方向一致，以所述第一伪栅极结构204和所述第二伪栅极结构205为掩膜刻蚀所述第一鳍部201，在所述第一鳍部201内形成若干第一源漏开口(未标示)；以所述第三伪栅极结构206为掩膜刻蚀所述第二鳍部202，在所述第二鳍部202内形成若干第二源漏开口(未标示)；在所述第一源漏开口内形成第一源漏掺杂层207；在所述第二源漏开口内形成第二源漏掺杂层208。
本实施例中，在所述第一源漏开口内形成所述第一源漏掺杂层207的方法包括：采用外延生长工艺在所述第一源漏开口内形成第一 外延层(未标示)；在所述外延生长过程中对所述第一外延层进行原位掺杂，在所述第一外延层内掺入第一源漏离子，形成所述第一源漏掺杂层207。
本实施例中，在所述第二源漏开口内形成所述第二源漏掺杂层208的方法包括：采用外延生长工艺在所述第二源漏开口内形成第二外延层(未标示)；在所述外延生长过程中对所述第二外延层进行原位掺杂，在所述第二外延层内掺入第二源漏离子，形成所述第二源漏掺杂层208。
本实施例中，所述第一源漏离子与所述第二源漏离子的电学类型不同；所述第一源漏离子采用P型离子，所述第二源漏离子采用N型离子。在其他实施例中，所述第一源漏离子还可以采用N型离子，所述第二源漏离子采用P型离子。
参考图11和图12，图11和图9的剖切方向一致，图12和图10的剖切方向一致，在形成所述第一源漏掺杂层207和所述第二源漏掺杂层208之后，在所述衬底200上形成第一介质层209，所述第一介质层209覆盖所述第一伪栅极结构20、第二伪栅极结构206和所述第三伪栅极结构206的侧壁。
本实施例中，所述第一介质层209的形成方法包括：在所述衬底200上形成第一初始介质层(未图示)，所述第一初始介质层覆盖所述第一源漏掺杂层207、第二源漏掺杂层208、第一伪栅极结构204、第二伪栅极结构205以及第三伪栅极结构206；对所述第一初始介质层进行平坦化处理，直至暴露出所述第一伪栅极结构204、第二伪栅极结构205以及第三伪栅极结构206的顶部表面为止，形成所述第一介质层209。
本实施例中，所述第一介质层209的材料采用氧化硅；在其他实施例中，所述第一介质层的材料还可以为低K介质材料(低K介质材料指相对介电常数低于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数低于2.5的介质材料)。
参考图13和图14，图13是半导体结构的俯视图，图14是图13沿E1-E1方向的剖面结构示意图，在所述第一伪栅极结构204和所述第三伪栅极结构206之间形成栅极隔离结构210。
本实施例中，形成所述栅极隔离结构210的步骤包括：在所述第一介质层209上形成掩膜层(未图示)，所述掩膜层暴露出位于所述第一区Ⅰ和第二区Ⅱ之间隔离层203上的部分所述第一伪栅极结构204和第三伪栅极结构206；以所述掩膜层为掩膜，刻蚀部分所述第一伪栅极结构204和部分所述第三伪栅极结构，直至暴露出所述隔离层203的表面，形成凹槽(未标示)；在所述凹槽内形成栅极隔离结构210。
参考图15至图17，图15是半导体结构的俯视图，图16与图11的剖切方向一致，图17与图12的剖切方向一致，去除所述第一伪栅极结构204，在所述第一介质层209内形成第一栅极开口(未标示)；在所述第一栅极开口内形成第一栅极结构211；去除所述第二伪栅极结构205，在所述第一介质层209内形成第二栅极开口(未标示)；在所述第二栅极开口内形成所述第二栅极结构212；去除所述第三伪栅极结构206，在所述第一介质层209内形成第三栅极开口(未标示)；在所述第三栅极开口内形成所述第三栅极结构213。
本实施例中，所述第一栅极结构211包括位于所述第一鳍部201表面的第一部分214以及位于所述隔离层203表面的第二部分215。
本实施例中，具体去除所述第一伪栅极结构204的第一伪栅介质层和第一伪栅极层、所述第二伪栅极结构205的第二伪栅介质层和第二伪栅极层以及第三伪栅极结构206的第三伪栅介质层和第三伪栅极层。
本实施例中，所述第一栅极结构211包括：第一栅介质层(未图示)以及位于所述第一栅介质层上的第一栅极层(未标示)；所述第二栅极结构212包括：第二栅介质层(未图示)以及位于所述第二栅介质层上的第二栅极层(未标示)；所述第三栅极结构213包括：第 三栅介质层(未图示)以及位于所述第三栅介质层上的第三栅极层(未标示)。
本实施例中，所述第一栅介质层、所述第二栅介质层和所述第三栅介质层的材料包括高K介质材料。
所述第一栅极层、所述第二栅极层和所述第三栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。本实施例中，所述第一栅极层、所述第二栅极层和所述第三栅极层的材料采用钨。
参考图18和图19，图18是半导体结构省略隔离层、第一介质层、第二介质层的俯视图，图19是图18沿C3-C3方向的剖面结构示意图，在所述第一介质层209、所述第一栅极结构211、第二栅极结构212以及所述第三栅极结构213上形成第二介质层216。
本实施例中，所述第二介质层216的材料采用氧化硅；在其他实施例中，所述第二介质层的材料还可以为低K介质材料(低K介质材料指相对介电常数低于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数低于2.5的介质材料)。
本实施例中，形成所述第二介质层216后，在所述第二介质层216内形成多个相互分立的接触孔(未标示)，所述接触孔底部分别暴露出各所述第一栅极结构211的第二部分215的顶部表面；在各所述接触孔内形成插塞217。
本实施例中，所述插塞217的数量与所述第一栅极结构211的数量相同，每个所述插塞217分别与所述第一栅极结构211的第二部分215连接。
本实施例中，所述第一栅极结构211的顶部表面与所述第一介质层209的顶部表面齐平，所述插塞217的底部表面与所述第一介质层209的顶部表面齐平。
在其他实施例中，参考图20，图20和图19的剖切方向一致， 所述第一栅极结构211顶部表面低于所述第一介质层209的顶部表面，所述第一栅极结构211顶部表面还具有覆盖层，所述覆盖层的顶部表面与所述第一介质层的顶部表面齐平，部分所述插塞217还位于所述第一介质层209内。
在该实施例中，在形成所述接触孔之前，还包括：回刻蚀部分所述第一栅极结构211，至所述第一栅极结构211的顶部表面低于所述第一介质层209的顶部表面。
在另一实施例中，参考图21，图21和图19的剖切方向一致，也可以在所述第二介质层216内形成一个接触孔(未标示)，所述接触孔底部暴露出相邻的多个第一栅极结构211的第二部分215的顶部表面以及第一栅极结构211之间的第一介质层209的顶部表面；在所述接触孔内形成插塞218。
在这一实施例中，所述插塞218的数量为一个，与多个第一栅极结构211的第二部分215同时电连接。
在这一实施例中，所述插塞218的底部表面与所述第一介质层209的顶部表面齐平。
在另一实施例中，参考图22，图22和图21的剖切方向一致，所述插塞218的底部表面也可以低于所述第一介质层209的顶部表面；在形成所述接触孔之前，回刻蚀所述第一栅极结构211，至所述第一栅极结构211的顶部表面低于所述第一介质层209的顶部表面。
继续参考图18，本实施例中，还包括：在第一有源区A1上的第一鳍部201两侧的第一源漏掺杂层207上形成源漏插塞220。
参考图23至图25，图23是半导体结构的俯视图，图24是图23沿C4-C4方向的剖面结构示意图，图25是半导体结构的简化立体结构图，形成所述插塞217后，在所述插塞217上形成上互连层219，所述插塞217和所述互连层219构成第一电互连结构，所述第一电互连结构与所述第一栅极结构211的第二部分215电连接。
本实施例中，还包括：在所述第一源漏掺杂层207上形成第一导电层(未图示)；在所述第二源漏掺杂层208上形成第二导电层(未图示)。
本实施例中，所述源漏插塞220也与所述互连层219构成互连结构。
参考图25，图25为半导体结构的简易电路图，当第一区I为PMOS区时，所述互连层219为Vdd，所述源漏插塞220与所述Vdd连接，所述插塞217与所述Vdd连接。
当第一区I为NMOS区时，所述互连层219为Vss，所述源漏插塞220与所述Vss连接，所述插塞217与所述Vss连接。
图26至图31是本发明另一实施例中半导体结构形成过程的结构示意图。
参考图26和图27，图26是半导体结构的俯视图，图27是图26沿C5-C5方向的剖面结构示意图，在这一实施例中，所述衬底200的第二区Ⅱ包括沿所述第一方向X排布的多个第二有源区A2和位于相邻所述第二有源区A2之间的第二隔离区B2。
在所述第二区Ⅱ形成若干第三鳍部301，所述第三鳍部301与所述第一方向X平行且沿第二方向Y排列，所述第三鳍部301横跨所述第二有源区A2和所述第二隔离区B2。
所述第三鳍部301的形成方法和材料与第一鳍部201的形成方法和材料相同，在此不再赘述。
所述隔离层203同样覆盖所述第三鳍部301的部分侧壁表面。
参考图28和图29，图28是半导体结构的俯视图，图29和图28的剖视方向一致，在所述第二隔离区B2形成多个第四栅极结构302，所述第四栅极结构302横跨所述第三鳍部301，且所述第四栅极结构302与所述第一栅极结构211在第二方向Y上彼此间隔开；在所述第二有源区A2上形成若干第五栅极结构303，所述第五栅极结构303 横跨所述第二有源区A2上的第三鳍部301，且所述第五栅极结构303与所述第二栅极结构212连接。
所述第四栅极结构302包括位于所述第三鳍部301表面的第三部分304以及位于所述隔离层203表面的第四部分305。
在这一实施例中，所述第四栅极结构302与第五栅极结构303的形成方法及材料与形成第一栅极结构211、第三栅极结构213相同，在此不再赘述。
在形成所述第四栅极结构302和所述第五栅极结构303之前，还包括：在第四栅极结构和第五栅极结构两侧的所述第三鳍部内形成第三源漏掺杂层306，所述第三源漏掺杂层306内具有第三源漏离子。
所述第三源漏离子与所述第一源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第三源漏离子包括P型离子或N型离子。
参考图30和图31，图29是半导体结构的俯视图，图31是图30沿C6-C6方向的剖面结构示意图，在所述第一介质层209上形成第二介质层216；在所述第二介质层216内形成第二电互连结构307，所述第二电互连结构307与所述第四栅极结构302的第四部分305电连接。
本实施例中，所述第二电互连结构307的形成方法与结构与第一电互连结构的形成方法与结构相同，在此不再赘述。
本实施例中，还包括：在第三源漏掺杂层306上形成第三导电层(未图示)。
结合参考图23、图24和图32，图32为半导体结构的简易结构示意图，相应的，本发明还提供了一种半导体结构，包括：衬底200，所述衬底200包括第一区Ⅰ，所述第一区Ⅰ包括沿第一方向X排布的多个第一有源区A1以及位于相邻所述第一有源区A1之间的第一隔离区B1；位于所述衬底200上的若干第一鳍部201，若干所述第一 鳍部201与第一方向X平行且沿第二方向Y排列，所述第二方向Y与所述第一方向X垂直，所述第一鳍部201横跨相邻所述第一有源区A1以及所述第一有源区A1之间的第一隔离区B1；位于所述第一隔离区B1上的多个第一栅极结构211，所述第一栅极结构211沿所述第二方向Y横跨所述第一鳍部201；若干第一电互连结构，所述第一电互连结构与所述第一栅极结构211电连接。
本实施例中，还包括：位于所述衬底200上的隔离层203，所述隔离层203覆盖所述第一鳍部201的部分侧壁，且所述隔离层203的顶部表面低于所述第一鳍部201的顶部表面；第一栅极结构211包括位于所述第一鳍部201表面的第一部分214以及位于所述隔离层203表面的第二部分215；所述第一电互连结构与所述第二部分215电连接。
本实施例中，还包括：位于所述第一有源区A1上的第二栅极结构212，所述第二栅极结构212沿所述第二方向Y横跨所述第一鳍部201。
本实施例中，还包括：位于所述衬底200上的第一介质层209，所述第一介质层209覆盖所述第一栅极结构211的侧壁。
本实施例中，所述第一电互连结构包括若干分别位于所述第一栅极结构211的第二部分215顶部表面的插塞217以及位于若干所述插塞217上的互连层219，若干所述插塞217相互分立。
本实施例中，所述第一栅极结构211的顶部表面与所述第一介质层209的顶部表面齐平。
参考图20，在另一实施例中，所述第一栅极结构211的顶部表面低于所述第一介质层209的顶部表面，部分所述插塞217还位于所述第一介质层209内。
本实施例中，还包括：位于所述第一介质层209上的第二介质层216，所述第一电互连结构位于所述第二介质层216内。
参考图21，在另一实施例中，所述第一电互连结构包括位于相邻所述第一栅极结构211顶部表面的插塞218以及位于所述插塞218 上的互连层219，所述插塞218还位于相邻所述第一栅极结构211之间的第一介质层209表面。
在这一实施例中，所述第一栅极结构211的顶部表面与所述第一介质层209的顶部表面齐平。
参考图22，在另一实施例中，所述第一栅极结构211的顶部表面低于所述第一介质层209的顶部表面，部分所述插塞218还位于所述第一介质层209内。
本实施例中，所述衬底200还包括第二区Ⅱ。
本实施例中，所述第二区Ⅱ不包括隔离区；在另一实施例中，所述第二区Ⅱ还包括沿第一方向X排布的多个第二有源区以及位于相邻所述第二有源区之间的第二隔离区。
本实施例中，还包括：位于所述第二区Ⅱ上的若干第二鳍部202，所述第二鳍部202与所述第一方向X平行且沿第二方向Y排列；位于所述第二区Ⅱ上的多个第三栅极结构213，所述第三栅极结构213横跨所述第二鳍部202，且部分所述第三栅极结构213与所述第二栅极结构212连接。
部分所述第三栅极结构213与所述第一栅极结构211之间具有栅极隔离结构210，所述栅极隔离结构210位于所述第一区Ⅰ和所述第二区Ⅱ之间的所述隔离层203上。
本实施例中，还包括：位于所述各所述第一栅极结构211两侧以及所述第二栅极结构212两侧的所述第一鳍部201内的第一源漏掺杂层207，且所述第一源漏掺杂层207内具有第一源漏离子；位于各所述第三栅极结构213两侧的所述第二鳍部202内的第二源漏掺杂层208，所述第二源漏掺杂层208内具有第二源漏离子。
本实施例中，所述第一源漏离子与所述第二源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
本实施例中，还包括：位于所述第一源漏掺杂层207上的第一导电层(未图示)以及位于所述第二源漏掺杂层208上的第二导电层(未 图示)。
在另一实施例中，参考图29和图30，所述第二区Ⅱ包括沿第一方向X排布的多个第二有源区A2以及位于相邻所述第二有源区A2之间的第二隔离区B2。
所述第二区Ⅱ上形成有若干第三鳍部301，若干所述第三鳍部301与所述第一方向X平行且沿第二方向Y排列，所述第三鳍部301横跨相邻所述第二有源区A2以及所述第二有源区A2之间的第二隔离区B2；位于所述第二隔离区B2上的多个第四栅极结构302，所述第四栅极结构302沿所述第二方向Y横跨所述第三鳍部301，且所述第四栅极结构302与所述第一栅极结构211在第二方向Y上彼此间隔开；若干第二电互连结构307，所述第二电互连结构307与所述第四栅极结构302电连接。
在这一实施例中，所述第二电互连结构的结构与第一电互连结构相同，在此不再赘述。
在这一实施例中，所述第四栅极结构302包括位于所述第三鳍部301表面的第三部分304以及位于所述隔离层203表面的第四部分305，所述第二电互连结构与所述第四部分305电连接。
在这一实施例中，还包括：位于所述第二有源区A2上的第五栅极结构303，所述第五栅极结构303沿所述第二方向Y横跨所述第三鳍部301，且所述第五栅极结构303与所述第二栅极结构212连接。
在这一实施例中，还包括：位于各所述第四栅极结构302两侧以及所述第五栅极结构303两侧的所述第三鳍部内的第三源漏掺杂层306，所述第三源漏掺杂层306内具有第三源漏离子。
所述第一源漏离子与所述第三源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第三源漏离子包括P型离子或N型离子。
在这一实施例中，还包括：位于所述第三源漏掺杂层306上的第 三导电层(未图示)。
本发明还提供了一种半导体结构的工作方法，包括：提供一半导体结构，所述半导体结构包括：衬底200，所述衬底200包括第一区Ⅰ，所述第一区Ⅰ包括沿第一方向X排布的多个第一有源区A1以及位于相邻所述第一有源区A1之间的第一隔离区B1；位于所述衬底200上的若干第一鳍部201，若干所述第一鳍部201与第一方向X平行且沿第二方向Y排列，所述第二方向Y与所述第一方向X垂直，所述第一鳍部201横跨相邻所述第一有源区A1以及所述第一有源区A1之间的第一隔离区B1；位于所述第一隔离区B1上的多个第一栅极结构211，所述第一栅极结构211沿所述第二方向Y横跨所述第一鳍部201；若干第一电互连结构，所述第一电互连结构与所述第一栅极结构211电连接；所述工作方法包括：对所述第一电互连结构施加电压，使所述第一栅极结构211底部的沟道区关断。
所述半导体结构还包括：位于各所述第一栅极结构211两侧的所述第一鳍部201内的第一源漏掺杂层207，且所述第一源漏掺杂层207内具有第一源漏离子；所述工作方法还包括：当所述第一源漏离子为N型离子时，对所述第一电互连结构施加负压；当所述第一源漏离子为P型离子，对所述第一电互连结构施加正压。
通过对第一电互连结构施加电压对第一栅极结构211提供关断信号，使第一栅极结构211底部的沟道区处于关断状态，以使得第一栅极结构211失效，从而实现第一隔离区B1两侧的第一有源区A1的电隔离，一方面，不需要去除第一栅极结构211以形成隔离结构，可以提高半导体结构的集成度；另一方面，第一鳍部201不需要在第一隔离区B1进行切断，从而可以避免第一鳍部201的切断结构造成的布局效应依赖，有利于提高半导体结构的性能。
在另一实施例中，所述半导体结构还包括：第二区Ⅱ，所述第二区Ⅱ包括沿第一方向X排布的多个第二有源区A2以及位于相邻所述第二有源区A2之间的第二隔离区B2；若干第三鳍部301，若干所述 第三鳍部301与所述第一方向X平行且沿第二方向Y排列，所述第三鳍部301横跨相邻所述第二有源区A2以及所述第二有源区A2之间的第二隔离区B2；位于所述第二隔离区B2上的多个第四栅极结构302，所述第四栅极结构302沿所述第二方向Y横跨所述第三鳍部301，且所述第四栅极结构302与所述第一栅极结构211在第二方向Y上彼此间隔开；若干第二电互连结构307，所述第二电互连结构307与所述第四栅极结构302电连接；所述工作方法还包括：对所述第二电互连结构307施加电压，使所述第四栅极结构302底部的沟道区关断。
所述半导体结构还包括：位于各所述第四栅极结构302两侧以及所述第五栅极结构303两侧的所述第三鳍部内的第三源漏掺杂层306，所述第三源漏掺杂层306内具有第三源漏离子，所述第三源漏离子与所述第一源漏离子的导电类型相反；所述工作方法包括：当所述第三源漏离子为N型离子时，对所述第二电互连结构施加负压；当所述第三源漏离子为P型离子，对所述第二电互连结构施加正压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

  1. 一种半导体结构，其特征在于，包括：
    衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；
    位于所述衬底上的若干第一鳍部，若干所述第一鳍部与第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；
    位于所述第一隔离区上的多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；
    若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接。
  2. 如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部的顶部表面；第一栅极结构包括位于所述第一鳍部表面的第一部分以及位于所述隔离层表面的第二部分；所述第一电互连结构与所述第二部分电连接。
  3. 如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁。
  4. 如权利要求3所述的半导体结构，其特征在于，所述第一电互连结构包括若干分别位于所述第一栅极结构顶部表面的插塞以及位于若干所述插塞上的互连层，若干所述插塞相互分立。
  5. 如权利要求4所述的半导体结构，其特征在于，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面，部分所述插塞还位于所述第一介质层内。
  6. 如权利要求3所述的半导体结构，其特征在于，所述第一电互连结构包括位于相邻所述第一栅极结构顶部表面的插塞以及位于所述插塞上的互连层，所述插塞还位于相邻所述第一栅极结构之间的第 一介质层表面。
  7. 如权利要求6所述的半导体结构，其特征在于，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面，部分所述插塞还位于所述第一介质层内。
  8. 如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一有源区上的第二栅极结构，所述第二栅极结构沿所述第二方向横跨所述第一鳍部。
  9. 如权利要求8所述的半导体结构，其特征在于，所述衬底还包括第二区；位于所述第二区上的若干第二鳍部，若干所述第二鳍部与所述第一方向平行且沿所述第二方向排列；位于所述第二区上的多个第三栅极结构，所述第三栅极结构横跨所述第二鳍部，且部分所述第三栅极结构与所述第二栅极结构连接。
  10. 如权利要求8所述的半导体结构，其特征在于，所述衬底还包括第二区，所述第二区包括沿所述第一方向排布的多个第二有源区以及位于相邻所述第二有源区之间的第二隔离区；位于所述第二区上的若干第三鳍部，若干所述第三鳍部与所述第一方向平行且沿第二方向排列，所述第三鳍部横跨相邻所述第二有源区以及所述第二有源区之间的第二隔离区；位于所述第二隔离区上的多个第四栅极结构，所述第四栅极结构沿所述第二方向横跨所述第三鳍部，且所述第四栅极结构与所述第一栅极结构在第二方向上彼此间隔开；若干第二电互连结构，所述第二电互连结构与所述第四栅极结构电连接。
  11. 如权利要求10所述的半导体结构，其特征在于，还包括：位于所述第二有源区上的第五栅极结构，所述第五栅极结构沿所述第二方向横跨所述第三鳍部，且所述第五栅极结构与所述第二栅极结构连接。
  12. 如权利要求9所述的半导体结构，其特征在于，还包括：位于各所述第一栅极结构两侧以及所述第二栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；位于各所述第三栅极结构两侧的所述第二鳍部内的第二源漏掺 杂层，所述第二源漏掺杂层内具有第二源漏离子。
  13. 如权利要求12所述的半导体结构，其特征在于，所述第一源漏离子与所述第二源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
  14. 如权利要求13所述的半导体结构，其特征在于，还包括：位于所述第一源漏掺杂层上的第一导电层以及位于所述第二源漏掺杂层上的第二导电层。
  15. 如权利要求11所述的半导体结构，其特征在于，还包括：位于各所述第一栅极结构两侧以及所述第二栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；位于各所述第四栅极结构两侧以及所述第五栅极结构两侧的所述第三鳍部内的第三源漏掺杂层，所述第三源漏掺杂层内具有第三源漏离子。
  16. 如权利要求15所述的半导体结构，其特征在于，所述第一源漏离子与所述第三源漏离子的导电类型不同；所述第一源漏离子包括N型离子或P型离子；所述第三源漏离子包括P型离子或N型离子。
  17. 如权利要求16所述的半导体结构，其特征在于，还包括：位于所述第一源漏掺杂层上的第一导电层以及位于所述第三源漏掺杂层上的第三导电层。
  18. 一种半导体结构的形成方法，其特征在于，包括：
    提供衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；
    在所述第一区上形成若干第一鳍部，所述第一鳍部与所述第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；
    在所述第一隔离区上形成多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；
    在所述第一栅极结构上形成若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接。
  19. 如权利要求18所述的半导体结构的形成方法，其特征在于，在形成所述第一鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部的顶部表面。
  20. 如权利要求18所述的半导体结构的形成方法，其特征在于，在形成所述第一鳍部之后且形成第一栅极结构之前，还包括：在所述第一隔离区形成多个第一伪栅极结构，所述第一伪栅极结构横跨所述第一鳍部；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一伪栅极结构的侧壁且暴露出所述第一伪栅极结构的顶部表面。
  21. 如权利要求20所述的半导体结构的形成方法，其特征在于，所述第一栅极结构的形成方法包括：去除所述第一伪栅极结构，在所述第一介质层内形成第一栅极开口；在所述第一栅极开口内形成所述第一栅极结构。
  22. 如权利要求21所述的半导体结构的形成方法，其特征在于，在形成所述第一栅极结构之后，还包括：在所述第一介质层以及所述第一栅极结构上形成第二介质层，所述第一电互连结构位于所述第二介质层内。
  23. 如权利要求22所述的半导体结构的形成方法，其特征在于，所述第一电互连结构的形成方法包括：在所述第二介质层内形成多个相互分立的接触孔，所述接触孔底部分别暴露出各所述第一栅极结构的顶部表面；在所述接触孔内形成插塞；在所述插塞上形成互连层。
  24. 如权利要求23所述的半导体结构的形成方法，其特征在于，在形成所述接触孔之前，还包括：回刻蚀部分所述第一栅极结构， 至所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。
  25. 如权利要求22所述的半导体结构的形成方法，其特征在于，所述第一电互连结构的形成方法包括：在所述第二介质层内形成接触孔，所述接触孔底部暴露出相邻的多个所述第一栅极结构以及第一栅极结构之间的第一介质层的顶部表面；在所述接触孔内形成插塞；在所述插塞上形成互连层。
  26. 如权利要求25所述的半导体结构的形成方法，其特征在于，在形成所述接触孔之前，还包括：回刻蚀部分所述第一栅极结构，至所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。
  27. 一种半导体结构的工作方法，其特征在于，包括：
    提供半导体结构，所述半导体结构包括：
    衬底，所述衬底包括第一区，所述第一区包括沿第一方向排布的多个第一有源区以及位于相邻所述第一有源区之间的第一隔离区；
    位于所述衬底上的若干第一鳍部，若干所述第一鳍部与第一方向平行且沿第二方向排列，所述第二方向与所述第一方向垂直，所述第一鳍部横跨相邻所述第一有源区以及所述第一有源区之间的第一隔离区；
    位于所述第一隔离区上的多个第一栅极结构，所述第一栅极结构沿所述第二方向横跨所述第一鳍部；
    若干第一电互连结构，所述第一电互连结构与所述第一栅极结构电连接；
    所述工作方法包括：对所述第一电互连结构施加电压，使所述第一栅极结构底部的沟道区关断。
  28. 如权利要求27所述的半导体结构的工作方法，其特征在于，所述半导体结构还包括：位于各所述第一栅极结构两侧的所述第一鳍部内的第一源漏掺杂层，且所述第一源漏掺杂层内具有第一源漏离子；所述工作方法还包括：当所述第一源漏离子为N型离子时，对所述第一电互连结构施加负压；当所述第一源漏离子为P型离子，对所述第一电互连结构施加正压。
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