CN114068497A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；在所述基底上形成栅极，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向垂直的方向为横向；在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。本发明实施例有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体工艺制程中，HiR(High-Resistor，高阻)层形成的电阻结构能够分压限流，因此在模拟(Analog)电路中被广泛使用。

传统的平面结构晶体管工艺制程中，HiR层主要通过高阻多晶硅(High-ResistorPoly，HRP)形成，即对多晶硅(Poly)进行离子掺杂(例如：通过离子注入的方式进行离子掺杂)，以调节所需阻值，掺杂后的多晶硅通过接触插塞(Contact，CT)连接出去从而形成电阻结构。

随着集成电路特征尺寸的持续减小，为了适应更小的特征尺寸，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。在FinFET工艺中，由于多晶硅栅被高k金属栅(High k Metal Gate，HKMG)所代替，无法使用传统的HRP来制作HiR电阻，因此使用TIN(氮化钛)薄膜来制作HiR电阻。

例如：通常在M0(Metal 0)所在的层间介质层(Inter-layer Dielectric，ILD)中形成TIN电阻薄膜，之后在形成与栅极相接触的互连线(M0G)时，还形成与TIN电阻薄膜电连接的互连线，从而通过互连线将TIN电阻薄膜连接出去以形成电阻结构。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于改善中段RC(电阻电容)延迟问题，优化器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；在所述基底上形成栅极，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向垂直的方向为横向；在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；栅极，位于所述基底上，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向相垂直的方向为横向；半导体层，位于所述栅极露出的基底中，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供半导体结构的形成方法中，在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区的半导体层用于形成电阻结构，在半导体工艺中，后续制程还包括：在所述基底上形成覆盖源漏掺杂层和电阻结构的第一介质层，第一介质层用于实现后续的互连线(例如：电阻互连线、栅极互连线或源漏互连线)之间的电隔离，并在所述第一介质层上形成第二介质层、以及形成位于第二介质层中且与所述互连线相接触的导电插塞；与在第一介质层或第二介质层中形成电阻结构的方案相比，本发明实施例中在所述栅极露出的基底中形成半导体层，位于所述电阻区的半导体层用于形成电阻结构，后续的第一介质层或第二介质层不需容纳电阻结构，第一介质层或第二介质层的厚度相应不受限于电阻结构的厚度，因此，本发明实施例能够适当减薄第一介质层或第二介质层的厚度，相应有利于使得位于第一介质层中的互连线或位于第二介质层中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

此外，本发明实施例在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区的半导体层用于形成电阻结构，因此，本发明实施例利用形成于电阻区的半导体层，以形成电阻结构，从而将形成电阻结构的步骤与形成源漏掺杂层的步骤相整合，相应使将电阻结构的形成步骤与晶体管的制造工艺相兼容，不仅提高了工艺整合度和工艺兼容性，而且省去了额外进行形成电阻结构(例如：High-Resistor layer，高阻层)的步骤，进而有利于简化工艺流程，还有利于节省成本、缩短工艺周期。

附图说明

图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图11至图12是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；

图13和图14是本发明半导体结构一实施例的结构示意图。

具体实施方式

由背景技术可知，通常在M0(Metal 0)所在的层间介质层(ILD)中形成TIN电阻薄膜，以形成HiR电阻结构。其中，M0是指与栅极或源漏掺杂层最接近的金属线。

随着器件尺寸的进一步微缩，以及为了获得更小的寄生电容和更小的接触电阻，M0的高度逐渐降低，M0所在的层间介质层的厚度也逐渐减小，M0所在的层间介质层无法容纳HiR层，因此，在V0(Via 0)所在的层间介质层中形成HiR层。其中，V0是指用于电连接M0和M1(Metal 1)的导电插塞，M1是指与M0最接近的金属线。

但是，由于V0所在的层间介质层中需要容纳HiR层，V0所在的层间介质层的厚度难以减小，V0的高度也难以减小，相应容易增加电流从M1到M0的流通路径，进而易恶化RC(电阻电容)延迟，导致形成的器件的性能不佳。

为了解决所述技术问题，本发明实施例提供半导体结构的形成方法中，在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区的半导体层用于形成电阻结构，在半导体工艺中，后续制程还包括：在所述基底上形成覆盖源漏掺杂层和电阻结构的第一介质层，第一介质层用于实现后续的互连线(例如：电阻互连线、栅极互连线或源漏互连线)之间的电隔离，并在所述第一介质层上形成第二介质层、以及形成位于第二介质层中且与所述互连线相接触的导电插塞；与在第一介质层或第二介质层中形成电阻结构的方案相比，本发明实施例中在所述栅极露出的基底中形成半导体层，位于所述电阻区的半导体层用于形成电阻结构，后续的第一介质层或第二介质层不需容纳电阻结构，第一介质层或第二介质层的厚度相应不受限于电阻结构的厚度，因此，本发明实施例能够适当减薄第一介质层或第二介质层的厚度，相应有利于使得位于第一介质层中的互连线或位于第二介质层中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

此外，本发明实施例在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区的半导体层用于形成电阻结构，因此，本发明实施例利用形成于电阻区的半导体层，以形成电阻结构，从而将形成电阻结构的步骤与形成源漏掺杂层的步骤相整合，相应使将电阻结构的形成步骤与晶体管的制造工艺相兼容，不仅提高了工艺整合度和工艺兼容性，而且省去了额外进行形成电阻结构(例如：High-Resistor layer，高阻层)的步骤，进而有利于简化工艺流程，还有利于节省成本、缩短工艺周期。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图1和图2，图1为俯视图，图2为图1在AA位置处的剖面图，提供基底10，包括用于形成晶体管的器件区(图未示)和用于形成电阻结构的电阻区10a。

所述基底10为工艺制程提供工艺平台。所述器件区的基底10用于形成晶体管，例如：PMOS晶体管或NMOS晶体管。所述电阻区10a的基底10用于形成电阻结构，所述电阻结构用于起到分压限流的作用。

本实施例中，所述基底10为立体型结构，基底10包括衬底100和分立于所述衬底100上的沟道结构，所述沟道结构沿横向(如图1中x方向所示)延伸且沿纵向(如图1中y方向所示)间隔排布。其中，所述横向与纵向相垂直。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

在器件工作时，沟道结构用于提供导电沟道。作为示例，所述沟道结构为鳍部110。相应地，后续在器件区的基底10上形成鳍式场效应晶体管(FinFET)。

本实施例中，鳍部110的材料与衬底100的材料相同，鳍部110的材料为硅。其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。

另一些实施例中，沟道结构还能够为一个或多个堆叠的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层。相应地，在该实施例中，后续在器件区的基底上形成全包围栅极(GAA)晶体管。其中，沟道叠层为后续形成悬空间隔设置的沟道层提供工艺基础。具体地，牺牲层支撑沟道层，从而为后续实现沟道层的间隔悬空设置提供工艺基础，也为后续器件栅极的形成占据空间位置，沟道层用于提供全包围栅极晶体管的导电沟道。又一些实施例中，基底还能够为平面型衬底，基底相应仅包括衬底。

本实施例中，所述半导体结构的形成方法还包括：在鳍部110露出的衬底100上形成隔离结构120，隔离结构120覆盖鳍部110的部分侧壁。

隔离结构120用于隔离相邻鳍部110，隔离结构120还用于隔离衬底100与后续的栅极。所述鳍部110露出于所述隔离结构120的部分用于作为有效鳍部(Active Fin)，有效鳍部用于提供器件工作时的导电沟道。所述隔离结构120的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。

参考图3，在所述基底10上形成栅极130，平行于所述基底10且沿栅极130延伸的方向为纵向(如图3中y方向所示)，与所述纵向垂直的方向为横向(如图3中x方向所示)。

本实施例中，所述栅极130为伪栅，所述栅极130用于为后续在器件区上形成器件栅极、以及在电阻区10a上形成伪器件栅极占据空间位置。

在其他实施例中，所述栅极还能够不作为伪栅，相应地，位于器件区上的栅极用于作为器件栅极，位于电阻区上的栅极用于作为伪器件栅极。

其中，后续在所述栅极130露出的基底10中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于电阻区10a的半导体层用于形成电阻结构，相应地，位于器件区的所述栅极130还用于定义源漏掺杂层的形成位置，位于电阻区10a的所述栅极130还用于定义电阻结构的形成位置。

所述栅极130可以为单层或叠层结构。本实施例中，所述栅极130为单层结构，所述栅极130包括伪栅层，所述伪栅层的材料包括多晶硅。

本实施例中，形成所述栅极130的过程中，位于所述电阻区10a的所述栅极130的数量至少为两个，包括沿纵向延伸的主栅极130a。

通过使位于电阻区10a的栅极130包括两个沿纵向延伸的主栅极130a，后续在栅极130露出的基底10中形成半导体层的过程中，沿横向位于主栅极130a之间的基底10中的半导体层用于形成电阻结构，相应地，通过主栅极130a定义出电阻结构的形成位置，从而有利于使电阻结构的形状和位置满足工艺要求。

而且，通过形成所述主栅极130a，在具体工艺中，还能够通过调整所述主栅极130a沿横向的间距，以调整后续电阻结构沿横向的尺寸，从而调节电阻结构的体积大小，相应起到调整电阻结构的阻值的作用。

此外，通过设置两个主栅极130a，后续沿横向位于主栅极130a之间的基底10中的半导体层用于形成电阻结构，还有利于节省电阻结构占用的面积。

本实施例中，所述栅极130横跨多个所述沟道结构，且覆盖所述沟道结构的部分顶部和部分侧壁。具体地，所述栅极130形成在所述隔离结构120上，所述栅极130横跨多个鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁。

参考图4和图5，图4为俯视图，图5为图4在AA位置处的剖面图，在栅极130露出的基底10中形成半导体层140，位于器件区的半导体层140用于形成源漏掺杂层(图未示)，沿所述纵向位于电阻区10a的相邻半导体层140相接触，用于形成电阻结构。

后续制程还包括：在所述基底10上形成覆盖源漏掺杂层和电阻结构的第一介质层，第一介质层用于实现后续的互连线(例如：电阻互连线、栅极互连线或源漏互连线)之间的电隔离，并在所述第一介质层上形成第二介质层、以及形成位于第二介质层中且与所述互连线相接触的导电插塞；与在第一介质层或第二介质层中形成电阻结构的方案相比，本发明实施例中在栅极130露出的基底10中形成半导体层140，位于所述电阻区10a的半导体层140用于形成电阻结构，后续的第一介质层或第二介质层不需容纳电阻结构，第一介质层或第二介质层的厚度相应不受限于电阻结构的厚度，因此，本发明实施例能够适当减薄第一介质层或第二介质层的厚度，相应有利于使得位于第一介质层中的互连线或位于第二介质层中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

此外，本发明实施例在所述栅极130露出的基底10中形成半导体层140，位于所述器件区的半导体层140用于形成源漏掺杂层，位于所述电阻区10a的半导体层140用于形成电阻结构，因此，本发明实施例利用形成于电阻区10a的半导体层140，以形成电阻结构，从而将形成电阻结构的步骤与形成源漏掺杂层的步骤相整合，相应使将电阻结构的形成步骤与晶体管的制造工艺相兼容，不仅提高了工艺整合度和工艺兼容性，而且省去了额外进行形成电阻结构(例如：High-Resistor layer，高阻层)的步骤，进而有利于简化工艺流程，还有利于节省成本、缩短工艺周期。

本实施例中，所述半导体层140形成在所述栅极130露出的沟道结构中。具体地，半导体层140形成在栅极130露出的鳍部110中。

源漏掺杂层用于在晶体管工作时，提供载流子源。本实施例中，在晶体管工作时，源漏掺杂层还能够为沟道提供应力，从而有利于提高载流子的迁移率。

沿所述纵向位于所述电阻区10a的相邻半导体层140相接触，有利于保证电阻结构的连续性，相应使得电阻结构不会断开。

本实施例中，半导体层140的材料包括SiGe、SiP、SiC或Si。半导体层140的材料为半导体工艺中常用的材料，且能够与源漏掺杂层的制造工艺兼容。

作为一种示例，半导体层140的材料为SiGe。SiGe材料为半导体工艺中常用的源漏掺杂层材料，且纯度高的SiGe具有高阻特性，从而便于通过对SiGe掺杂离子的方式来调节电阻结构的阻值；而且，本实施例形成半导体层140的工艺包括外延工艺，SiGe材料易于通过外延工艺形成，且通过外延工艺生长的SiGe材料形成的半导体层140的剖面形貌质量高、生长均匀性好，有利于提高电阻结构的阻值均匀性；此外，在外延生长SiGe材料时，SiGe容易生长成钻石型结构或菱形结构，有利于使位于电阻区10a的半导体层140沿纵向相接触，从而形成电阻结构。

本实施例中，形成所述半导体层140的步骤包括：在所述栅极130露出的基底10中形成凹槽(图未示)；在所述凹槽中形成所述半导体层140。

本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述栅极130露出的基底10，形成所述凹槽。具体地，蚀所述栅极130露出的鳍部110。

具体地，在所述凹槽中形成所述半导体层140的步骤包括：在所述凹槽中形成外延层(图未示)，且在形成所述外延层的过程中原位自掺杂离子，形成所述半导体层140。其中，外延层通过外延工艺形成。通过采用外延工艺，有利于提高半导体层140材料的纯度、减少半导体层140中的杂质或缺陷，从而提高半导体层140的形成质量。外延层还能够作为应力层，从而使源漏掺杂层能够为沟道提供应力。而且，本实施例中，器件区的半导体层140用于形成源漏掺杂层，源漏掺杂层用于提供晶体管工作时的载流子源，因此，通过在形成外延层的过程中原位自掺杂离子，使半导体层140中掺杂有相应的离子，相应使源漏掺杂层中具有掺杂离子。

源漏掺杂层中的离子掺杂类型与晶体管的掺杂类型相同。形成NMOS晶体管时，原位自掺杂的离子为N型离子，外延层的材料为Si或SiC。当形成PMOS晶体管时，原位自掺杂的离子为P型离子，外延层的材料为Si、SiGe或SiP。

在其他实施例中，根据实际的工艺需求，在形成半导体层的过程中，还能够不原位自掺杂离子，相应地，在形成外延层之后，通过对所述外延层进行离子掺杂，形成所述半导体层。

需要说明的是，本实施例仅示意出了在电阻区10a的结构示意图。在器件区，所述栅极130两侧需露出部分的基底10，从而能够在器件区的栅极130两侧的基底10中形成源漏掺杂层。

结合参考图6，本实施例中，形成电阻结构的步骤还包括：在形成所述半导体层140之后，对位于所述电阻区10a的半导体层140进行离子掺杂150，形成所述电阻结构160。所述离子掺杂150用于调节所述电阻结构160的阻值。

在具体工艺中，根据实际需要的阻值，对电阻区10a的半导体层140掺杂起到稀释作用的离子或用于提高离子掺杂浓度的离子。

其中，通过掺杂起到稀释作用的离子，从而起到增大电阻结构160阻值的效果；通过掺杂起到提高离子掺杂浓度的离子，从而起到减小电阻结构160阻值的效果。或者，还能够同时掺杂这两种类型的离子，以使电阻结构160的阻值达到设计需求。

本实施例中，对位于所述电阻区10a的半导体层140进行离子掺杂150的离子包括B、P和Si中的一种或多种离子。

本实施例中，对位于电阻区10a的半导体层140进行离子掺杂150的工艺包括离子注入工艺。离子注入工艺的工艺可控性高，有利于通过控制离子注入剂量、能量等参数的方式，对电阻结构160的阻值进行精确控制。

本实施例中，进行离子掺杂150以形成电阻结构160后，所述电阻结构160包括第一连接端61，以及沿纵向与所述第一连接端61相背的第二连接端62。

第一连接端61和第二连接端62用于作为后续与电阻互连线相连的接触端，从而通过电阻互连线，将电阻结构160与外部电路或其他互连结构电连接。

需要说明的是，本实施例中，所述栅极130为伪栅，因此，结合参考图9，所述半导体结构的形成方法还包括：在形成源漏掺杂层和电阻结构160之后，去除所述伪栅，形成栅极开口(图未示)；对所述栅极开口进行填充，形成位于所述器件区的器件栅极(图未示)、以及位于所述电阻区10a的伪器件栅极170。

所述器件栅极用于控制晶体管工作时导电沟道的开启或关断。

本实施例中，位于电阻区10a的栅极130包括主栅极130a，相应地，所述伪器件栅极170包括两个主伪器件栅极170a。

本实施例中，所述器件栅极和伪器件栅极170为金属栅极结构，包括：高k栅介质层、位于高k栅介质层上的功函数层和位于功函数层上的栅电极层。

需要说明的是，结合参考图7，本实施例中，在形成源漏掺杂层和电阻结构160之后，在去除伪栅之前，所述半导体结构的形成方法还包括：在所述伪栅侧部的基底10上形成覆盖源漏掺杂层和电阻结构160的层间介质层161。

层间介质层161用于实现器件栅极和伪器件栅极之间的电隔离，层间介质层161还与后续的第三介质层构成第一介质层，以实现互连线之间的电隔离。

层间介质层161的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等。

其他实施例中，当位于器件区的栅极为器件栅极，位于电阻区的栅极为伪器件栅极时，形成第一介质层步骤中，第一介质层覆盖器件栅极和伪器件栅极。

本实施例中，在形成层间介质层161之前，所述形成方法还包括：在源漏掺杂层和电阻结构160的顶面以及侧壁保形覆盖刻蚀停止层155(如图7所示)。刻蚀停止层155作为接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)，在后续形成与源漏掺杂层相接触的源漏互连线、以及与电阻结构160相接触的电阻互连线的过程中，通常需要先在第一介质层161中形成暴露出源漏掺杂层和电阻结构160的接触孔，刻蚀停止层155用于在形成接触孔的刻蚀工艺中暂时定义刻蚀停止的位置，以减小对源漏掺杂层和电阻结构160的损伤。

本实施例中，所述刻蚀停止层155的材料为氮化硅。相应地，在形成层间介质层161的过程中，层间介质层161覆盖于所述刻蚀停止层155上。

结合参考图8，本实施例中，所述半导体结构的形成方法还包括：在所述基底10上形成覆盖源漏掺杂层和电阻结构160的第一介质层180；形成贯穿所述第一介质层180且与所述电阻结构160相接触的电阻互连线185。

所述第一介质层180用于实现所述电阻互连线185之间的电隔离。第一介质层180的材料为绝缘材料，例如：低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。

本实施例中，所述第一介质层180为叠层结构。具体地，本实施例中，在所述层间介质层161上形成第三介质层163，所述第三介质层163与所述层间介质层161用于构成所述第一介质层180。

所述第三介质层163覆盖所述器件栅极和伪器件栅极170。

本实施例中，在形成第三介质层163之前，形成方法还包括：在层间介质层161上形成阻挡层162。后续制程还包括：形成贯穿器件栅极上方的第三介质层163的栅极接触孔；在栅极接触孔中形成栅极互连线，阻挡层162用于在形成栅极接触孔的过程中暂时定义刻蚀停止的位置，以减小对器件栅极造成误刻蚀的概率。

相应地，所述第一介质层180包括所述层间介质层161、位于层间介质层161上的阻挡层162和位于阻挡层162上的第三介质层163。

所述阻挡层162选用与所述第三介质层163或层间介质层161具有刻蚀选择性的材料。本实施例中，阻挡层162的材料为氮化硅。

所述电阻结构160通过所述电阻互连线185与外部电路或其他互连结构之间实现电连接。本实施例中，形成所述电阻互连线185的步骤中，所述电阻互连线185包括与所述第一连接端61相接触的第一子电阻互连线81和与第二连接端62相接触的第二子电阻互连线82。所述电阻结构160通过所述第一电阻互连线81以及第二电阻互连线82与外部电路或其他互连结构之间实现电连接。

本实施例中，形成所述电阻互连线185的步骤中，还形成贯穿源漏掺杂层上方的第一介质层180且与所述源漏掺杂层相接触的源漏互连线(图未示)。

源漏互连线用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。通过在形成电阻互连线185的过程中，形成源漏互连线，从而将形成电阻互连线185和源漏互连线的工艺制程整合，有利于提高工艺兼容性、节省成本。

本实施例中，源漏互连线和电阻互连线185的材料相同，所述源漏互连线和电阻互连线185的材料为导电材料，例如：铜、钴、钨和铝中的一种或多种。

需要说明的是，本实施例中，所述半导体结构的形成方法还包括：形成贯穿器件栅极上方的第一介质层180且与器件栅极相接触的栅极互连线(图未示)。栅极互连线用于使器件栅极与外部电路或其他互连结构之间实现电连接。本实施例中，栅极互连线与电阻互连线185的材料相同。

本实施例中，第一介质层180用于实现的互连线(例如：电阻互连线、栅极互连线或源漏互连线)之间的电隔离，后续在所述第一介质层180上形成第二介质层、以及形成位于第二介质层中且与所述互连线相接触的导电插塞；与在第一介质层180或第二介质层中形成电阻结构的方案相比，本发明实施例中在所述栅极130露出的基底10中形成半导体层140，位于所述电阻区10a的半导体层140用于形成电阻结构，所述第一介质层180或第二介质层不需容纳电阻结构，第一介质层180或第二介质层的厚度相应不受限于电阻结构的厚度，因此，本发明实施例能够适当减薄第一介质层180或第二介质层的厚度，相应有利于使得位于第一介质层180中的互连线或位于第二介质层中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

也就是说，本实施例形成的源漏互连线、电阻互连线185和栅极互连线的高度较小，有利于缩短电流的流通路径。

结合参考图9和图10，图9为俯视图，图10为图9在AA位置处的剖面图，本实施例中，所述形成方法还包括：在第一介质层180上形成第二介质层191；在所述第二介质层中形成与所述电阻互连线185相接触的导电插塞190。

所述第二介质层191用于实现导电插塞190之间的电隔离。关于第二介质层191材料的详细描述，可参考前述对第三介质层163的相关描述，不再赘述。

本实施例中，在形成导电插塞190的过程中，还在导电插塞190上形成与导电插塞190电连接的互连结构195。

所述导电插塞190用于使互连线与所述互连结构195之间实现电连接。

本实施例中，所述导电插塞190为V0(Via 0，第零层通孔互连结构)，所述互连结构195为M1(Metal 1，第一层金属层)。

本实施例中，导电插塞190和互连结构195的材料可参考前述对互连线材料的相关描述，在此不再赘述。作为一种示例，导电插塞190和互连结构195为一体型结构。

本实施例中，为方便示意和说明，在图9中用虚线框示意出所述导电插塞190的形状和位置，且仅在图10中示意出第一介质层180和第二介质层191。

图11至图12是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：

如图11所示，形成所述栅极230的过程中，所述栅极230还包括：沿横向(如图11中x方向所示)位于所述两个主栅极230a两侧的边缘栅极230b，所述主栅极230b与边缘栅极230a之间沿横向间隔排列。

本实施例中，所述沟道结构为条型结构，所述沟道结构包括第一端部(未标示)、以及沿横向与所述第一端部相背的第二端部(未标示)。具体地，沿纵向(如图11中y方向所示)，所述边缘栅极230b分别横跨相邻所述沟道结构的第一端部、以及横跨相邻沟道结构的第二端部，从而限定半导体层的形成位置。

本实施例中，所述沟道结构为鳍部210，所主栅极230a和边缘栅极230b横跨所述鳍部210。

如图12所示，在形成所述半导体层240的步骤中，在所述电阻区上，沿横向位于相邻所述主栅极230b之间基底中的半导体层240用于形成电阻结构，沿横向位于所述主栅极230b和边缘栅极230a之间基底中的半导体层240用于形成伪电阻结构240。

本实施例中，通过设置沿横向(如图12中x方向所示)位于所述两个主栅极230a两侧的边缘栅极230b，并使位于相邻所述主栅极230b之间的半导体层240用于形成电阻结构，位于所述主栅极230b和边缘栅极230a之间的半导体层240用于形成伪电阻结构，在形成半导体层240的过程中，每个所述主栅极230b两侧的环境一致，有利于提高位于相邻所述主栅极230b之间的半导体层240的形成环境均匀性，进而有利于提高电阻结构的形成质量，例如：有利于提高HiR电阻结构阻值的稳定性。

在具体工艺中，沿横向，所述边缘栅极230b和主栅极230a之间的间距、以及相邻主栅极230a之间的间距还能够相同，从而进一步提高半导体层240的形成环境均匀性，进而提高半导体层240的体积、质量等的一致性。

后续步骤与前述实施例相同，本实施例在此不再赘述。对本实施例所述半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

相应的，本发明还提供一种半导体结构。参考图13和图14，图13为俯视图，图14为图13在AA位置处的剖面图，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底30，包括用于形成晶体管的器件区(图未示)和用于形成电阻结构的电阻区30a；栅极370，位于所述基底30上，平行于所述基底30且沿栅极370延伸的方向为纵向(如图13中y方向所示)，与所述纵向相垂直的方向为横向(如图13中x方向所示)；半导体层，位于所述栅极露出的基底30中，位于所述器件区的半导体层用于形成源漏掺杂层(图未示)，沿所述纵向位于电阻区30a的相邻半导体层相接触，用于形成电阻结构360。

在半导体领域中，半导体结构通常还包括：第一介质层380，覆盖源漏掺杂层、电阻结构160以及栅极370；位于第一介质层380中的互连线(例如：电阻互连线、栅极互连线或源漏互连线)；第二介质层391，位于所述第一介质层380上；导电插塞390，位于所述第二介质层391中且与所述互连线相接触；与在第一介质层或第二介质层中设置电阻结构的方案相比，本发明实施例中设置有位于所述栅极370露出的基底30中的半导体层，位于所述电阻区30a的半导体层用于形成电阻结构360，本发明实施例的第一介质层380或第二介质层391不需容纳电阻结构，第一介质层380或第二介质层391的厚度相应不受限于电阻结构360的厚度，因此，本发明实施例能够适当减薄第一介质层380或第二介质层391的厚度，相应有利于使得位于第一介质层380中的互连线或位于第二介质层391中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

此外，本发明实施例提供的半导体结构包括位于栅极370露出的基底30的半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区30a的半导体层用于形成电阻结构360，因此，本发明实施例利用形成于电阻区30a的半导体层，以形成电阻结构360，从而将电阻结构360的形成步骤与源漏掺杂层的形成步骤相整合，相应使将电阻结构360的形成步骤与晶体管的制造工艺相兼容，不仅提高了工艺整合度和工艺兼容性，而且省去了额外进行形成电阻结构(例如：High-Resistor layer，高阻层)的步骤，进而有利于简化工艺流程，还有利于节省成本、缩短工艺周期。

器件区的基底30用于形成晶体管，例如：PMOS或NMOS晶体管。电阻区30a的基底30用于形成电阻结构360，电阻结构360用于起到分压限流的作用。本实施例中，所述基底30为立体型结构，所述基底30包括衬底300和分立于衬底300上的沟道结构，所述沟道结构沿横向(如图13中x方向所示)延伸且沿纵向(如图13中y方向所示)间隔排布。其中，所述横向与纵向相垂直。

本实施例中，所述衬底300为硅衬底。

在器件工作时，沟道结构用于提供导电沟道。作为一种示例，沟道结构为鳍部310。相应地，器件区的基底30用于形成鳍式场效应晶体管(FinFET)。本实施例中，所述鳍部310的材料衬底300的材料相同。

在其他实施例中，沟道结构还能够为与基底间隔设置的沟道结构层，包括一个或多个间隔设置的沟道层。在该实施例中，器件区的基底用于形成全包围栅极(GAA)晶体管。栅极相应包围所述沟道层。在另一些实施例中，基底还能够为平面型衬底，所述基底相应仅包括衬底。

本实施例中，所述半导体结构还包括：隔离结构320，位于鳍部310露出的衬底300上，隔离结构320覆盖鳍部310的部分侧壁。

隔离结构320用于隔离相邻鳍部310，隔离结构320还用于隔离衬底300与栅极370。所述鳍部310露出于所述隔离结构320的部分用于作为有效鳍部(Active Fin)，有效鳍部用于提供器件工作时的导电沟道。

位于器件区上的栅极370用于作为器件栅极，位于电阻区30a上的栅极用于作为伪器件栅极。所述器件栅极用于控制晶体管工作时导电沟道的开启或关断。所述伪器件栅极的位置用于定义电阻结构360的形成位置。

本实施例中，所述栅极370横跨多个沟道结构，且覆盖沟道结构的部分顶部和部分侧壁。具体地，栅极370横跨多个鳍部310，且覆盖鳍部310的部分顶部和部分侧壁。本实施例中，所述栅极370为金属栅极结构，包括：高k栅介质层、位于高k栅介质层上的功函数层和位于功函数层上的栅电极层。

本实施例中，位于电阻区30a的栅极370的数量至少为两个，包括沿所述纵向延伸的主栅极370a。

通过使位于电阻区30a的栅极370包括两个沿纵向延伸的主栅极370a，沿横向位于主栅极370a之间的基底30中的半导体层用于形成电阻结构360，相应地，通过所述主栅极370a的位置，定义出电阻结构360的形成位置，有利于使电阻结构360的形状和位置满足工艺要求。而且，通过设置主栅极370a，还能够通过调整主栅极370a沿横向的间距，从而调整电阻结构360沿横向的尺寸，以调节电阻结构360的体积大小，相应起到调整电阻结构360的阻值的作用。

此外，本实施例中通过设置两个主栅极370a，沿横向位于主栅极370a之间的半导体层用于形成电阻结构360，还有利于节省电阻结构360占用的面积。

需要说明的是，在其他实施例中，所述栅极还能够包括：沿横向位于所述两个主栅极两侧的边缘栅极之间的两个主栅极，所述主栅极与边缘栅极之间沿横向间隔排列。相应地，在所述电阻区上，沿横向位于相邻所述主栅极之间基底中的半导体层用于形成电阻结构，沿横向位于所述主栅极和边缘栅极之间基底中的半导体层用于形成伪电阻结构。

通过设置沿横向位于两个主栅极两侧的边缘栅极，并使位于相邻所述主栅极之间的半导体层用于形成电阻结构，位于主栅极和边缘栅极之间的半导体层用于形成伪电阻结构，在半导体层的形成过程中，每个主栅极两侧的环境一致，有利于提高位于相邻主栅极之间的半导体层的形成环境均匀性，进而有利于提高电阻结构的形成质量，例如：有利于提高HiR电阻结构阻值的稳定性。而且，根据工艺需求，沿横向，边缘栅极和主栅极之间的间距、以及相邻主栅极之间的间距还能够相同，从而进一步提高半导体层的形成环境均匀性，进而提高半导体层的体积、质量等的一致性，有利于进一步提高电阻结构的形成质量。

本实施例中，所述半导体层位于栅极370露出的沟道结构中。具体地，半导体层位于栅极370露出的鳍部310中。

源漏掺杂层用于在晶体管工作时，提供载流子源。本实施例中，在晶体管工作时，源漏掺杂层还能够为沟道提供应力，从而有利于提高载流子的迁移率。

沿所述纵向位于电阻区30a的相邻半导体层相接触，有利于保证电阻结构360的连续性，相应使得电阻结构360不会断开。

本实施例中，半导体层的材料包括SiGe、SiP、SiC或Si。半导体层的材料为半导体工艺中常用的半导体材料，且能够与源漏掺杂层的制造工艺相兼容。

作为一种示例，半导体层的材料为SiGe。SiGe材料为半导体工艺中常用的源漏掺杂层材料，且纯度高的SiGe具有高阻特性，从而便于通过掺杂离子来调节电阻结构360的阻值，而且，本实施例形成半导体层的工艺包括外延工艺，SiGe材料易于通过外延工艺形成，且通过外延工艺生长的SiGe材料形成的半导体层的剖面形貌质量高、生长均匀性好，有利于提高电阻结构360的阻值均匀性，此外，在外延生长SiGe材料时，SiGe容易生长成钻石型结构或菱形结构，有利于使位于电阻区30a的半导体层沿纵向相接触，从而形成电阻结构360。

本实施例中，源漏掺杂层中具有掺杂离子，所述源漏掺杂层中的离子掺杂类型与晶体管的掺杂类型相同。当形成NMOS晶体管时，源漏掺杂层中的掺杂离子为N型离子。当形成PMOS晶体管时，源漏掺杂层的掺杂离子为P型离子。

需要说明的是，本实施例仅示意出了在电阻区30a的结构示意图。在器件区，所述栅极370两侧需露出部分的基底30，从而使得源漏掺杂层能够形成在器件区的栅极370两侧的基底30中。

所述电阻结构360中掺杂有离子，用于调节所述电阻结构360的阻值。在具体工艺中，根据实际需要的阻值，在电阻结构360中掺杂起到稀释作用的离子或用于提高离子掺杂浓度的离子。

其中，通过掺杂起到稀释作用的离子，从而起到增大电阻结构360阻值的效果；通过掺杂起到提高离子掺杂浓度的离子，从而起到减小电阻结构360阻值的效果。或者，还能够同时掺杂这两种类型的离子，以使电阻结构360的阻值达到设计需求。本实施例中，所述离子包括B、P和Si中的一种或多种离子。

本实施例中，电阻结构360包括第一连接端61a，以及沿纵向与所述第一连接端61a相背的第二连接端62a。第一连接端61a和第二连接端62a用于作为电阻结构360与电阻互连线385相连的接触端，从而通过电阻互连线385，将电阻结构360与外部电路或其他互连结构电连接。

所述半导体结构还包括：第一介质层380，覆盖源漏掺杂层、电阻结构360以及栅极370；电阻互连线385，贯穿所述第一介质层380且与所述电阻结构360相接触；源漏互连线(图未示)，贯穿源漏掺杂层上方的第一介质层380且与源漏掺杂层相接触，源漏互连线与电阻互连线385的材料相同。

本实施例中，所述半导体结构还包括：栅极互连线(图未示)，贯穿所述器件区的栅极370上方的第一介质层380且与所述器件区的栅极370相接触。

第一介质层380用于实现所述源漏互连线、栅极互连线和电阻互连线185之间的电隔离。本实施例中，所述第一介质层380为叠层结构。具体地，所述第一介质层380包括位于栅极370侧部基底30上的层间介质层361以及位于层间介质层361上的第三介质层363。其中，第三介质层363覆盖于栅极370上。

本实施例中，第一介质层380还包括位于第一介质层380和第三介质层363之间的阻挡层362。形成栅极互连线的包括：形成贯穿器件栅极上方的第三介质层363的栅极接触孔；在栅极接触孔中形成栅极互连线。所述阻挡层362用于在形成栅极接触孔的过程中暂时定义刻蚀停止的位置，以减小对栅极370造成误刻蚀的概率。

本实施例中，所述半导体结构还包括：位于所述第一介质层380与源漏掺杂层之间、以及位于第一介质层380与电阻结构360之间的刻蚀停止层355。

所述刻蚀停止层355作为接触孔刻蚀停止层，在形成源漏互连线和电阻互连线385的过程中，通常需要先在第一介质层380中形成暴露出源漏掺杂层和电阻结构360的接触孔，所述刻蚀停止层355用于在形成接触孔的刻蚀工艺中暂时定义刻蚀停止的位置，以减小对源漏掺杂层和电阻结构360的损伤。

所述电阻结构360通过所述电阻互连线385与外部电路或其他互连结构之间实现电连接。所述电阻互连线385包括与所述第一连接端61a相接触的第一子电阻互连线81a和与第二连接端62a相接触的第二子电阻互连线82a。

所述电阻结构160通过所述第一子电阻互连线81a以及第二子电阻互连线82a与外部电路或其他互连结构之间实现电连接。

源漏互连线用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。所述源漏互连线和电阻互连线385的材料相同，是由于在形成电阻互连线385的过程中，形成源漏互连线，从而将形成电阻互连线385和源漏互连线的工艺制程整合，有利于提高工艺兼容性、节省成本。

栅极互连线用于使栅极370与外部电路或其他互连结构之间实现电连接。

本实施例中，所述栅极互连线与源漏互连线和电阻互连线385的材料相同，均为导电材料，例如：铜、钴、钨和铝中的一种或多种。

所述半导体结构还包括：第二介质层391，位于所述第一介质层380上；导电插塞390，位于所述第二介质层391中且与所述电阻互连线385相接触。

所述第二介质层391用于实现导电插塞390之间的电隔离。

本实施例中，半导体结构还包括：互连结构395，位于导电插塞390上且与导电插塞390电连接。导电插塞390用于使互连线与互连结构395之间实现电连接。本实施例中，所述导电插塞390为V0(Via 0，第零层通孔互连结构)，所述互连结构395为M1(Metal 1，第一层金属层)。

作为一种示例，导电插塞390和互连结构395为一体型结构。

本实施例中，为方便示意和说明，在图13中用虚线框示意出所述导电插塞390的形状和位置，且未在图13中示意出第一介质层380和第二介质层391。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；

在所述基底上形成栅极，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向垂直的方向为横向；

在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底；

或者，所述基底包括衬底和分立于所述衬底上的沟道结构，所述沟道结构沿所述横向延伸且沿所述纵向间隔排布；

所述栅极横跨多个所述沟道结构，且覆盖所述沟道结构的部分顶部和部分侧壁；

所述半导体层形成在所述栅极露出的所述沟道结构中。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沟道结构为鳍部；

或者，所述沟道结构为一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述半导体层的步骤包括：在所述栅极露出的基底中形成凹槽；

在所述凹槽中形成所述半导体层。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述半导体层的工艺包括外延工艺。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成所述半导体层的步骤包括：在所述凹槽中形成外延层，且在形成所述外延层的过程中原位自掺杂离子，形成所述半导体层。

7.如权利要求1至6任一项所述的半导体结构的形成方法，其特征在于，形成所述电阻结构的步骤还包括：在形成所述半导体层之后，对位于所述电阻区的半导体层进行离子掺杂，形成所述电阻结构。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，对位于所述电阻区的半导体层进行离子掺杂的离子包括B、P和Si中的一种或多种离子。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极的过程中，位于所述电阻区的所述栅极的数量至少为两个，包括沿纵向延伸的主栅极；

沿横向位于所述主栅极之间的基底中的所述半导体层用于形成电阻结构。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极还包括：沿横向位于所述两个主栅极两侧的边缘栅极，所述主栅极与边缘栅极之间沿所述横向间隔排列；

在形成所述半导体层的步骤中，在所述电阻区上，沿横向位于相邻所述主栅极之间基底中的半导体层用于形成电阻结构，沿横向位于所述主栅极和边缘栅极之间基底中的半导体层用于形成伪电阻结构。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述基底上形成覆盖源漏掺杂层和电阻结构的第一介质层；形成贯穿所述第一介质层且与所述电阻结构相接触的电阻互连线；

形成所述电阻互连线的步骤中，还形成贯穿所述源漏掺杂层上方的第一介质层且与所述源漏掺杂层相接触的源漏互连线。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述第一介质层上形成第二介质层；在所述第二介质层中形成与所述电阻互连线相接触的导电插塞。

13.一种半导体结构，其特征在于，包括：

基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；

栅极，位于所述基底上，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向相垂直的方向为横向；

半导体层，位于所述栅极露出的基底中，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

14.如权利要求13所述的半导体结构，其特征在于，所述电阻结构中掺杂有离子，用于调节所述电阻结构的阻值；所述离子包括B、P和Si中的一种或多种离子。

15.如权利要求13所述的半导体结构，其特征在于，所述半导体层的材料包括SiGe、SiP、SiC或Si。

16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层，覆盖源漏掺杂层和电阻结构；

电阻互连线，贯穿所述第一介质层且与所述电阻结构相接触；

源漏互连线，贯穿所述器件区源漏掺杂层上方的第一介质层且与所述源漏掺杂层相接触，所述源漏互连线与所述电阻互连线的材料相同。

17.如权利要求13所述的半导体结构，其特征在于，所述基底包括衬底；

或者，所述基底包括衬底和分立于所述衬底上的沟道结构，所述沟道结构沿所述横向延伸且沿所述纵向间隔排布；所述栅极横跨多个所述沟道结构，且覆盖所述沟道结构的部分顶部和部分侧壁；所述半导体层位于所述栅极露出的沟道结构中。

18.如权利要求17所述的半导体结构，其特征在于，所述沟道结构为鳍部；或者，所述沟道结构为与所述基底间隔设置的沟道结构层，所述沟道结构层包括一个或多个间隔设置的沟道层；所述栅极包围所述沟道层。

19.如权利要求13所述的半导体结构，其特征在于，位于所述电阻区的所述栅极的数量至少为两个，包括沿纵向延伸的主栅极；

沿横向位于所述主栅极之间的基底中的半导体层用于形成电阻结构。

20.如权利要求19所述的半导体结构，其特征在于，所述栅极还包括：沿横向位于所述两个主栅极两侧的边缘栅极，所述主栅极与边缘栅极之间沿横向间隔排列；

在所述电阻区上，沿横向位于相邻所述主栅极之间基底中的半导体层用于形成电阻结构，沿横向位于所述主栅极和边缘栅极之间基底中的半导体层用于形成伪电阻结构。

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