CN110875396B - 沟槽式栅极金氧半场效晶体管及其制造方法 - Google Patents

沟槽式栅极金氧半场效晶体管及其制造方法 Download PDF

Info

Publication number
CN110875396B
CN110875396B CN201811012844.2A CN201811012844A CN110875396B CN 110875396 B CN110875396 B CN 110875396B CN 201811012844 A CN201811012844 A CN 201811012844A CN 110875396 B CN110875396 B CN 110875396B
Authority
CN
China
Prior art keywords
substrate
heavily doped
trench
insulating
trench gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811012844.2A
Other languages
English (en)
Other versions
CN110875396A (zh
Inventor
蔡政原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UPI Semiconductor Corp
Original Assignee
UPI Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UPI Semiconductor Corp filed Critical UPI Semiconductor Corp
Priority to CN201811012844.2A priority Critical patent/CN110875396B/zh
Publication of CN110875396A publication Critical patent/CN110875396A/zh
Application granted granted Critical
Publication of CN110875396B publication Critical patent/CN110875396B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种沟槽式栅极金氧半场效晶体管及其制造方法。一种沟槽式栅极金氧半场效晶体管包括衬底、多个沟槽电极结构、多个绝缘结构以及接触栓。衬底具有多个沟槽。沟槽电极结构分别配置于沟槽中。绝缘结构分别配置于沟槽中且位于沟槽电极结构上，每一个绝缘结构包括绝缘柱及多个间隙壁，绝缘柱的顶面高于衬底的顶面，间隙壁紧邻绝缘柱且设置于衬底的顶面上。接触栓配置于相邻的沟槽间的衬底中，相邻的绝缘结构的间隙壁定义接触栓的位置。

Description

沟槽式栅极金氧半场效晶体管及其制造方法
技术领域
本发明涉及一种晶体管及其制造方法，尤其涉及一种沟槽式栅极金氧半场效晶体管及其制造方法。
背景技术
功率开关晶体管在电源管理领域已广泛使用，理想的功率开关必须具有低寄生电容的特性，以确保功率开关晶体管的反应速度以提供良好的功率转换效率。
在现有的一种功率开关晶体管结构中，源极金属层设计为直接接触源极掺杂区，但此种结构的单脉冲雪崩能量(EAS)较差。换句话说，元件单次导通的电流量较少，工作效率较低。随着沟槽电极结构的尺寸逐渐缩小，上述问题日益严重，因此得到业界的高度关注。
发明内容
本发明提供一种沟槽式栅极金氧半场效晶体管及其制造方法，在整体尺寸不变的条件下，可利用现有的工艺制作窄节距(narrow pith)、高单脉冲雪崩能量的沟槽式栅极金氧半场效晶体管。
本发明提供一种沟槽式栅极金氧半场效晶体管，其包括衬底、多个沟槽电极结构、多个绝缘结构以及接触栓。衬底具有多个沟槽。沟槽电极结构分别配置于沟槽中。绝缘结构分别配置于沟槽中且位于沟槽电极结构上，每一个绝缘结构包括绝缘柱及多个间隙壁，绝缘柱的顶面高于衬底的顶面，间隙壁紧邻绝缘柱且设置于衬底的顶面上。接触栓配置于相邻的沟槽间的衬底中，相邻的绝缘结构的间隙壁定义接触栓的位置。
在本发明的一实施例中，沟槽式栅极金氧半场效晶体管还包括主体层以及至少一第一重掺杂区。主体层配置于衬底中的沟槽电极结构侧边。至少一第一重掺杂区配置于主体层中，位于接触栓的下部且邻近衬底的顶面。
在本发明的一实施例中，绝缘结构的底面低于第一重掺杂区的一半深度处且高于第一重掺杂区的最大深度处。
在本发明的一实施例中，沟槽沿第一方向延伸。沟槽式栅极金氧半场效晶体管还包括多个第一重掺杂区以及多个第二重掺杂区。多个第一重掺杂区配置于衬底中，邻近衬底的顶面，沿第一方向排列且沿第二方向延伸。多个第二重掺杂区配置于衬底中，邻近衬底的顶面，沿第一方向排列且沿第二方向延伸，第二重掺杂区与第一重掺杂区的导电型不同，且多个第一重掺杂区与多个第二重掺杂区沿第一方向交替排列配置。
在本发明的一实施例中，沟槽式栅极金氧半场效晶体管还包括第三重掺杂区，其配置于衬底中且围绕接触栓的底部。
在本发明的一实施例中，沟槽电极结构包括导体层以及绝缘层。导体层配置于沟槽中。绝缘层配置于导体层与衬底之间。
在本发明的一实施例中，沟槽电极结构包括第一导体层、第一绝缘层、第二导体层、层间绝缘层以及第二绝缘层。第一导体层配置于沟槽的下部。
第一绝缘层配置于第一导体层与衬底之间。第二导体层配置于沟槽的上部。层间绝缘层配置于第二导体层与第一导体层之间。第二绝缘层配置于第二导体层与衬底之间。
本发明提供一种沟槽式栅极金氧半场效晶体管的制造方法，包括以下步骤。于衬底中形成多个沟槽。于沟槽中形成沟槽电极结构。于沟槽中形成绝缘柱，绝缘柱位于沟槽电极结构上且绝缘柱的表面与衬底的表面大致上齐平。部分地移除衬底以裸露出绝缘柱的上部。于绝缘柱的上部的侧壁形成间隙壁。使用绝缘柱以及间隙壁为掩模，移除部分衬底，以于衬底中形成开口。于开口中形成接触栓。
在本发明的一实施例中，沟槽式栅极金氧半场效晶体管的制造方法还包括于衬底中形成块状第一重掺杂区。
在本发明的一实施例中，沟槽式栅极金氧半场效晶体管的制造方法还包括于衬底中形成多个第一重掺杂区，多个第一重掺杂区的延伸方向与沟槽电极结构的延伸方向不同；以及于衬底中形成多个第二重掺杂区，多个第二重掺杂区的延伸方向与第一重掺杂区的延伸方向相同，且第二重掺杂区与第一重掺杂区的导电型不同。
基于上述，在本发明中，利用自对准接触栓(self-aligned contact)的设置，可制作窄节距、高单脉冲雪崩能量的沟槽式栅极金氧半场效晶体管。此外，本发明的制造方法简单、工艺裕度(process window)宽，可利用现有的工艺在不增加光掩模(photomask)数目的前提下，轻易地制作出高质量的沟槽式栅极金氧半场效晶体管。
为让本发明的所述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G为依据本发明一实施例所示出的一种沟槽式栅极金氧半场效晶体管的制造方法的剖面示意图；
图2至图5为依据本发明一些实施例所示出的多种沟槽式栅极金氧半场效晶体管的立体示意图。
具体实施方式
图1A至图1G为依据本发明一实施例所示出的一种沟槽式栅极金氧半场效晶体管的制造方法的剖面示意图。图2至图4为依据本发明一些实施例所示出的多种沟槽式栅极金氧半场效晶体管的立体示意图。
请参照图1A，提供衬底100。在一实施例中，衬底100包括基材102以及外延层104。在一实施例中，基材102为具有第一导电型的半导体基材，例如是N型重掺杂的含硅基材。在一实施例中，外延层104为具有第一导电型的外延层，例如是N型轻掺杂的外延层，且其形成方法包括进行选择性外延生长(selective epitaxy growth，SEG)工艺。
接着，于衬底100(或外延层104)中形成主体层106。在一实施例中，主体层106为具有第二导电型的主体层，例如是P型主体层，且其形成方法包括进行离子植入工艺。
请继续参照图1A，于衬底100中形成至少一沟槽T。在一实施例中，沟槽T沿第一方向延伸，如图2至图4所示。在一实施例中，于衬底100上形成掩模层。然后，以掩模层为掩模进行蚀刻工艺，以移除部分衬底100。之后，移除掩模层。
接着，于沟槽T的表面上形成绝缘材料层108。在一实施例中，绝缘材料层108的材料包括氧化硅，且其形成方法包括进行热氧化工艺或化学气相沉积工艺。然后，于绝缘材料层108上形成导体材料层110，且导体材料层110填满沟槽T。导体材料层110的材料包括掺杂多晶硅。在一实施例中，导体材料层110的形成方法包括先进行化学气相沉积(CVD)工艺以形成填满沟槽T的导体材料，再进行化学机械研磨(CMP)工艺或回蚀刻工艺以移除沟槽T外的导体材料。
请参照图1B，移除沟槽T的上部的绝缘材料层108以及导体材料层110，以于沟槽T的下部形成绝缘层108a以及导体层110a。绝缘层108a以及导体层110a构成沟槽电极结构TS。在一实施例中，沟槽电极结构TS沿第一方向延伸，如图2以及图3所示。
接着，于沟槽T中形成绝缘柱112。绝缘柱112位于沟槽电极结构TS上且绝缘柱112的表面与衬底100的表面大致上齐平。绝缘柱112的材料包括氧化硅。在一实施例中，绝缘柱112的形成方法包括先进行化学气相沉积(CVD)工艺以形成填满沟槽T的上部的绝缘材料，再进行化学机械研磨(CMP)工艺或回蚀刻工艺以移除沟槽T外的绝缘材料。在一实施例中，绝缘柱112沿第一方向延伸，如图2以及图3所示。
然后，于衬底100中形成至少一第一重掺杂区113。在一实施例中，第一重掺杂区113为具有第一导电型的重掺杂区，例如是N型重掺杂区，且其形成方法包括进行离子植入工艺。在一实施例中，于形成绝缘柱112之后形成第一重掺杂区113，但本发明并不以此为限。在另一实施例中，于形成绝缘柱112之前形成第一重掺杂区113。在一实施例中，块状第一重掺杂区113位于沟槽T两侧或环绕沟槽T的上部，如图2所示。在一实施例中，至少一第一重掺杂区113包括沿第二方向延伸的多个第一重掺杂区113，如图3所示。第二方向的延伸方向与第一方向的延伸方向不同。在一实施例中，第二方向正交于第一方向。
在一实施例中，视客户需求，也可于衬底100中形成至少一第二重掺杂区115，如图3所示。在一实施例中，第二重掺杂区115为具有第二导电型的重掺杂区，例如是P型重掺杂区，且其形成方法包括进行离子植入工艺。在一实施例中，至少一第二重掺杂区115包括沿第二方向延伸的多个第二重掺杂区115，且多个第一重掺杂区113与多个第二重掺杂区115交替配置，如图3所示。更具体地说，多个第一重掺杂113区配置于衬底100中，邻近衬底100的顶面，沿第一方向排列且沿第二方向延伸。多个第二重掺杂区115配置于衬底100中，邻近衬底100的顶面，沿第一方向排列且沿第二方向延伸，第二重掺杂区115与第一重掺杂区113的导电型不同，且多个第一重掺杂区113与多个第二重掺杂区115沿第一方向交替排列配置。
第二重掺杂区115的设置可使后续形成的源极金属层通过第二重掺杂区115与主体层106电连接，进一步提高单脉冲雪崩能量。
请参照图1C，部分地移除衬底100以裸露出绝缘柱112的上部TP。更具体地说，至少移除衬底100中的部分第一重掺杂区113，使绝缘柱112的上部TP突出于衬底100的表面，而绝缘柱112的下部BP仍埋于衬底100内。在一实施例中，移除衬底100中的第一重掺杂区113的上部，如图1C以及图2所示。在一实施例中，移除衬底100中的第一重掺杂区113的上部以及第二重掺杂区115的上部，如图1C以及图3所示。在一实施例中，部分地移除衬底100的方法包括进行蚀刻工艺。
请参照图1D以及图1E，于绝缘柱112的上部TP的侧壁上形成间隙壁114a。在一实施例中，于衬底100上保形地形成间隙壁材料层114，如图1D所示。在一实施例中，间隙壁材料层114的材料包括氧化硅，且其形成方法包括进行化学气相沉积工艺。之后，进行各向异性蚀刻工艺，移除部分间隙壁材料层114，以于绝缘柱112的上部TP的侧壁上形成间隙壁114a，如图1E所示。在一实施例中，绝缘柱112以及间隙壁114a构成绝缘结构IS。
请参照图1F，使用绝缘柱112以及间隙壁114a为掩模，移除部分衬底100，以于衬底100中形成开口OP。形成开口OP的方法又称为自对准蚀刻工艺。在一实施例中，形成贯穿第一重掺杂区113的多个开口OP，如图1F以及图2所示。在一实施例中，形成贯穿第一重掺杂区113以及第二重掺杂区115的多个开口OP，如图1F以及图3所示。
接着，于多个开口OP的底部分别形成多个第三重掺杂区116。在一实施例中，第三重掺杂区116为具有第二导电型的重掺杂区，例如是P型重掺杂区，且其形成方法包括进行离子植入工艺。第三重掺杂区116的掺杂浓度高于主体层106的掺杂浓度。第三重掺杂区116配置为进一步降低后续形成的接触栓118与主体层106之间的阻值。
请参照图1F，于开口OP中形成接触栓118，且接触栓118与第三重掺杂区116以及主体层106电连接。接触栓118又称为自对准接触栓。在一实施例中，于开口OP中填入导体层以构成接触栓118。导体层的材料包括金属，例如钨，且其形成方法包括进行溅镀工艺或沉积工艺。
接着，于衬底100上形成导体层120，且导体层120与接触栓118电连接。导体层的材料包括金属，例如铝或铜，且其形成方法包括进行合适的沉积工艺。至此，完成本发明的沟槽式栅极金氧半场效晶体管的制作。
在上述图1A至图3的实施例中，使以沟槽T中的沟槽电极结构TS包括单一电极(如导体层110a)为例来说明，但并不用以限定本发明。在其他实施例中，沟槽T中的沟槽电极结构TS也可设计为具有下电极(如导体层204)与上电极(如导体层208)的电极结构，如图4以及图5所示。
在以上的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本发明并不以此为限。本领域技术人员应了解，第一导电型也可以为P型，而第二导电型为N型。
以下，将参照图1G、图2、图3以及图4来说明本发明的沟槽式栅极金氧半场效晶体管的结构。在一实施例中，沟槽式栅极金氧半场效晶体管1/2/3/4包括衬底100、沟槽电极结构TS、绝缘结构IS以及接触栓118。衬底100具有多个沟槽T，所述沟槽T沿第一方向延伸。沟槽电极结构TS配置于沟槽T中。
绝缘结构IS分别配置于沟槽T中且位于沟槽电极结构TS上。每一个绝缘结构IS包括绝缘柱112及多个间隙壁114a，绝缘柱112的顶面高于衬底100的顶面，间隙壁114a紧邻绝缘柱112且设置于衬底100的顶面上。
更具体地说，绝缘柱112配置于沟槽T中且位于沟槽电极结构TS上方。绝缘柱112的上部TP突出于衬底100的表面，且其下部BP埋于衬底100中。在一实施例中，沟槽电极结构TS的边缘大致上对齐于绝缘柱112的边缘。间隙壁114a配置于绝缘柱112的上部TP的侧壁上。在一实施例中，绝缘柱112与间隙壁114a的材料相同。在另一实施例中，绝缘柱112与间隙壁114a的材料不同。
接触栓118配置于紧邻间隙壁114a的衬底100中且沿第一方向延伸。更具体地说，接触栓118配置于相邻的沟槽T间的衬底100中，且由相邻的的绝缘结构IS的间隙壁114a定义接触栓118的位置。
在一实施例中，沟槽式栅极金氧半场效晶体管1/2/3/4还包括主体层106以及至少一第一重掺杂区113。主体层106配置于衬底100中的沟槽电极结构TS侧边。至少一第一重掺杂区113配置于主体层106中，位于接触栓118的下部且邻近衬底100的顶面。
在一实施例中，如图2以及图4所示，至少一第一重掺杂区113为块状第一重掺杂区113。在一实施例中，如图3以及图5所示，至少一第一重掺杂区113包括多个第一重掺杂区113，且沿与第一方向不同的第二方向延伸。
在一实施例中，第一重掺杂区113从衬底100或第一重掺杂区113的顶面S1算起具有深度H，如图1G所示。绝缘柱112的底面S2低于第一重掺杂区113的一半深度处且高于第一重掺杂区113的最大深度处。更具体地说，绝缘柱112的底面S2位于第一重掺杂区113的顶面S1与底面S3之间。
在一实施例中，沟槽式栅极金氧半场效晶体管2/4还包括至少一第二重掺杂区115，配置于衬底100中且沿所述第二方向延伸，第二重掺杂区115与第一重掺杂区113的导电型不同。
在一实施例中，如图3以及图5所示，至少一第一重掺杂区113包括多个第一重掺杂区113，至少一第二重掺杂区115包括多个第二重掺杂区115，且多个第一重掺杂区113与多个第二重掺杂区115交替配置。
在一实施例中，沟槽式栅极金氧半场效晶体管1/2/3/4还包括第三重掺杂区116，其配置于衬底100中且围绕所述接触栓118的底部。
在一实施例中，沟槽式栅极金氧半场效晶体管1/2/3/4还包括导体层120，其配置于衬底100上且电连接到接触栓118。
在一实施例中，如图2以及图3所示，沟槽电极结构TS包括导体层110a以及绝缘层108a。导体层108a配置于沟槽T中。绝缘层108a配置于导体层110a与衬底100之间。在本发明的沟槽式栅极金氧半场效晶体管1/2中，导体层110a作为栅极，绝缘层108a作为栅介电层。
在一实施例中，如图4以及图5所示，沟槽电极结构TS包括第一绝缘层202、第一导体层204、层间绝缘层205、第二绝缘层206以及第二导体层208。第一导体层204配置于沟槽T的下部。第一绝缘层202配置于第一导体层204与衬底100之间。第二导体层208配置于沟槽T的上部。层间绝缘层205配置于第二导体层208与第一导体层204之间。第二绝缘层206配置于第二导体层208与衬底100之间。在本发明的沟槽式栅极金氧半场效晶体管3/4中，第二导体层208作为栅极，第二绝缘层206作为栅介电层，第一导体层204作为屏蔽电极或源电极，层间绝缘层205作为栅极与屏蔽栅极之间的栅间绝缘层，衬底100作为漏极，第一重掺杂区113作为源极，且导体层120作为源极金属层。
特别要说明的是，本发明的绝缘柱112以及沟槽电极结构TS均设置于衬底100中，且将绝缘柱112对齐设置于沟槽电极结构TS上方，因此不需要额外的绝缘层来隔绝源极金属层与沟槽电极结构TS。换言之，本发明的沟槽式栅极金氧半场效晶体管的表面状态(topography)大致平坦，不会有衬底高低起伏而造成工艺裕度降低而引起的元件缺陷。
基于上述，在本发明中，利用自对准接触栓的设置，可制作窄节距、高单脉冲雪崩能量的沟槽式栅极金氧半场效晶体管。此外，本发明的制造方法简单、工艺裕度宽，可利用现有的工艺在不增加光掩模数目的前提下，轻易地制作出高质量的沟槽式栅极金氧半场效晶体管。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定的为准。

Claims (10)

1.一种沟槽式栅极金氧半场效晶体管，其特征在于，包括：
衬底，具有多个沟槽；
多个沟槽电极结构，分别配置于所述沟槽中；
多个绝缘结构，分别配置于所述沟槽中且位于所述沟槽电极结构上，其中每一个所述绝缘结构包括绝缘柱及多个间隙壁，所述绝缘柱的顶面高于所述衬底的顶面，所述间隙壁紧邻所述绝缘柱且设置于所述衬底的所述顶面上；以及
接触栓，配置于相邻的所述沟槽间的所述衬底中，其中相邻的所述绝缘结构的所述间隙壁定义所述接触栓的位置。
2.根据权利要求1所述的沟槽式栅极金氧半场效晶体管，其特征在于，还包括：
主体层，配置于所述衬底中的所述沟槽电极结构侧边；以及
至少一第一重掺杂区，配置于所述主体层中，位于所述接触栓的下部且邻近所述衬底的所述顶面。
3.根据权利要求2所述的沟槽式栅极金氧半场效晶体管，其特征在于，所述绝缘结构的底面低于所述第一重掺杂区的一半深度处且高于所述第一重掺杂区的最大深度处。
4.根据权利要求1所述的沟槽式栅极金氧半场效晶体管，其特征在于，所述沟槽沿第一方向延伸，且所述沟槽式栅极金氧半场效晶体管还包括：
多个第一重掺杂区，配置于所述衬底中，邻近所述衬底的所述顶面，沿所述第一方向排列且沿第二方向延伸；以及
多个第二重掺杂区，配置于所述衬底中，邻近所述衬底的所述顶面，沿所述第一方向排列且沿所述第二方向延伸，所述第二重掺杂区与所述第一重掺杂区的导电型不同，且所述多个第一重掺杂区与所述多个第二重掺杂区沿所述第一方向交替排列配置。
5.根据权利要求1所述的沟槽式栅极金氧半场效晶体管，其特征在于，还包括：
第三重掺杂区，配置于所述衬底中且围绕所述接触栓的底部。
6.根据权利要求1所述的沟槽式栅极金氧半场效晶体管，其特征在于，所述沟槽电极结构包括：
导体层，配置于所述沟槽中；以及
绝缘层，配置于所述导体层与所述衬底之间。
7.根据权利要求1所述的沟槽式栅极金氧半场效晶体管，其特征在于，所述沟槽电极结构包括：
第一导体层，配置于所述沟槽的下部；
第一绝缘层，配置于所述第一导体层与所述衬底之间；
第二导体层，配置于所述沟槽的上部；
层间绝缘层，配置于所述第二导体层与所述第一导体层之间；以及
第二绝缘层，配置于所述第二导体层与所述衬底之间。
8.一种沟槽式栅极金氧半场效晶体管的制造方法，其特征在于，包括：
于衬底中形成多个沟槽；
于所述多个沟槽中形成沟槽电极结构；
于所述多个沟槽中形成绝缘柱，所述绝缘柱位于所述沟槽电极结构上且所述绝缘柱的表面与所述衬底的表面大致上齐平；
部分地移除所述衬底以裸露出所述绝缘柱的上部；
于所述绝缘柱的所述上部的侧壁形成间隙壁；
使用所述绝缘柱以及所述间隙壁为掩模，移除部分所述衬底，以于所述衬底中形成开口；以及
于所述开口中形成接触栓。
9.根据权利要求8所述的制造方法，其特征在于，还包括：
于所述衬底中形成块状第一重掺杂区。
10.根据权利要求8所述的制造方法，其特征在于，还包括：
于所述衬底中形成多个第一重掺杂区，所述多个第一重掺杂区的延伸方向与所述沟槽电极结构的延伸方向不同；以及
于所述衬底中形成多个第二重掺杂区，所述多个第二重掺杂区的延伸方向与所述多个第一重掺杂区的延伸方向相同，且所述第二重掺杂区与所述第一重掺杂区的导电型不同。
CN201811012844.2A 2018-08-31 2018-08-31 沟槽式栅极金氧半场效晶体管及其制造方法 Active CN110875396B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811012844.2A CN110875396B (zh) 2018-08-31 2018-08-31 沟槽式栅极金氧半场效晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811012844.2A CN110875396B (zh) 2018-08-31 2018-08-31 沟槽式栅极金氧半场效晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN110875396A CN110875396A (zh) 2020-03-10
CN110875396B true CN110875396B (zh) 2023-08-15

Family

ID=69715493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811012844.2A Active CN110875396B (zh) 2018-08-31 2018-08-31 沟槽式栅极金氧半场效晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN110875396B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013000197A1 (zh) * 2011-06-30 2013-01-03 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102956639A (zh) * 2011-08-19 2013-03-06 联华电子股份有限公司 沟槽型金属氧化物半导体元件及其制造方法
JP2013232447A (ja) * 2012-04-27 2013-11-14 Ps4 Luxco S A R L 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861104B2 (en) * 2002-05-22 2005-03-01 United Microelectronics Corp. Method of enhancing adhesion strength of BSG film to silicon nitride film
DE102006062011B4 (de) * 2006-12-29 2008-12-18 Infineon Technologies Ag Feldeffekttransistor und ein Verfahren zur Herstellung eines Feldeffekttransistors
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
KR101576957B1 (ko) * 2009-10-22 2015-12-14 삼성전자주식회사 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
TWI426597B (zh) * 2010-12-13 2014-02-11 Sinopower Semiconductor Inc 降低寄生電晶體導通之功率元件及其製作方法
KR20130103942A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
JP2013206932A (ja) * 2012-03-27 2013-10-07 Elpida Memory Inc 半導体装置およびその製造方法
TWI559413B (zh) * 2014-07-25 2016-11-21 力智電子股份有限公司 可攜式裝置及其積體電路的封裝結構、封裝體與封裝方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013000197A1 (zh) * 2011-06-30 2013-01-03 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102956639A (zh) * 2011-08-19 2013-03-06 联华电子股份有限公司 沟槽型金属氧化物半导体元件及其制造方法
JP2013232447A (ja) * 2012-04-27 2013-11-14 Ps4 Luxco S A R L 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN110875396A (zh) 2020-03-10

Similar Documents

Publication Publication Date Title
US10355125B2 (en) Electrode contact structure for semiconductor device
US9450091B2 (en) Semiconductor device with enhanced mobility and method
US9245963B2 (en) Insulated gate semiconductor device structure
US9761696B2 (en) Self-aligned trench MOSFET and method of manufacture
US9269592B2 (en) Method of manufacturing a semiconductor device
US7608510B2 (en) Alignment of trench for MOS
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
TWI458097B (zh) 溝渠式閘極金氧半場效電晶體及其製造方法
US20140084362A1 (en) Semiconductor Device and Method for Manufacturing a Semiconductor Device
US8471331B2 (en) Method of making an insulated gate semiconductor device with source-substrate connection and structure
CN113519054B (zh) 制造屏蔽栅极沟槽mosfet装置的方法
CN111092123A (zh) 横向双扩散晶体管及其制造方法
CN203242629U (zh) 电极接触结构
CN103107194A (zh) 沟槽型功率晶体管组件及其制作方法
US20160380079A1 (en) Method of forming a transistor and structure therefor
CN113053738A (zh) 一种分裂栅型沟槽mos器件及其制备方法
TW202215548A (zh) Ｌｄｍｏｓ電晶體及其製造方法
CN115312601A (zh) Mosfet器件及其制备方法
CN110875396B (zh) 沟槽式栅极金氧半场效晶体管及其制造方法
CN113809148B (zh) 功率元件及其制造方法
RU2810689C1 (ru) Полупроводниковая структура и способ ее изготовления
CN115377207A (zh) 具有肖特基二极管的半导体器件及其制造方法
CN115498010A (zh) 半导体结构以及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant