CN106531794B - 高压金属氧化物半导体晶体管元件及其制造方法 - Google Patents

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Abstract

本发明公开一种高压金属氧化物半导体晶体管元件及其制造方法。首先，提供一半导体基底以及依序堆叠于半导体基底上的一介电层与一导电层。然后，图案化导电层，以形成一栅极以及一虚置栅极，其中虚置栅极设置于栅极的一第一侧。接着，在栅极与虚置栅极之间形成一第一间隙壁，且形成一第二间隙壁于栅极相对于第一侧的一第二侧，其中第一间隙壁包括一第一凹陷。随后，移除虚置栅极。

Description

高压金属氧化物半导体晶体管元件及其制造方法
技术领域
本发明涉及一种高压金属氧化物半导体晶体管元件及其制造方法，尤其是涉及一种用于降低漏电流的高压金属氧化物半导体晶体管元件及其制造方法。
背景技术
双扩散漏极金属氧化物半导体(double diffused drain metal-oxide-semiconductor，DDDMOS)晶体管同时具有平面结构与高耐压能力，可与标准互补型晶体管元件制作工艺具有较佳的整合性，因此成为业界为一种常用的高压元件，并广泛地应用于高压的操作环境，例如：CPU的电源供应器、电源管理系统、AC/DC转换器或高频宽电源放大器。
传统DDDMOS晶体管的漏极是以栅极与间隙壁为掩模通过注入制作工艺与热驱入制作工艺所形成，且被设计为重掺杂区形成于掺杂浓度较低的漂移区中，并通过漂移区耐压。然而，随着晶体管的尺寸缩小化，通过先进制作工艺所形成的间隙壁的宽度越来越薄，使得漏极越来越靠近栅极。如此一来，DDDMOS晶体管于关闭状态的漏电流(从漏极到基极)会因栅极引致漏极漏电流(gate induced drain current，GIDL)的效应而急速增加。
有鉴于此，提出一种高压金属氧化物半导体晶体管元件及其制造方法，以降低漏电流，实为业界努力的目标。
发明内容
本发明的主要目的在于提供一种高压金属氧化物半导体晶体管元件及其制造方法，以降低高压金属氧化物半导体晶体管元件的漏电流。
为了达到上述的目的，本发明提供一种高压金属氧化物半导体晶体管元件，包括一半导体基底、一栅极结构、一第一掺杂区以及一第二掺杂区。栅极结构设置于半导体基底上，并包括一栅极、一第一间隙壁以及一第二间隙壁。第一间隙壁设置于栅极的一第一侧，其中第一间隙壁包括一第一凹陷。第二间隙壁设置于栅极相对于第一侧的一第二侧。第一掺杂区设置于半导体基底中，并与第一间隙壁相邻，其中第一间隙壁设置于第一掺杂区与栅极之间。第二掺杂区设置于半导体基底中，并与第二间隙壁相邻，其中第二间隙壁设置于第二掺杂区与栅极之间。
为了达到上述的目的，本发明另提供一种高压金属氧化物半导体晶体管元件的制作方法。首先，提供一半导体基底、一介电层以及一导电层，其中介电层与导电层依序堆叠于半导体基底上。然后，图案化导电层，以形成一栅极以及一第一虚置栅极，其中第一虚置栅极设置于栅极的一第一侧。接着，在栅极与第一虚置栅极之间的半导体基底上形成一第一间隙壁，且形成一第二间隙壁于栅极相对于第一侧的一第二侧的半导体基底上，其中第一间隙壁包括一第一凹陷。随后，移除第一虚置栅极。
本发明的HV MOS晶体管元件的栅极与第一虚置栅极之间的间距(即第一间隙壁的宽度)设计为小于或等于第一虚置间隙壁的宽度的两倍，因此第一间隙壁自对准地形成于栅极与第一虚置栅极之间，并具有自体对称结构。再者，第一间隙壁的宽度大于第一虚置间隙壁的宽度，以避免以第一间隙壁作为掩模所形成的第一掺杂区与第二掺杂区距离栅极过近。由此，以第一间隙壁与第一虚置间隙壁为掩模所形成的第一掺杂区与栅极之间的间距可被增加，进而可降低GIDL效应，并可有效地降低HV MOS晶体管元件于关闭状态的漏电流。
附图说明
图1至图5为本发明第一实施例的高压金属氧化物半导体晶体管元件的制作方法示意图；
图6与图7为本发明第二实施例的HV MOS晶体管元件的制作方法示意图；
图8与图9为本发明第三实施例的HV MOS晶体管元件的制作方法示意图；
图10为本发明第四实施例的HV MOS晶体管元件的剖面示意图；
图11为本发明第五实施例的HV MOS晶体管元件的剖面示意图；
图12为本发明第六实施例的HV MOS晶体管元件的剖面示意图；
图13与图14为本发明第七实施例的HV MOS晶体管元件的制作方法示意图；
图15为本发明第八实施例的HV MOS晶体管元件的剖面示意图。
主要元件符号说明
10、40、50、60 高压金属氧化物半导体晶体管元件
12 半导体基底 14 介电层
14a 栅极介电层 14b、14b’ 第一介电区块
14c、14c’ 第二介电区块 16 导电层
16a 栅极 16b 第一虚置栅极
16c 第二虚置栅极 16d 第三虚置栅极
16e 第四虚置栅极 18 阱区
20 第一漂移区 22 第二漂移区
24 第一绝缘结构 26 第二绝缘结构
28、28’、28” 间隙壁材料层 28a 第一间隙壁
281a、282a、281b、282b、281c’、282c’、281d’、282d’ 间隙壁部
28b、28b’、28b” 第二间隙壁 28c、28c’ 第一虚置间隙壁
28d、28d’ 第二虚置间隙壁 28e 第三虚置间隙壁
28f 第四虚置间隙壁 30 栅极结构
32 第一掺杂区 34 第二掺杂区
36 层间介电层 38a、38b 接触插塞
42 氧化层 42a 氧化物间隙壁
44、54 氮化层 44a、54a 氮化物间隙壁
52 第一氧化层 52a 第一氧化物间隙壁
56 第二氧化层 56a 第二氧化物间隙壁
62 第一虚置栅极结构 64 第二虚置栅极结构
W1、W2、W2’、W2”、W3、W4、W5 宽度
R1 第一凹陷 R2 第二凹陷
具体实施方式
请参考图1至图5，其绘示本发明第一实施例的高压(high-voltage，HV) 金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件的制作方法示意图，其中图5绘示本发明第一实施例的HV MOS晶体管元件的剖面示意图。如图1所示，首先，提供一半导体基底12、一介电层14以及一导电层16。在本实施例中，半导体基底12可包括硅基板、外延硅基板、硅锗基板、碳化硅基板或硅覆绝缘(silicon-on-insulator，SOI)基板，但不以此为限。举例来说，半导体基底12可包括第一导电类型或第二导电类型，且在形成介电层14之前，可先于半导体基底12中形成一第一导电类型的阱区18，但本发明不限于此。
在另一实施例中，半导体基底中也可不需形成有阱区，且半导体基底具有第一导电类型。在另一实施例中，半导体基底可包括一鳍式场效晶体管(fin field effecttransistor，以下简称为FinFET)的鳍片结构(图未示)。鳍片结构的形成可利用光刻暨蚀刻(photolithographic etching pattern,PEP)、多重曝光 (multi patterning)等制作工艺，优选可利用间隙壁自对准双图案法(spacer self-aligned double-patterning,SADP)，也就是侧壁影像转换(sidewall image transfer,SIT)的方式来图案化一块硅(bulk silicon)基底或硅覆绝缘基底表面的单晶硅层，而于块硅基底或硅覆绝缘基底中形成一鱼鳍状的硅薄膜，但不以此为限。
在本实施例中，在形成阱区18之后，可选择性地于阱区18中形成具有第二导电类型的第一漂移区20与第二漂移区22，以用于耐压。在本实施例中，第一漂移区20与第二漂移区22可分别为浓度具有梯度变化的梯度掺杂区，但本发明不以此为限，也可仅为轻掺杂区。其后，可选择性于第一漂移区20的外侧与第二漂移区22的外侧的半导体基底12中分别形成一第一绝缘结构24与一第二绝缘结构26，使第一漂移区与第二漂移区位于第一绝缘结构与第二绝缘结构之间，因此第一与第二绝缘结构可用于将HV MOS晶体管10与形成于半导体基底12中的其他元件电性隔离。在本实施例中，第一绝缘结构24可与第一漂移区20相接触，且第二绝缘结构26可与第二漂移区22相接触。并且，第一绝缘结构24与第二绝缘结构26可为浅沟槽隔离(shallow trench isolation，STI)结构，但不限于此，也可为其他类型的绝缘结构。接下来，介电层14与导电层16可通过沉积制作工艺依序形成并堆叠于第一与第二绝缘结构24、26以及半导体基底12上。
如图2所示，可通过光刻与蚀刻制作工艺图案化导电层16，以形成彼此分隔的一栅极16a、一第一虚置栅极16b与一第二虚置栅极16c。在本实施例中，栅极16a位于第一漂移区20与第二漂移区22之间的阱区18的正上方，并可于垂直于半导体基底12的上表面的一方向上与部分第一漂移区20 以及部分第二漂移区22重叠。换句话说，第一漂移区20设置于栅极16a的第一侧的阱区18中，且第二漂移区22设置于栅极16a相对于第一侧的一第二侧的阱区18中。另外，第一虚置栅极16b设置于栅极16a的第一侧的第一漂移区20上，优选可重叠于与第一漂移区20相邻的第一绝缘结构24。第二虚置栅极16c设置于栅极16a的第二侧的第二漂移区22上，优选可重叠于与第二漂移区22相邻的第二绝缘结构26。
如图3所示，全面性沉积一间隙壁(spacer)材料层28于介电层14、栅极 16a、第一虚置栅极16b以及第二虚置栅极16c上，且间隙壁材料层28填满栅极16a与第一虚置栅极16b之间以及与第二虚置栅极16c之间的间隙。在本实施例中，间隙壁材料层28为一单层的氧化层，但本发明不限于此。在另一实施例中，间隙壁材料层可包括多层结构，例如：氧化层与氮化层的堆叠，或氧化层、氮化层与氧化层的堆叠，但不以此为限。
如图4所示，进行一全面性回蚀刻制作工艺，以移除位于栅极16a、第一虚置栅极16b以及第二虚置栅极16c上的间隙壁材料层28，并自对准地形成一第一间隙壁28a、一第二间隙壁28b、一第一虚置间隙壁28c以及一第二虚置间隙壁28d。在本实施例中，由于间隙壁材料层28为单层氧化层，因此第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c以及第二虚置间隙壁28d可分别由一氧化物间隙壁所构成，但不限于此。并且，回蚀刻制作工艺仅为一次蚀刻，且可为一非等向性蚀刻制作工艺，使邻近栅极16a、第一虚置栅极16b以及第二虚置栅极16c的侧壁的间隙壁材料层28可留下，因此第一间隙壁28a形成于栅极16a与第一虚置栅极16b之间的第一漂移区 20上，第二间隙壁28b形成于栅极16a与第二虚置栅极16c之间的第二漂移区22上，第一虚置间隙壁28c形成于第一虚置栅极16b邻近第一绝缘结构24的一侧的半导体基底12上，第二虚置间隙壁28d形成于第二虚置栅极16c 邻近第二绝缘结构26的一侧的半导体基底12上。在本实施例中，第一虚置间隙壁28c与第二虚置间隙壁28d分别形成于第一绝缘结构24与第二绝缘结构26正上方，但不以此为限。
具体来说，由于栅极16a与第一虚置栅极16b之间的间距以及栅极16a 与第二虚置栅极16c之间的间距足够小，因此在全面性回蚀刻制作工艺并未使用掩模的情况下，位于栅极16a与第一虚置栅极16b之间以及栅极16a与第二虚置栅极16c之间的间隙中的间隙壁材料层28不至于形成两分离的间隙壁，而是形成单一第一间隙壁28a留在栅极16a与第一虚置栅极16b之间，以及形成单一第二间隙壁28b留在栅极16a与第二虚置栅极16c之间。并且，由于远离栅极16a、第一虚置栅极16b以及第二虚置栅极16c的侧壁的间隙壁材料层28的蚀刻速率较快，因此第一间隙壁28a与第二间隙壁28b的上表面可分别包括一第一凹陷R1，但不以此为限。第一间隙壁28a与第二间隙壁28b是否可形成为单一结构而非分离结构，是取决于导电层的厚度、栅极16a与第一虚置栅极16b之间的间距以及栅极16a与第二虚置栅极16c之间的间距。举例来说，在先进制作工艺中，为了避免栅极16a与第一虚置栅极16b以及第二虚置栅极16c无法分离，导电层16的厚度需具有足够低的厚度，才可使栅极16a与第一虚置栅极16b以及第二虚置栅极16c分隔开。因此，栅极16a与第一虚置栅极16b之间的间距以及栅极16a与第二虚置栅极16c之间的间距可分别介于0.01微米与0.4微米之间。
进一步而言，形成于栅极16a与第一虚置栅极16b之间的第一间隙壁28a 包括两彼此相连接的间隙壁部281a、282a，分别形成于栅极16a的侧壁上与第一虚置栅极16b的侧壁上，因此分别与栅极16a以及第一虚置栅极16b的侧壁相接触。各间隙壁部281a、282a包括一凸出的上表面，且各上表面彼此面对并相接触，以形成第一凹陷R1。再者，凸出的上表面为倾斜的表面。以邻近栅极16a的间隙壁部281a为例而言，间隙壁部281a的上表面与半导体基底12的上表面的间距会随着其与栅极16a的距离越远而越小。同理，邻近第一虚置栅极16b的间隙壁部282a的上表面与半导体基底12的上表面的间距则会随着其与第一虚置栅极16b的距离越远而越小，因此两间隙壁部 281a、282a之间会形成类似漏斗状的第一凹陷R1。优选地，第一间隙壁28a 由两间隙壁部281a、282a所构成，且两间隙壁部281a、282a彼此对称，并对称于垂直半导体基底12的上表面的方向，因此第一间隙壁28a为自体对称结构。同样地，第二间隙壁28b与第一间隙壁28a对称于栅极16a，因此亦优选由间隙壁部281b、282b所构成，并为自体对称结构。为使间隙壁部 281a、282a相连接以及使间隙壁部281b、282b相连接，栅极16a与第一虚置栅极16b之间的间距(即第一间隙壁28a的宽度W1)以及栅极16a与第二虚置栅极16c之间的间距(即第二间隙壁28b的宽度W2)可小于或等于第一虚置间隙壁28c的宽度W3的两倍或第二虚置间隙壁28d的宽度W4的两倍。因此，第一间隙壁28a的宽度W1以及第二间隙壁28b的宽度W2优选可分别介于0.01微米与0.4微米之间。
如图5所示，在回蚀刻制作工艺之后，通过光刻与蚀刻制作工艺，移除第一虚置栅极16b与第二虚置栅极16d，以暴露出第一间隙壁28a与第一虚置间隙壁28c之间的介电层14以及第二间隙壁28b与第二虚置间隙壁28d 之间的介电层14。随后，进一步移除暴露出的介电层14，以于栅极16a与半导体基底12之间形成栅极介电层14a，并暴露出第一间隙壁28a与第一虚置间隙壁28c之间的第一漂移区20以及第二间隙壁28b与第二虚置间隙壁 28d之间的第二漂移区22。至此可形成包含有栅极16a、栅极介电层14a、第一间隙壁28a与第二间隙壁28b的一栅极结构30。在本实施例中，由于部分介电层14于形成第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c 与第二虚置间隙壁28d之后移除，因此栅极介电层14a会延伸至第一间隙壁 28a与第二间隙壁28b的正下方，且第一虚置间隙壁28c与半导体基底12之间形成有一第一介电区块14b，第二虚置间隙壁28d与半导体基底12之间形成有一第二介电区块14c。优选地，第一介电区块14b与第一绝缘结构24 相接触，且第二介电区块14c与第二绝缘结构26。
在另一实施例中，栅极介电层可于沉积间隙壁材料层与图案化导电层之间形成，也就是说，在图案化导电层之后，先以栅极、第一虚置栅极以及第二虚置栅极为掩模，图案化介电层，以于栅极与半导体基底之间形成栅极介电层，且于第一虚置栅极与半导体基底之间以及于第二虚置栅极与半导体基底之间分别形成一虚置介电区块。此情况下，栅极的宽度与栅极介电层的宽度相同。然后，在移除第一虚置栅极与第二虚置栅极之后可紧接着将虚置介电区块移除。如此一来，所形成的第一虚置间隙壁以及第二虚置间隙壁分别直接与第一绝缘结构以及第二绝缘结构相接触。
请继续参考图5。在移除暴露出的介电层14之后，以栅极16a、第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c与第二虚置间隙壁28d为掩模进行一离子注入制作工艺与一热驱入制作工艺，在栅极16a的第一侧的第一漂移区20中形成具有第二导电类型的一第一掺杂区32，且同时于栅极 16a的第二侧的第二漂移区22中形成具有第二导电类型的一第二掺杂区34。至此可形成本实施例的HV MOS晶体管元件10，其中第一掺杂区32与第二掺杂区34可分别作为HV MOS晶体管元件10的漏极区与源极区。在本实施例中，第一掺杂区32位于第一间隙壁28a与第一绝缘结构24之间，且第一间隙壁28a设置于第一掺杂区32与栅极16a之间。第二掺杂区34位于第二间隙壁28b与第二绝缘结构26之间，且第二间隙壁28b设置于第二掺杂区34与栅极16a之间。具体而言，由于第一虚置间隙壁28c设置于第一绝缘结构24的正上方，且第一间隙壁28a与第一虚置间隙壁28c之间的间隙不仅暴露出部分第一漂移区20，还暴露出第一绝缘结构24，因此所形成的第一掺杂区32与第一绝缘结构24相接触。同样地，第二掺杂区34与第二绝缘结构26相接触。此外，第一掺杂区32与第二掺杂区34的浓度高于第一漂移区20与第二漂移区22的浓度。
在形成第一与第二掺杂区32、34之后，可全面性覆盖一层间介电 (inter-layerdielectric，ILD)层36，并于ILD层36中形成多个接触插塞38a、 38b。然后，在ILD层36上形成栅极金属层、漏极金属层与源极金属层，分别电连接至栅极16a、第一掺杂区32以及第二掺杂区34。举例来说，ILD 层36与第一虚置间隙壁28c的侧壁以及上表面相接触，因此将第一虚置间隙壁28c与第一介电区块14b包覆于第一绝缘结构24上。并且，ILD层36 也与第二虚置间隙壁28d的侧壁以及上表面相接触，因此将第二虚置间隙壁 28d与第二介电区块14c包覆于第二绝缘结构26上。另外，接触插塞38a穿越第一间隙壁28a与第一虚置间隙壁28c之间的间隙与第一掺杂区32相接触，使第一掺杂区32可通过接触插塞38a电连接至漏极金属层。其中，接触插塞38a可包括金属硅化物，与第一掺杂区32相接触。在另一实施例中，金属硅化物也可形成于第一掺杂区的表面中，与接触插塞相接触。同理，接触插塞38b穿越第二间隙壁28b与第二虚置间隙壁28d之间的间隙与第二掺杂区34相接触，使第二掺杂区34可通过接触插塞38b电连接至源极金属层，但不限于此。由此，HV MOS晶体管元件10可电连接至对应的元件或电路。
值得一提的是，本实施例的HV MOS晶体管元件10的栅极16a与第一虚置栅极16b之间的间距(即第一间隙壁28a的宽度W1)以及栅极16a与第二虚置栅极16c之间的间距(即第二间隙壁28b的宽度W2)设计为小于或等于第一虚置间隙壁28c的宽度W3的两倍或第二虚置间隙壁28d的宽度W4的两倍，因此第一间隙壁28a与第二间隙壁28b可分别自对准地形成于栅极16a 与第一虚置栅极16b之间以及与第二虚置栅极16c之间的间隙中，并分别具有自体对称结构。再者，第一间隙壁28a的宽度W1或第二间隙壁28b的宽度W2可大于第一虚置间隙壁28c的宽度W3或第二虚置间隙壁28d的宽度 W4，以避免以第一间隙壁28a与第二间隙壁28b作为掩模所形成的第一掺杂区32与第二掺杂区34距离栅极过近。由此，以第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c与第二虚置间隙壁28d为掩模所形成的第一掺杂区32以及第二掺杂区34与栅极16a之间的间距可被增加，进而可降低栅极引致漏极漏电流(gate induced drain current，GIDL)效应，并可有效地降低HV MOS晶体管元件10于关闭状态的漏电流。此外，相较于传统制作栅极的方法，本实施例仅需额外增一道光刻与蚀刻制作工艺，以移除第一虚置栅极16b与第二虚置栅极16c，因此不会增加过高的制作成本。
在本实施例中，第一导电类型可为N型，第二导电类型为P型，且HV MOS晶体管元件10为PMOS，但熟悉该项技术的人士应知第一导电类型与第二导电类型亦可互换，且HV MOS晶体管元件为NMOS，而不限于本实施例所描述者。
在另一实施例中，第一虚置间隙壁以及第二虚置间隙壁可选择性地利用另一光刻与蚀刻制作工艺于形成ILD层之前移除。由于第一虚置间隙壁与第二虚置间隙壁与半导体基底之间的接合强度在后续制作工艺中可能会被降低，进而产生断裂，并造成微粒污染晶体管元件，因此此步骤可避免此微粒污染的问题产生。
本发明的HV MOS晶体管元件及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化型，然而为了简化说明并突显各实施例或变化型之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参考图6与图7，图6与图7绘示本发明第二实施例的HV MOS晶体管元件的制作方法示意图，其中图6绘示本发明第二实施例的HV MOS晶体管元件的剖面示意图。如图6所示，本实施例的制作方法与第一实施例不同之处在于：形成间隙壁材料层28’的步骤包括连续依序沉积一氧化层42与一氮化层44。然后，如图7所示，连续进行两次回蚀刻制作工艺，以依序移除位于栅极16a、第一虚置栅极16b以及第二虚置栅极16c上的氧化层42与氮化层44，以形成氧化物间隙壁42a与氮化物间隙壁44a的堆叠，其中氮化物间隙壁44a设置于氧化物间隙壁42a上。因此，本实施例所形成的HV MOS 晶体管元件40的第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c、以及第二虚置间隙壁28d可分别包括氧化物间隙壁42a与氮化物间隙壁44a。具体来说，由于氧化层42与氮化层44先连续形成，然后才连续进行蚀刻，因此第一间隙壁28a与第二间隙壁28b的氧化物间隙壁42a可具有一U形结构，且氮化物间隙壁44a形成于U形结构的凹口内。在另一实施例中，形成间隙壁的方式也可先进行一沉积与蚀刻制作工艺，以形成氧化物间隙壁，然后再进行另一沉积与蚀刻制作工艺，以形成氮化物间隙壁。
请参考图8与图9，图8与图9绘示本发明第三实施例的HV MOS晶体管元件的制作方法示意图，其中图5绘示本发明第三实施例的HV MOS晶体管元件的剖面示意图。如图8所示，本实施例的制作方法与第一实施例不同之处在于：形成间隙壁材料层28”的步骤包括连续依序沉积一第一氧化层 52、一氮化层54以及一第二氧化层56。然后，如图9所示，连续进行三次回蚀刻制作工艺，以依序移除位于栅极16a、第一虚置栅极16b以及第二虚置栅极16c上的第一氧化层52、氮化层54与第二氧化层56，以形成第一氧化物间隙壁52a、氮化物间隙壁54a与第二氧化物间隙壁56a的堆叠，其中氮化物间隙壁54a设置于第一氧化物间隙壁52a上，且第二氧化物间隙壁56a 设置于氮化物间隙壁54a上。因此，本实施例所形成的HV MOS晶体管元件 50的第一间隙壁28a、第二间隙壁28b、第一虚置间隙壁28c、以及第二虚置间隙壁28d可分别包括第一氧化物间隙壁52a、氮化物间隙壁54a以及第二氧化物间隙壁56a。具体来说，由于第一氧化层52、氮化层54与第二氧化层56先连续形成，然后才连续进行蚀刻，因此第一间隙壁28a与第二间隙壁28b的氧化物间隙壁52a与氮化物间隙壁54a可分别具有一U形结构，且第二氧化物间隙壁56a形成于U形结构的凹口内。在另一实施例中，形成间隙壁的方式可连续进行沉积与回蚀刻制作工艺一次，以形成U形第一氧化物间隙壁。然后，连续形成氮化层与第二氧化层，并连续进行回蚀刻制作工艺，以形成氮化物间隙壁与第二氧化物间隙壁。或者，形成间隙壁的方式可连续进行沉积两次，以形成第一氧化层与氮化层。之后，连续进行回蚀刻制作工艺，以形成U形第一氧化物间隙壁与位于U形结构的凹口内的氮化物间隙壁。然后，依序进行沉积与回蚀刻制作工艺，以于U形结构的凹口内形成第二氧化物间隙壁。
请参考图10，图10绘示本发明第四实施例的HV MOS晶体管元件的剖面示意图。如图10所示，本实施例的制作方法与上述第一实施例不同之处在于：图案化导电层16的步骤仅形成栅极16a与第一虚置栅极16b，而未形成第二虚置栅极，因此在进行回蚀刻制作工艺时，第二间隙壁28b’的宽度 W2’约略与第一虚置间隙壁28c的宽度W3相同，并小于第一间隙壁28a的宽度W1，且未形成第二虚置间隙壁。
请参考图11，图11绘示本发明第五实施例的HV MOS晶体管元件的剖面示意图。如图11所示，本实施例的制作方法与上述第四实施例不同之处在于：本实施例的制作方法仅形成第一漂移区20，而未形成第二漂移区。因此，P型第二掺杂区34直接形成于阱区18中。在另一实施例中，半导体基底中也可不形成有阱区，且半导体基底具有第一导电类型。因此，第一掺杂区可直接形成于第一导电类型的半导体基底中。
请参考图12，图12绘示本发明第六实施例的HV MOS晶体管元件的剖面示意图。如图12所示，本实施例的制作方法与上述第五实施例不同之处在于：本实施例的制作方法省略形成阱区以及第一漂移区的步骤，因此第一掺杂区32与第二掺杂区34直接形成于具有第一导电类型的半导体基底12 中。在另一实施例中，半导体基底中也可形成有阱区，因此第一掺杂区与第二掺杂区可直接形成于阱区中。
请参考图13与图14，图13与图14绘示本发明第七实施例的HV MOS 晶体管元件的制作方法示意图，其中图14绘示本发明第七实施例的HV MOS 晶体管元件的剖面示意图。如图13所示，本实施例的制作方法与上述第一实施例不同之处在于：图案化导电层16的步骤另形成一第三虚置栅极16d 以及一第四虚置栅极16e于半导体基底12上，优选分别位于第一绝缘结构 24以及第二绝缘结构26的正上方，且栅极16a、第一虚置栅极16b、第二虚置栅极16c、第三虚置栅极16d以及第四虚置栅极16e彼此分隔，其中第一虚置栅极16b位于第三虚置栅极16d与栅极16a之间，且第二虚置栅极16c 位于第四虚置栅极16e与栅极16a之间。因此，如图14所示，回蚀刻制作工艺所形成的第一虚置间隙壁28c’与第二虚置间隙壁28d’分别设置于第一虚置栅极16b与第三虚置栅极16d之间以及第二虚置栅极16c与第四虚置栅极16e之间，并可分别包括一第二凹陷R2。具体来说，第一虚置间隙壁28c’可包括两间隙壁部281c’、282c’，且第二虚置间隙壁28d’可包括两间隙壁部 281d’、282d’。优选地，当第三虚置栅极16d与第一虚置栅极16b的间距相同于栅极16a与第一虚置栅极16b的间距时，第一虚置间隙壁28c’可与第一间隙壁28a具有相同结构，且可具有相同宽度。同样地，当第四虚置栅极16e 与第二虚置栅极16c的间距相同于栅极16a与第二虚置栅极16c的间距时，第二虚置间隙壁28d’可与第二间隙壁28b具有相同结构，且可具有相同宽度。此外，本实施例的回蚀刻制作工艺另形成一第三虚置间隙壁28e以及一第四虚置间隙壁28f。第三虚置间隙壁28e位于第三虚置栅极16d的外侧，并与第三虚置栅极16d相接触，即第三虚置间隙壁28e与第一虚置间隙壁28c’分别位于第三虚置栅极16d的两侧。并且，由于第三虚置间隙壁28e与第一虚置间隙壁28c’的结构不相同，因此并不对称于第三虚置栅极16d。
同样地，第四虚置间隙壁28f位于第四虚置栅极16e的外侧，并与第四虚置栅极16e相接触，即第四虚置间隙壁28f与第二虚置间隙壁28d’分别位于第四虚置栅极16e的两侧。接下来，仅移除第一虚置栅极16b以及第二虚置栅极16c，并保留第三虚置栅极16d以及第四虚置栅极16e。然后，由于第一虚置间隙壁28c’、第三虚置间隙壁28e、第三虚置栅极16d、第二虚置间隙壁28d’、第四虚置间隙壁28f以及第四虚置栅极16e未被移除，因此移除暴露出的介电层14的步骤所形成的第一介电区块14b’与第二介电区块 14c’的宽度亦会加宽，且第一介电区块14b’会从第一虚置间隙壁28c’下方延伸至第三虚置间隙壁28e的下方，第二介电区块14c’会从第二虚置间隙壁 28d’下方延伸至第四虚置间隙壁28f的下方，进而形成一第一虚置栅极结构 62以及一第二虚置栅极结构64。第一虚置栅极结构62包括第一虚置间隙壁 28c’、第三虚置间隙壁28e、第三虚置栅极16d以及第一介电区块14b’，且第一虚置栅极结构62与第一绝缘结构24相接触。第二虚置栅极结构64包括第二虚置间隙壁28d’、第四虚置间隙壁28f、第四虚置栅极16e以及第二介电区块14c’，且第二虚置栅极结构64与第二绝缘结构26相接触。至此可形成本实施例的HV MOS晶体管元件60。由于后续制作工艺与第一实施例相同，因此在此不多赘述。在另一实施例中，间隙壁材料层也可包括多层结构，例如：氧化层与氮化层的堆叠，或氧化层、氮化层与氧化层的堆叠，但不以此为限。
值得一提的是，本实施例的第一虚置间隙壁28c’与第三虚置间隙壁28e 与第三虚置栅极16d相连接，因此可加强第一虚置间隙壁28c’、第三虚置间隙壁28e以及第三虚置栅极16d通过第一介电区块14b’与半导体基底12或第一绝缘结构24的接合强度。同理，也可加强第二虚置间隙壁28d’、第四虚置间隙壁28f以及第四虚置栅极16e通过第二介电区块14c’与半导体基底 12或第二绝缘结构26的接合强度。如此一来，在后续制作工艺中，第一虚置间隙壁28c’、第三虚置间隙壁28e、第三虚置栅极16d、第二虚置间隙壁 28d’、第四虚置间隙壁28f以及第四虚置栅极16e并不容易从半导体基底12 上脱离或断裂，进而避免微粒污染晶体管元件的问题产生。
请参考图15，图15绘示本发明第八实施例的HV MOS晶体管元件的剖面示意图。如图15所示，本实施例的制作方法与上述第七实施例不同之处在于：图案化导电层16的步骤未形成第二虚置栅极与第四虚置栅极，因此在进行回蚀刻制作工艺时，第二间隙壁28b”的宽度W2”约略与第三虚置间隙壁28e的宽度W5相同，并小于第一间隙壁28a的宽度，且未形成第二虚置间隙壁与第四虚置间隙壁。另外，本实施例的制作方法仅形成第一漂移区，而未形成第二漂移区。因此，第一掺杂区直接形成于阱区中。在另一实施例中，半导体基底中也可不形成有阱区，且半导体基底具有第一导电类型。因此，第一掺杂区可直接形成于第一导电类型的半导体基底中。在另一实施例中，也可形成有第二漂移区或省略形成第一漂移区的步骤。
综上所述，本发明的HV MOS晶体管元件的栅极与第一虚置栅极之间的间距(即第一间隙壁的宽度)以及栅极与第二虚置栅极之间的间距(即第二间隙壁的宽度)设计为小于或等于第一虚置间隙壁的宽度的两倍或第二虚置间隙壁的宽度的两倍，因此第一间隙壁与第二间隙壁自对准地形成于栅极与第一虚置栅极之间以及与第二虚置栅极之间，并分别具有自体对称结构。再者，第一间隙壁的宽度或第二间隙壁的宽度可大于第一虚置间隙壁的宽度或第二虚置间隙壁的宽度，以避免以第一间隙壁与第二间隙壁作为掩模所形成的第一掺杂区与第二掺杂区距离栅极过近。由此，以第一间隙壁、第二间隙壁、第一虚置间隙壁与第二虚置间隙壁为掩模所形成的第一掺杂区以及第二掺杂区与栅极之间的间距可被增加，进而可降低GIDL效应，并可有效地降低HV MOS晶体管元件于关闭状态的漏电流。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (24)

1.一种高压(high-voltage，HV)金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件，包括：
半导体基底；
栅极结构，设置于该半导体基底上，其中该栅极结构包括：
栅极；
第一间隙壁，设置于该栅极的一第一侧，其中该第一间隙壁包括第一凹陷；以及
第二间隙壁，设置于该栅极相对于该第一侧的一第二侧；
第一掺杂区，设置于该半导体基底中，并与该第一间隙壁相邻，其中该第一间隙壁设置于该第一掺杂区与该栅极之间；以及
第二掺杂区，设置于该半导体基底中，并与该第二间隙壁相邻，其中该第二间隙壁设置于该第二掺杂区与该栅极之间；
其中该第一间隙壁还包括两间隙壁部，各该间隙壁部包括一凸出的上表面，且各该凸出的上表面彼此面对并相接触，以形成该第一凹陷；
第一掺杂区与第二掺杂区分别为金属氧化物半导体晶体管元件的漏极区与源极区。
2.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括彼此对称的两间隙壁部，且该两间隙壁部对称于垂直于该半导体基底的一上表面的一方向。
3.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括第一漂移区，设置于位于该栅极的该第一侧的该半导体基底中，其中该第一掺杂区设置于该第一漂移区中，且该第一漂移区于垂直于该半导体基底的一上表面的一方向上与该栅极重叠。
4.如权利要求3所述的高压金属氧化物半导体晶体管元件，还包括第二漂移区，设置于位于该栅极的该第二侧的该半导体基底中，其中该第二掺杂区设置于该第二漂移区中，且该第二漂移区于该方向上与该栅极重叠。
5.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括第一虚置间隙壁，设置于该半导体基底上，其中该第一掺杂区设置于该第一虚置间隙壁与该第一间隙壁之间。
6.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括虚置栅极结构，设置于该半导体基底上，其中该第一掺杂区设置于该虚置栅极结构与该第一间隙壁之间，且该虚置栅极结构包括：
虚置栅极；以及
第一虚置间隙壁与第二虚置间隙壁，分别设置于该虚置栅极的两侧，且该第一虚置间隙壁包括第二凹陷。
7.如权利要求6所述的高压金属氧化物半导体晶体管元件，其中该第一虚置间隙壁与该第一间隙壁具有相同的结构。
8.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁包括第一氧化物间隙壁。
9.如权利要求8所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括氮化物间隙壁，设置于该第一氧化物间隙壁上。
10.如权利要求9所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁还包括第二氧化物间隙壁，设置于该氮化物间隙壁上。
11.如权利要求1所述的高压金属氧化物半导体晶体管元件，其中该第一间隙壁的宽度介于0.01微米与0.4微米之间。
12.如权利要求1所述的高压金属氧化物半导体晶体管元件，还包括两绝缘结构设置于该半导体基底中，其中该第一掺杂区与该第二掺杂区设置于该两绝缘结构之间。
13.一种高压金属氧化物半导体晶体管元件的制作方法，包括：
提供一半导体基底、一介电层以及一导电层，其中该介电层与该导电层依序堆叠于该半导体基底上；
图案化该导电层，以形成一栅极以及一第一虚置栅极，其中该第一虚置栅极设置于该栅极的一第一侧；
在该栅极与该第一虚置栅极之间的该半导体基底上形成一第一间隙壁，且于该栅极相对于该第一侧的一第二侧的该半导体基底上形成一第二间隙壁，其中该第一间隙壁包括第一凹陷；以及
移除该第一虚置栅极；
其中该第一间隙壁还包括两间隙壁部，各该间隙壁部包括一凸出的上表面，且各该凸出的上表面彼此面对并相接触，以形成该第一凹陷；
第一掺杂区与第二掺杂区分别为金属氧化物半导体晶体管元件的漏极区与源极区。
14.如权利要求13所述的高压金属氧化物半导体晶体管元件的制作方法，其中形成该第一间隙壁包括：
沉积一氧化层于该半导体基底、该栅极以及该第一虚置栅极上；以及
移除位于该栅极与该第一虚置栅极上的该氧化层。
15.如权利要求13所述的高压金属氧化物半导体晶体管元件的制作方法，其中形成该第一间隙壁包括：
依序沉积一氧化层与一氮化层于该半导体基底、该栅极以及该第一虚置栅极上；以及
移除位于该栅极与该第一虚置栅极上的该氮化层以及该氧化层。
16.如权利要求13所述的高压金属氧化物半导体晶体管元件的制作方法，其中形成该第一间隙壁包括：
依序沉积一第一氧化层、一氮化层与一第二氧化层于该半导体基底、该栅极以及该第一虚置栅极上；以及
移除位于该栅极与该第一虚置栅极上的该第二氧化层、该氮化层以及该第一氧化层。
17.如权利要求13所述的高压金属氧化物半导体晶体管元件的制作方法，还包括于移除该第一虚置栅极之后分别于该栅极的该第一侧与该第二侧的该半导体基底中形成一第一掺杂区与一第二掺杂区，其中该第一间隙壁设置于该第一掺杂区与该栅极之间，且该第二间隙壁设置于该第二掺杂区与该栅极之间。
18.如权利要求17所述的高压金属氧化物半导体晶体管元件的制作方法，其中提供该半导体基底还包括提供一第一漂移区于该半导体基底中，且该第一掺杂区形成于该第一漂移区中。
19.如权利要求17所述的高压金属氧化物半导体晶体管元件的制作方法，其中提供该半导体基底还包括提供一第二漂移区于该半导体基底中，且该第二掺杂区形成于该第二漂移区中。
20.如权利要求17所述的高压金属氧化物半导体晶体管元件的制作方法，其中形成该第一间隙壁还包括于该第一虚置栅极的一侧壁上形成一第一虚置间隙壁，其中该第一虚置栅极设置于该第一虚置间隙壁与该第一间隙壁之间。
21.如权利要求17所述的高压金属氧化物半导体晶体管元件的制作方法，其中图案化该导电层还包括形成一第二虚置栅极于该半导体基底上，且该第一虚置栅极设置于该第二虚置栅极与该栅极之间，其中形成该第一间隙壁还包括形成一第一虚置间隙壁与一第二虚置间隙壁于该半导体基底上，该第一虚置间隙壁设置于该第一虚置栅极与该第二虚置栅极之间并包括一第二凹陷，且该第二虚置栅极设置于该第二虚置间隙壁与该第一虚置间隙壁之间。
22.如权利要求21所述的高压金属氧化物半导体晶体管元件的制作方法，其中该第一虚置间隙壁与该第一间隙壁具有一相同结构。
23.如权利要求17所述的高压金属氧化物半导体晶体管元件的制作方法，其中提供该半导体基底还包括提供两绝缘结构于该半导体基底中，其中该第一掺杂区与该第二掺杂区形成于该两绝缘结构之间。
24.如权利要求13所述的高压金属氧化物半导体晶体管元件的制作方法，其中该第一间隙壁的宽度介于0.01微米与0.4微米之间。
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