CN116864533A - 高压半导体装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种高压半导体装置以及其制作方法，其中该高压半导体装置包括半导体基底、第一漂移区、栅极结构、第一子栅极结构、第一间隙壁结构、第二间隙壁结构以及第一绝缘结构。第一漂移区设置在半导体基底中。栅极结构设置在半导体基底上并与第一子栅极结构分离。第一子栅极结构与第一绝缘结构设置在第一漂移区上。第一间隙壁结构设置在栅极结构的侧壁上。第二间隙壁结构设置在第一子栅极结构的侧壁上。第一绝缘结构的至少一部分位于第一间隙壁结构与第二间隙壁结构之间。第一绝缘结构与位于第一间隙壁结构与第二间隙壁结构之间的第一漂移区直接相连。

Description

高压半导体装置以及其制作方法
技术领域
本发明涉及一种高压半导体装置以及其制作方法，尤其是涉及一种具有绝缘结构与漂移区相连的高压半导体装置以及其制作方法。
背景技术
在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的击穿电压(breakdown voltage)。然而，随着特征尺寸不断缩小，如何通过在结构或/及制作工艺上的设计调整来改善高压半导体元件的电性表现或/及与其他元件之间的制作工艺整合状况仍是相关领域人员持续努力的方向。
发明内容
本发明提供了一种高压半导体装置以及其制作方法，利用绝缘结构与漂移区相连且避免在漂移区的特定部分上形成硅化物，由此改善高压半导体装置的电性表现。
本发明的一实施例提供一种半导体装置，其包括一半导体基底、一第一漂移区、一栅极结构、一第一子栅极结构、一第一间隙壁结构、一第二间隙壁结构以及一第一绝缘结构。第一漂移区设置在半导体基底中，栅极结构设置在半导体基底上，而第一子栅极结构设置在第一漂移区上且与栅极结构互相分离。第一间隙壁结构设置在栅极结构的侧壁上，第二间隙壁结构设置在第一子栅极结构的侧壁上，而第一绝缘结构设置在第一漂移区上。第一绝缘结构的至少一部分位于第一间隙壁结构与第二间隙壁结构之间，第一漂移区的一第一部分位于第一间隙壁结构与第二间隙壁结构之间，且第一绝缘结构与第一漂移区的第一部分直接相连。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一半导体基底中形成一第一漂移区。在半导体基底上形成一栅极结构。在第一漂移区上形成一第一子栅极结构，且第一子栅极结构与栅极结构互相分离。一第一间隙壁结构位于栅极结构的侧壁上，一第二间隙壁结构位于第一子栅极结构的侧壁上，且一第一绝缘结构位于第一漂移区上。第一绝缘结构的至少一部分位于第一间隙壁结构与第二间隙壁结构之间。第一漂移区的一部分位于第一间隙壁结构与第二间隙壁结构之间，且第一绝缘结构与第一漂移区的此部分直接相连。
本发明的另一实施例提供一种半导体装置，其包括一半导体基底、一第一漂移区、一栅极结构、一间隙壁结构、一第一源极/漏极掺杂区、一第一硅化物层以及一第一绝缘结构。第一漂移区设置在半导体基底中，栅极结构设置在半导体基底上，而间隙壁结构设置在栅极结构的侧壁上。第一源极/漏极掺杂区设置在第一漂移区中，且第一源极/漏极掺杂区与间隙壁结构互相分离。第一硅化物层设置在第一源极/漏极掺杂区上，且第一硅化物层与间隙壁结构互相分离。第一漂移区的一部分位于间隙壁结构与第一源极/漏极掺杂区之间。第一绝缘结构设置在第一漂移区上，且第一绝缘结构与位于间隙壁结构与第一源极/漏极掺杂区之间的第一漂移区的部分直接相连。
附图说明
图1为本发明第一实施例的高压半导体装置的示意图；
图2为本发明第一实施例的高压半导体装置的局部放大示意图；
图3至图7为本发明第一实施例的高压半导体装置的制作方法示意图，其中
图4为对应图3状况的俯视示意图；
图5为图3之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为本发明一实施例的高压半导体装置的制作方法流程示意图；
图9为本发明另一实施例的高压半导体装置的制作方法示意图；
图10为对应图9状况的俯视示意图；
图11为本发明第二实施例的高压半导体装置的示意图；
图12为本发明第二实施例的高压半导体装置的局部放大示意图；
图13为本发明第二实施例的高压半导体装置的制作方法示意图；
图14为本发明第三实施例的高压半导体装置的示意图；
图15为本发明第三实施例的高压半导体装置的制作方法示意图。
主要元件符号说明
10 半导体基底
12A 第一漂移区
12B 第二漂移区
22 氧化物层
22A 栅极氧化物层
22B 栅极氧化物层
22G 栅极氧化物层
24A 子虚置栅极
24B 子虚置栅极
24G 虚置栅极
32 掩模层
42 第一图案化掩模层
44 第二图案化掩模层
52A 源极/漏极掺杂区
52B 源极/漏极掺杂区
54A 硅化物层
54B 硅化物层
56 绝缘层
60 栅极材料
60A 子栅极结构
60B 子栅极结构
60G 栅极结构
62 介电层
91 图案化制作工艺
92 硅化物制作工艺
101 高压半导体装置
102 高压半导体装置
103 高压半导体装置
BS1 第一绝缘结构
BS2 第二绝缘结构
CT1 接触结构
CT2 接触结构
CT3 接触结构
D1 第一方向
D2 第二方向
D3 第三方向
P1 第一部分
P2 第二部分
P3 第三部分
S1～S5 步骤
SP1 间隙壁结构
SP2 间隙壁结构
SP3 间隙壁结构
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1与图2。图1所绘示为本发明第一实施例的高压半导体装置101的示意图，而图2所绘示为本实施例的高压半导体装置101的局部放大示意图。如图1与图2所示，高压半导体装置101包括一半导体基底10、一第一漂移区12A、一栅极结构60G、一子栅极结构60A、一间隙壁结构SP1、一间隙壁结构SP2以及一第一绝缘结构BS1。第一漂移区12A设置在半导体基底10中，栅极结构60G设置在半导体基底10上，而子栅极结构60A设置在第一漂移区12A上且与栅极结构60G互相分离。间隙壁结构SP1设置在栅极结构60G的侧壁上，间隙壁结构SP2设置在子栅极结构60A的侧壁上，而第一绝缘结构BS1设置在第一漂移区12A上。第一绝缘结构BS1的至少一部分位于间隙壁结构SP1与间隙壁结构SP2之间，第一漂移区12A的一第一部分P1位于间隙壁结构SP1与间隙壁结构SP2之间，且第一绝缘结构BS1与第一漂移区12A的第一部分P1直接相连。在一些实施例中，通过第一绝缘结构BS1与第一漂移区12A的第一部分P1直接相连，可避免在位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A上形成硅化物层，由此达到改善高压半导体装置电性表现(例如但并不限于降低高压半导体装置的关闭电流，Ioff)的效果。
在一些实施例中，一垂直方向(例如图1至图2中所示的一第三方向D3)可被视为半导体基底10的厚度方向，而半导体基底10可在第三方向D3上具有相对的一上表面与一底表面，且上述的栅极结构60G、子栅极结构60A、间隙壁结构SP1、间隙壁结构SP2以及第一绝缘结构BS1可设置在半导体基底10的上表面的一侧。此外，与第三方向D3大体上正交的水平方向(例如图1至图2中所示的一第一方向D1、一第二方向D2以及其他与第三方向D3正交的方向)可大体上与半导体基底10的上表面或/及底表面平行，但并不以此为限。在本文中所述在第三方向D3上相对较高的位置或/及部件与半导体基底10的底表面之间在第三方向D3上的距离可大于在第三方向D3上相对较低的位置或/及部件与半导体基底10的底表面之间在第三方向D3上的距离，各部件的下部或底部可比此部件的上部或顶部在第三方向D3上更接近半导体基底10的底表面，在某个部件之上的另一部件可被视为在第三方向D3上相对较远离半导体基底10的底表面，而在某个部件之下的另一部件可被视为在第三方向D3上相对较接近半导体基底10的底表面。
进一步说明，在一些实施例中，高压半导体装置101可还包括一栅极氧化物层22G以及一栅极氧化物层22A，栅极氧化物层22G可在第三方向D3上设置在半导体基底10与栅极结构60G之间，而栅极氧化物层22A可在第三方向D3上设置在第一漂移区12A与子栅极结构60A之间。在一些实施例中，间隙壁结构SP1与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22G的一部分，而间隙壁结构SP2与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22A的一部分，但并不以此为限。换句话说，栅极氧化物层22G可自栅极结构60G的下方延伸至间隙壁结构SP1的下方，而栅极氧化物层22A可自子栅极结构60A的下方延伸至间隙壁结构SP2的下方。此外，在一些实施例中，栅极氧化物层22G与栅极氧化物层22A可在第一方向D1上包夹着第一绝缘结构BS1，且第一绝缘结构BS1可与栅极氧化物层22G以及栅极氧化物层22A直接相连，但并不以此为限。在一些实施例中，第一绝缘结构BS1的材料组成、栅极氧化物层22G的材料组成以及栅极氧化物层22A的材料组成彼此相同，例如可为相同的绝缘氧化物材料，但并不以此为限。
在一些实施例中，第一漂移区12A的一第二部分P2可在第三方向D3上位于间隙壁结构SP1的下方，第一漂移区12A的一第三部分P3可在第三方向D3上位于间隙壁结构SP2的下方，且第二部分P2与第三部分P3可在第一方向D1上包夹着第一漂移区12A的第一部分P1。换句话说，位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A(例如第一部分P1)可完全被第一绝缘结构BS1覆盖，而位于栅极结构60G与子栅极结构60A之间的第一漂移区12A(例如第一部分P1、第二部分P2以及第三部分P3)可完全被第一绝缘结构BS1、间隙壁结构SP1以及间隙壁结构SP2覆盖，由此可避免在第一漂移区12A的第一部分P1、第二部分P2或/及第三部分P3上直接形成导电材料(例如导电的硅化物层)。
在一些实施例中，高压半导体装置101可还包括一源极/漏极掺杂区52A以及一硅化物层54A，源极/漏极掺杂区52A可设置在第一漂移区12A中，而硅化物层54A可设置在源极/漏极掺杂区52A中或/及设置在源极/漏极掺杂区52A上。子栅极结构60A可在第一方向D1上位于栅极结构60G与源极/漏极掺杂区52A之间，且子栅极结构60A可分别与栅极结构60G以及源极/漏极掺杂区52A电性分离。通过子栅极结构60A的设置，可拉大栅极结构60G与源极/漏极掺杂区52A或/及硅化物层54A之间的距离，且通过第一绝缘结构BS1的设置，可避免在位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A上或/及在位于栅极结构60G与子栅极结构60A之间的第一漂移区12A上形成导电的硅化物层，进而可改善高压半导体装置101的电性表现(例如但并不限于降低关闭电流)。
在一些实施例中，高压半导体装置101可还包括一第二漂移区12B、一子栅极结构60B、一间隙壁结构SP3、一第二绝缘结构BS2、一栅极氧化物层22B、一源极/漏极掺杂区52B以及一硅化物层54B。第二漂移区12B可设置在半导体基底10中，且第一漂移区12A的一部分以及第二漂移区12B的一部分可分别位于栅极结构60G在第一方向D1上的两相对侧。子栅极结构60B可设置在第二漂移区12B上且与栅极结构60G互相分离，而子栅极结构60A与子栅极结构60B可分别位于栅极结构60G在第一方向D1上的两相对侧。间隙壁结构SP3可设置在子栅极结构60B的侧壁上，第二绝缘结构BS2可设置在第二漂移区12B上，且第二绝缘结构BS2的至少一部分可位于间隙壁结构SP1与间隙壁结构SP3之间。第二漂移区12B的一部分可位于间隙壁结构SP1与间隙壁结构SP3之间，且第二绝缘结构BS2可与位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B直接相连。
在一些实施例中，栅极氧化物层22B可在第三方向D3上设置在第二漂移区12B与子栅极结构60B之间，而间隙壁结构SP3与第二漂移区12B可在第三方向D3上包夹着栅极氧化物层22B的一部分，但并不以此为限。换句话说，栅极氧化物层22B可自子栅极结构60B的下方延伸至间隙壁结构SP3的下方。此外，在一些实施例中，栅极氧化物层22G与栅极氧化物层22B可在第一方向D1上包夹着第二绝缘结构BS2，且第二绝缘结构BS2可与栅极氧化物层22G以及栅极氧化物层22B直接相连，但并不以此为限。在一些实施例中，第二绝缘结构BS2的材料组成、栅极氧化物层22G的材料组成以及栅极氧化物层22B的材料组成彼此相同，例如可为相同的绝缘氧化物材料，但并不以此为限。
在一些实施例中，源极/漏极掺杂区52B可设置在第二漂移区12B中，而硅化物层54B可设置在源极/漏极掺杂区52B中或/及设置在源极/漏极掺杂区52B上。子栅极结构60B可在第一方向D1上位于栅极结构60G与源极/漏极掺杂区52B之间，且子栅极结构60B可分别与栅极结构60G以及源极/漏极掺杂区52B电性分离。通过子栅极结构60B的设置，也可拉大栅极结构60G与源极/漏极掺杂区52B或/及硅化物层54B之间的距离，且通过第二绝缘结构BS2的设置，可避免在位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B上或/及在位于栅极结构60G与子栅极结构60B之间的第二漂移区12B上形成导电的硅化物层。在一些实施例中，源极/漏极掺杂区52A与源极/漏极掺杂区52B可分别为一源极掺杂区以及一漏极掺杂区，例如当源极/漏极掺杂区52A为漏极掺杂区时源极/漏极掺杂区52B可为源极掺杂区，而当源极/漏极掺杂区52B为漏极掺杂区时源极/漏极掺杂区52A可为源极掺杂区。此外，高压半导体装置101可被视为双扩散漏极金属氧化物半导体(double diffused drainMOS，DDDMOS)结构，但并不以此为限。
在一些实施例中，高压半导体装置101可还包括一绝缘层56、一介电层62以及多个接触结构(例如图1中所示的接触结构CT1、接触结构CT2以及接触结构CT3)。绝缘层56可覆盖硅化物层54A、源极/漏极掺杂区52A、硅化物层54B以及源极/漏极掺杂区52B，且绝缘层56可部分设置在间隙壁结构SP1与间隙壁结构SP2之间以及部分设置在间隙壁结构SP1与间隙壁结构SP3之间。介电层62可设置在绝缘层56上并覆盖栅极结构60G、子栅极结构60A以及子栅极结构60B。接触结构CT1可贯穿介电层62而与栅极结构60G接触以形成电连接，接触结构CT2可贯穿介电层62与绝缘层56而与硅化物层54A或/及源极/漏极掺杂区52A接触以形成电连接，而接触结构CT3可贯穿介电层62与绝缘层56而与硅化物层54B或/及源极/漏极掺杂区52B接触以形成电连接。
在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。此外，第一漂移区12A与第二漂移区12B可包括利用对半导体基底10进行掺杂制作工艺(例如注入制作工艺)所形成的掺杂区，半导体基底10可为具有第一导电型态的半导体基底或包括第一导电型态的区域(例如具有第一导电型态的掺杂阱区，未绘示)，而第一漂移区12A与第二漂移区12B则可具有第二导电型态，且第二导电型态可与第一导电型态互补(complementary)。举例来说，第一导电型态可为p型而第二导电型态可为n型，但并不以此为限。在一些实施例中，源极/漏极掺杂区52A与源极/漏极掺杂区52B可包括利用掺杂制作工艺(例如注入制作工艺)于半导体基底10中所形成的掺杂区。在一些实施例中，源极/漏极掺杂区52A与源极/漏极掺杂区52B的导电型态可与第一漂移区12A以及第二漂移区12B的导电型态相同，但源极/漏极掺杂区52A与源极/漏极掺杂区52B的掺杂浓度可高于第一漂移区12A与第二漂移区12B的掺杂浓度，例如源极/漏极掺杂区52A与源极/漏极掺杂区52B可分别为n型重掺杂区，但并不以此为限。
在一些实施例中，用以形成栅极氧化物层22G、栅极氧化物层22A、栅极氧化物层22B、第一绝缘结构BS1以及第二绝缘结构BS2的材料可包括氧化硅或其他适合的氧化物绝缘材料。在一些实施例中，栅极结构60G、子栅极结构60A以及子栅极结构60B可由相同材料(例如栅极材料60)形成，而栅极材料60可包括栅极介电层(未绘示)以及设置于栅极介电层上的栅极层(未绘示)，栅极介电层可包括高介电常数(high-k)介电材料或其他适合的介电材料，而栅极层可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。在一些实施例中，间隙壁结构SP1、间隙壁结构SP2以及间隙壁结构SP3可分别包括单层或多层的介电材料，例如氮化硅、氧化硅、碳氮化硅或其他适合的介电材料。硅化物层54A与硅化物层54B可包括硅化物导电材料例如金属硅化物材料，但并不以此为限。上述的金属硅化物可包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。绝缘层56可包括单层或多层的绝缘材料，例如氮化硅、氧化硅或其他适合的绝缘材料，而介电层62可包括单层或多层的介电材料例如氧化硅、氮化硅、氮氧化硅、低介电常数(lowdielectric constant，low-k)材料或其他适合的介电材料。此外，各接触结构可分别包括一低电阻率材料(例如铜、铝、钨等)以及围绕此低电阻率材料的阻障层(例如氮化钛、氮化钽或其他适合的具有导电能力的阻障材料)，但并不以此为限。
请参阅图1至图8。图3至图7所绘示为本发明第一实施例的高压半导体装置的制作方法示意图，其中图4绘示了对应图3状况的俯视示意图(为方便说明，图4中已将部分的结构省略而主要绘示出图案化掩模层与虚置栅极以及子虚置栅极之间的相对关系)，图5绘示了图3之后的状况示意图，图6绘示了图5之后的状况示意图，而图7绘示了图6之后的状况示意图。图8所绘示为本发明一实施例的高压半导体装置的制作方法流程示意图。在一些实施例中，图1可被视为绘示了图7之后的状况示意图，但并不以此为限。如图1与图2所示，本实施例的高压半导体装置101的制作方法可包括下列步骤。在半导体基底10中形成第一漂移区12A，在半导体基底10上形成栅极结构60G，并在第一漂移区12A上形成子栅极结构60A。子栅极结构60A与栅极结构60G互相分离，间隙壁结构SP1位于栅极结构60G的侧壁上，间隙壁结构SP2位于子栅极结构60A的侧壁上，且第一绝缘结构BS1位于第一漂移区12A上。第一绝缘结构BS1的至少一部分位于间隙壁结构SP1与间隙壁结构SP2之间，第一漂移区12A的一部分(例如第一部分P1)位于间隙壁结构SP1与间隙壁结构SP2之间，且第一绝缘结构BS1与第一漂移区12A的第一部分P1直接相连。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图3、图4与图8所示，在半导体基底10中形成第一漂移区12A与第二漂移区12B，然后，可进行步骤S1，在半导体基底10上形成一虚置(dummy)栅极24G、一子虚置栅极24A以及一子虚置栅极24B，虚置栅极24G、子虚置栅极24A以及子虚置栅极24B可分别沿第二方向D2延伸，子虚置栅极24A与子虚置栅极24B可分别位于虚置栅极24G在第一方向D1上的两相对侧，且虚置栅极24G与子虚置栅极24A以及子虚置栅极24B互相分离。在一些实施例中，在形成虚置栅极24G、子虚置栅极24A以及子虚置栅极24B之前，可在半导体基底10上形成一氧化物层22，而虚置栅极24G、子虚置栅极24A以及子虚置栅极24B可形成在氧化物层20上。
然后，如图3、图5与图8所示，可进行步骤S2，对氧化物层20进行一图案化制作工艺91，氧化物层22的一部分可被图案化而成为栅极氧化物层22G、栅极氧化物层22A、栅极氧化物层22B、第一绝缘结构BS1以及第二绝缘结构BS2。虚置栅极24G与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22G的至少一部分，子虚置栅极24A与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22A的至少一部分，而子虚置栅极24B与第二漂移区12B可在第三方向D3上包夹着栅极氧化物层22B的至少一部分。
在一些实施例中，如图3至图5所示，在图案化制作工艺91之前，可形成一第一图案化掩模层42覆盖虚置栅极24G、子虚置栅极24A、子虚置栅极24B、位于虚置栅极24G与子虚置栅极24A之间的氧化物层22以及位于虚置栅极24G与子虚置栅极24B之间的氧化物层22，而图案化制作工艺91可包括以第一图案化掩模层42为掩模的一蚀刻制作工艺，用以移除氧化物层22的一部分而形成上述的栅极氧化物层22G、栅极氧化物层22A、栅极氧化物层22B、第一绝缘结构BS1以及第二绝缘结构BS2。在一些实施例中，在形成第一图案化掩模层42之前，可在氧化物层22、虚置栅极24G、子虚置栅极24A以及子虚置栅极24B上共形地(conformally)形成一掩模层32，而第一图案化掩模层42可形成在掩模层32上，且掩模层32的材料组成不同于第一图案化掩模层42的材料组成。举例来说，第一图案化掩模层42可包括一图案化光致抗蚀剂层，而掩模层32可包括氮化硅或其他适合的掩模材料，但并不以此为限。
如图3与图5所示，未被第一图案化掩模层42覆盖的掩模层32与氧化物层22可被图案化制作工艺91至少部分移除，位于虚置栅极24G与子虚置栅极24A之间的氧化物层22的至少一部分可在图案化制作工艺91之后成为第一绝缘结构BS1，而位于虚置栅极24G与子虚置栅极24B之间的氧化物层22的至少一部分可在图案化制作工艺91之后成为第二绝缘结构BS2，故栅极氧化物层22A、第一绝缘结构BS1、栅极氧化物层22G、第二绝缘结构BS2以及栅极氧化物层22B可彼此相连而具有相同的材料组成。
如图3、图5、图6与图8所示，在图案化制作工艺91之后，可将第一图案化掩模层42以及掩模层32移除，并可进行步骤S3，形成间隙壁结构SP1、间隙壁结构SP2以及间隙壁结构SP3。间隙壁结构SP1形成在虚置栅极24G的侧壁上，间隙壁结构SP2形成在子虚置栅极24A的侧壁上，而间隙壁结构SP3形成在子虚置栅极24B的侧壁上。在一些实施例中，间隙壁结构SP1与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22G的一部分，间隙壁结构SP1与第二漂移区12B可在第三方向D3上包夹着栅极氧化物层22G的另一部分，间隙壁结构SP2与第一漂移区12A可在第三方向D3上包夹着栅极氧化物层22A的一部分，而间隙壁结构SP3与第二漂移区12B可在第三方向D3上包夹着栅极氧化物层22B的一部分。此外，栅极氧化物层22G与栅极氧化物层22A可在第一方向D1上包夹着第一绝缘结构BS1，第一绝缘结构BS1可与栅极氧化物层22G以及栅极氧化物层22A直接相连，栅极氧化物层22G与栅极氧化物层22B可在第一方向D1上包夹着第二绝缘结构BS2，而第二绝缘结构BS2可与栅极氧化物层22G以及栅极氧化物层22B直接相连。
此外，在图案化制作工艺91之后，可在第一漂移区12A中形成源极/漏极掺杂区52A并在第二漂移区12B中形成源极/漏极掺杂区52B。在一些实施例中，间隙壁结构SP1、间隙壁结构SP2以及间隙壁结构SP3可分别具有多层的间隙壁，而源极/漏极掺杂区52A与源极/漏极掺杂区52B可利用上述部分的间隙壁当作掩模进行掺杂制作工艺而形成，但并不以此为限。因此，子虚置栅极24A可在第一方向D1上位于虚置栅极24G与源极/漏极掺杂区52A之间，而子虚置栅极24B可在第一方向D1上位于虚置栅极24G与源极/漏极掺杂区52B之间。
然后，如图7与图8所示，可进行步骤S4，也就是进行一硅化物制作工艺92，用以在源极/漏极掺杂区52A中或/及源极/漏极掺杂区52A上形成硅化物层54A，并在源极/漏极掺杂区52B中或/及源极/漏极掺杂区52B上形成硅化物层54B。在一些实施例中，硅化物制作工艺92可包括一自对准式(self-aligned)硅化物制作工艺，利用一金属层(未绘示)覆盖源极/漏极掺杂区52A与源极/漏极掺杂区52B的表面，并进行一热处理以使金属层与源极/漏极掺杂区52A以及源极/漏极掺杂区52B产生反应而分别形成硅化物层54A与硅化物层54B，且金属层可在硅化物层54A与硅化物层54B形成之后被移除。
值得说明的是，在进行硅化物制作工艺92时，位于虚置栅极24G与子虚置栅极24A之间的第一漂移区12A可完全被第一绝缘结构BS1、栅极氧化物层22A以及栅极氧化物层22G覆盖，而位于虚置栅极24G与子虚置栅极24B之间的第二漂移区12B可完全被第二绝缘结构BS2、栅极氧化物层22B以及栅极氧化物层22G覆盖，故可避免在位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A上或/及在位于栅极结构60G与子栅极结构60A之间的第一漂移区12A上形成导电的硅化物层，且可避免在位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B上或/及在位于栅极结构60G与子栅极结构60B之间的第二漂移区12B上形成导电的硅化物层。
此外，在一些实施例中，虚置栅极24G、子虚置栅极24A以及子虚置栅极24B可分别包括一虚置栅极材料(未绘示)以及一覆盖虚置栅极材料的盖层(未绘示)，虚置栅极材料可包括多晶硅或其他适合的材料，而盖层可包括氧化物、氮化物或其他适合的材料，但并不以此为限。在进行硅化物制作工艺92时，盖层可覆盖虚置栅极材料，由此避免在虚置栅极24G、子虚置栅极24A以及子虚置栅极24B上形成硅化物层，但并不以此为限。
如图7、图8以及图1所示，在形成硅化物层54A与硅化物层54B之后，可形成绝缘层56，并进行步骤S5，也就是进行一取代栅极(replacement gate)制作工艺，以栅极结构60G取代虚置栅极24G，以子栅极结构60A取代子虚置栅极24A，并以子栅极结构60B取代子虚置栅极24B。因此，子栅极结构60A可形成在第一漂移区12A上，子栅极结构60B可形成在第二漂移区12B上，而间隙壁结构SP1、间隙壁结构SP2以及间隙壁结构SP3可分别位于栅极结构60G、子栅极结构60A以及子栅极结构60B的侧壁上。在形成栅极结构60G、子栅极结构60A以及子栅极结构60B之后，可形成介电层62以及各接触结构。值得说明的是，本发明的栅极结构60G、子栅极结构60A以及子栅极结构60B的制作方法并不以上述图3至图8的步骤为限而可视设计需要以其他适合的方法形成栅极结构60G、子栅极结构60A以及子栅极结构60B。此外，本实施例的第一绝缘结构BS1与第二绝缘结构BS2可利用对氧化物层进行的图案化制作工艺(例如图3所示的图案化制作工艺91)来形成，故可达到制作工艺简化或/及制作工艺整合的效果。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图6、图9与图10。图9所绘示为本发明另一实施例的高压半导体装置的制作方法示意图，而图10绘示了对应图9状况的俯视示意图(为方便说明，图10中已将部分的结构省略而主要绘示出图案化掩模层与虚置栅极以及子虚置栅极之间的相对关系)。在一些实施例中，图9可被视为绘示了图6之后的状况示意图，但并不以此为限。如图6、图9与图10所示，在一些实施例中，在形成间隙壁结构以及源极/漏极掺杂区之后与进行硅化物制作工艺92之前，可在半导体基底10上形成一第二图案化掩模层44，第二图案化掩模层44可覆盖虚置栅极24G、子虚置栅极24A、子虚置栅极24B、位于虚置栅极24G与子虚置栅极24A之间的间隙壁结构SP1、间隙壁结构SP2以及第一绝缘结构BS1以及位于虚置栅极24G与子虚置栅极24B之间的间隙壁结构SP1、间隙壁结构SP3以及第二绝缘结构BS2。
在硅化物制作工艺92中，位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A以及位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B可完全被第二图案化掩模层44、第一绝缘结构BS1以及第二绝缘结构BS2覆盖，用以避免在位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A上以及在位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B上形成导电的硅化物层，而第二图案化掩模层44可被视为阻挡形成硅化物的结构，但并不以此为限。在一些实施例中，利用第二图案化掩模层44在硅化物制作工艺92中覆盖第一绝缘结构BS1与第二绝缘结构BS2可进一步加强阻挡形成硅化物的效果。此外，在一些实施例中，第二图案化掩模层44可在硅化物制作工艺92之后被完全移除或至少部分保留在间隙壁结构SP1与间隙壁结构SP2之间以及间隙壁结构SP1与间隙壁结构SP3之间，而第二图案化掩模层44可包括氮化物(例如氮化硅)或其他适合的掩模材料。
请参阅图11与图12。图11所绘示为本发明第二实施例的高压半导体装置102的示意图，而图12所绘示为本实施例的高压半导体装置102的局部放大示意图。如图11与图12所示，在高压半导体装置102中，第一绝缘结构BS1与第二绝缘结构BS2可由部分的绝缘层56形成，故间隙壁结构SP1与间隙壁结构SP2可在第一方向D1上包夹着第一绝缘结构BS1，而间隙壁结构SP1与间隙壁结构SP3可在第一方向D1上包夹着第二绝缘结构BS2。在一些实施例中，受到上述取代栅极制作工艺的影响，间隙壁结构SP1、间隙壁结构SP2、间隙壁结构SP3、第一绝缘结构BS1以及第二绝缘结构BS2可被平坦化制作工艺处理而具有大体上共平面的上表面(例如最上表面)，但并不以此为限。
请参阅图11至图13。图13所绘示为本发明第二实施例的高压半导体装置的制作方法示意图，而图11可被视为绘示了图13之后的状况示意图，但并不以此为限。如图11至图13所示，在一些实施例中，栅极氧化物层22G、栅极氧化物层22A以及栅极氧化物层22B可彼此互相分离，间隙壁结构SP1可设置在虚置栅极24G与栅极氧化物层22G的侧壁上，间隙壁结构SP2可设置在子虚置栅极24A与栅极氧化物层22A的侧壁上，而间隙壁结构SP2可设置在子虚置栅极24B与栅极氧化物层22B的侧壁上。此外，在进行硅化物制作工艺92时，第二图案化掩模层44可覆盖虚置栅极24G、子虚置栅极24A、子虚置栅极24B、位于虚置栅极24G与子虚置栅极24A之间的间隙壁结构SP1、间隙壁结构SP2以及第一漂移区12A以及位于虚置栅极24G与子虚置栅极24B之间的间隙壁结构SP1、间隙壁结构SP3以及第二漂移区12B。在一些实施例中，第二图案化掩模层44可直接接触位于间隙壁结构SP1与间隙壁结构SP2之间的第一漂移区12A以及位于间隙壁结构SP1与间隙壁结构SP3之间的第二漂移区12B。
在一些实施例中，在硅化物制作工艺92之后，可形成绝缘层56，从而在间隙壁结构SP1与间隙壁结构SP2之间形成第一绝缘结构BS1并在间隙壁结构SP1与间隙壁结构SP3之间形成第二绝缘结构BS2。之后，可再进行上述取代栅极制作工艺而形成栅极结构60G、子栅极结构60A与子栅极结构60B。换句话说，第一绝缘结构BS1与第二绝缘结构BS2可在硅化物制作工艺92之后以及取代栅极制作工艺之前形成。此外，在一些实施例中，第二图案化掩模层44可在硅化物制作工艺92之后被完全移除或至少部分保留在间隙壁结构SP1与间隙壁结构SP2之间以及间隙壁结构SP1与间隙壁结构SP3之间而成为第一绝缘结构BS1与第二绝缘结构BS2。
请参阅图14。图14所绘示为本发明第三实施例的高压半导体装置103的示意图。如图14所示，高压半导体装置103包括半导体基底10、第一漂移区12A、栅极结构60G、间隙壁结构SP1、源极/漏极掺杂区52A、硅化物层54A以及第一绝缘结构BS1。第一漂移区12A设置在半导体基底10中，栅极结构60G设置在半导体基底10上，而间隙壁结构SP1设置在栅极结构60G的侧壁上。源极/漏极掺杂区52A设置在第一漂移区12A中，且源极/漏极掺杂区52A与间隙壁结构SP1互相分离。硅化物层54A设置在源极/漏极掺杂区52A上，硅化物层54A与间隙壁结构SP1互相分离，且第一漂移区12A的一部分位于间隙壁结构SP1与源极/漏极掺杂区52A之间。第一绝缘结构BS1设置在第一漂移区12A上，且第一绝缘结构BS1与位于间隙壁结构SP1与源极/漏极掺杂区52A之间的第一漂移区12A的该部分直接相连。
在一些实施例中，高压半导体装置103可还包括第二漂移区12B、源极/漏极掺杂区52B、硅化物层54B以及第二绝缘结构BS2。第二漂移区12B设置在半导体基底10中，第一漂移区12A的一部分以及第二漂移区12B的一部分可分别位于栅极结构60G在第一方向D1上的两相对侧。源极/漏极掺杂区52B可设置在第二漂移区12B中，且源极/漏极掺杂区52B与间隙壁结构SP1互相分离。硅化物层54B可设置在源极/漏极掺杂区52B上，硅化物层54B与间隙壁结构SP1互相分离，且第二漂移区12B的一部分位于间隙壁结构SP1与源极/漏极掺杂区52B之间。第二绝缘结构BS2可设置在第二漂移区12B上，且第二绝缘结构BS2与位于间隙壁结构SP1与源极/漏极掺杂区52B之间的第二漂移区12B的该部分直接相连。
在一些实施例中，高压半导体装置103可不具有上述实施例中的子栅极结构，而位于源极/漏极掺杂区52A与间隙壁结构SP1之间的第一漂移区12A可直接接触第一绝缘结构BS1并完全被第一绝缘结构BS1覆盖，且位于源极/漏极掺杂区52B与间隙壁结构SP1之间的第二漂移区12B可直接接触第二绝缘结构BS2并完全被第二绝缘结构BS2覆盖。在一些实施例中，第一绝缘结构BS1与第二绝缘结构BS2可由上述的绝缘层56形成，故第一绝缘结构BS1还可在第三方向D3上覆盖源极/漏极掺杂区52A与硅化物层54A，第二绝缘结构BS2还可在第三方向D3上覆盖源极/漏极掺杂区52B与硅化物层54B，且第一绝缘结构BS1、第二绝缘结构BS2、间隙壁结构SP1以及栅极结构60G的上表面(例如最上表面)可大体上共平面，但并不以此为限。
请参阅图14与图15。图15所绘示为本发明第三实施例的高压半导体装置的制作方法示意图，而图14可被视为绘示了图15之后的状况示意图。如图14与图15所示，在进行硅化物制作工艺92时，第二图案化掩模层44可覆盖虚置栅极24G、间隙壁结构SP1、位于间隙壁结构SP1与源极/漏极掺杂区52A之间的第一漂移区12A以及位于间隙壁结构SP1与源极/漏极掺杂区52B之间的第二漂移区12B。在一些实施例中，第二图案化掩模层44可直接接触第一漂移区12A与第二漂移区12B，但并不以此为限。在一些实施例中，第二图案化掩模层44可在硅化物制作工艺92之后被完全移除或至少部分保留在第一漂移区12A与第二漂移区12B上而成为第一绝缘结构BS1与第二绝缘结构BS2。此外，在形成源极/漏极掺杂区52A与源极/漏极掺杂区52B的制作工艺中，也可利用另一个图案化掩模层(未绘示)覆盖虚置栅极24G、间隙壁结构SP1、部分的第一漂移区12A以及部分的第二漂移区12B，并可通过调整此图案化掩模层覆盖第一漂移区12A与第二漂移区12B的状况来调整形成的源极/漏极掺杂区与间隙壁结构SP1之间的距离。换句话说，可通过拉大源极/漏极掺杂区与间隙壁结构SP1之间的距离并避免在位于间隙壁结构SP1与源极/漏极掺杂区52A之间的第一漂移区12A上以及在位于间隙壁结构SP1与源极/漏极掺杂区52B之间的第二漂移区12B上形成导电的硅化物层来改善高压半导体装置103的电性表现(例如但并不限于降低关闭电流)。
综上所述，在本发明的高压半导体装置以及其制作方法中，可利用绝缘结构与漂移区相连且避免在漂移区的特定部分上形成硅化物，由此改善高压半导体装置的电性表现。此外，在一些实施例中，可利用栅极氧化物层的相关制作工艺一并形成用以阻挡硅化物形成的结构，由此达到制作工艺简化或/及制作工艺整合的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (26)

1.一种高压半导体装置，包括：
半导体基底；
第一漂移区，设置在该半导体基底中；
栅极结构，设置在该半导体基底上；
第一子栅极结构，设置在该第一漂移区上且与该栅极结构互相分离；
第一间隙壁结构，设置在该栅极结构的侧壁上；
第二间隙壁结构，设置在该第一子栅极结构的侧壁上；以及
第一绝缘结构，设置在该第一漂移区上，其中该第一绝缘结构的至少一部分位于该第一间隙壁结构与该第二间隙壁结构之间，该第一漂移区的第一部分位于该第一间隙壁结构与该第二间隙壁结构之间，且该第一绝缘结构与该第一漂移区的该第一部分直接相连。
2.如权利要求1所述的高压半导体装置，还包括：
第一栅极氧化物层，其中该第一间隙壁结构与该第一漂移区包夹着该第一栅极氧化物层的一部分；以及
第二栅极氧化物层，其中该第二间隙壁结构与该第一漂移区包夹着该第二栅极氧化物层的一部分，且该第一栅极氧化物层与该第二栅极氧化物层包夹着该第一绝缘结构。
3.如权利要求2所述的高压半导体装置，其中该第一绝缘结构与该第一栅极氧化物层以及该第二栅极氧化物层直接相连。
4.如权利要求2所述的高压半导体装置，其中该第一绝缘结构的材料组成、该第一栅极氧化物层的材料组成以及该第二栅极氧化物层的材料组成彼此相同。
5.如权利要求2所述的高压半导体装置，其中该第一间隙壁结构与该第二间隙壁结构包夹着该第一绝缘结构。
6.如权利要求1所述的高压半导体装置，其中该第一漂移区的第二部分在垂直方向上位于该第一间隙壁结构的下方，该第一漂移区的第三部分在该垂直方向上位于该第二间隙壁结构的下方，且该第二部分与该第三部分在水平方向上包夹着该第一漂移区的该第一部分。
7.如权利要求1所述的高压半导体装置，还包括：
第一源极/漏极掺杂区，设置在该第一漂移区中，其中该第一子栅极结构位于该栅极结构与该第一源极/漏极掺杂区之间，且该第一子栅极结构与该栅极结构以及该第一源极/漏极掺杂区电性分离。
8.如权利要求1所述的高压半导体装置，还包括：
第二漂移区，设置在该半导体基底中，其中该第一漂移区的一部分以及该第二漂移区的一部分分别位于该栅极结构在水平方向上的两相对侧；
第二子栅极结构，设置在该第二漂移区上且与该栅极结构互相分离；
第三间隙壁结构，设置在该第二子栅极结构的侧壁上；以及
第二绝缘结构，设置在该第二漂移区上，其中该第二绝缘结构的至少一部分位于该第一间隙壁结构与该第三间隙壁结构之间，该第二漂移区的一部分位于该第一间隙壁结构与该第三间隙壁结构之间，且该第二绝缘结构与该第二漂移区的该部分直接相连。
9.如权利要求8所述的高压半导体装置，还包括：
第二源极/漏极掺杂区，设置在该第二漂移区中，其中该第二子栅极结构位于该栅极结构与该第二源极/漏极掺杂区之间，且该第二子栅极结构与该栅极结构以及该第二源极/漏极掺杂区电性分离。
10.一种高压半导体装置的制作方法，包括：
在半导体基底中形成第一漂移区；
在该半导体基底上形成栅极结构；以及
在该第一漂移区上形成第一子栅极结构，其中该第一子栅极结构与该栅极结构互相分离，第一间隙壁结构位于该栅极结构的侧壁上，第二间隙壁结构位于该第一子栅极结构的侧壁上，第一绝缘结构位于该第一漂移区上，且其中该第一绝缘结构的至少一部分位于该第一间隙壁结构与该第二间隙壁结构之间，
其中该第一漂移区的一部分位于该第一间隙壁结构与该第二间隙壁结构之间，且该第一绝缘结构与该第一漂移区的该部分直接相连。
11.如权利要求10所述的高压半导体装置的制作方法，其中形成该栅极结构与该第一子栅极结构的方法包括：
在该半导体基底上形成虚置栅极以及子虚置栅极，其中该虚置栅极与该子虚置栅极互相分离；
形成该第一间隙壁结构与该第二间隙壁结构，其中该第一间隙壁结构形成在该虚置栅极的侧壁上，且该第二间隙壁结构形成在该子虚置栅极的侧壁上；以及
进行取代栅极制作工艺，以该栅极结构取代该虚置栅极，且以该第一子栅极结构取代该子虚置栅极。
12.如权利要求11所述的高压半导体装置的制作方法，还包括：
在形成该虚置栅极与该子虚置栅极之前，在该半导体基底上形成氧化物层，其中该虚置栅极与该子虚置栅极形成在该氧化物层上；以及
对该氧化物层进行图案化制作工艺，其中该氧化物层的一部分被图案化而成为第一栅极氧化物层与第二栅极氧化物层，该虚置栅极与该第一漂移区包夹着该第一栅极氧化物层的至少一部分，且该子虚置栅极与该第一漂移区包夹着该第二栅极氧化物层的至少一部分。
13.如权利要求12所述的高压半导体装置的制作方法，还包括：
在该图案化制作工艺之前，形成第一图案化掩模层覆盖该虚置栅极、该子虚置栅极以及位于该虚置栅极与该子虚置栅极之间的该氧化物层，其中该图案化制作工艺包括以该第一图案化掩模层为掩模的蚀刻制作工艺，用以移除该氧化物层的一部分，且位于该虚置栅极与该子虚置栅极之间的该氧化物层的至少一部分在该图案化制作工艺之后成为该第一绝缘结构。
14.如权利要求13所述的高压半导体装置的制作方法，其中该第一图案化掩模层为图案化光致抗蚀剂层。
15.如权利要求12所述的高压半导体装置的制作方法，其中该第一间隙壁结构与该第二间隙壁结构是在该图案化制作工艺之后形成，该第一间隙壁结构与该第一漂移区包夹着该第一栅极氧化物层的一部分，该第二间隙壁结构与该第一漂移区包夹着该第二栅极氧化物层的一部分，该第一栅极氧化物层与该第二栅极氧化物层包夹着该第一绝缘结构，且该第一绝缘结构与该第一栅极氧化物层以及该第二栅极氧化物层直接相连。
16.如权利要求11所述的高压半导体装置的制作方法，还包括：
在该取代栅极制作工艺之前，在该第一漂移区中形成源极/漏极掺杂区，其中该子虚置栅极位于该虚置栅极与该源极/漏极掺杂区之间；以及
进行硅化物制作工艺，用以在该源极/漏极掺杂区上形成硅化物层。
17.如权利要求16所述的高压半导体装置的制作方法，还包括：
在该硅化物制作工艺之前，在该半导体基底上形成第二图案化掩模层，其中位于该第一间隙壁结构与该第二间隙壁结构之间的该第一漂移区的该部分在该硅化物制作工艺中被该第二图案化掩模层覆盖。
18.如权利要求17所述的高压半导体装置的制作方法，其中该第一绝缘结构在该硅化物制作工艺中被该第二图案化掩模层覆盖。
19.如权利要求17所述的高压半导体装置的制作方法，其中该第一绝缘结构是在该硅化物制作工艺之后以及该取代栅极制作工艺之前形成在该第一间隙壁结构与该第二间隙壁结构之间。
20.如权利要求10所述的高压半导体装置的制作方法，还包括：
在该半导体基底中形成第二漂移区，其中该第一漂移区的一部分以及该第二漂移区的一部分分别位于该栅极结构在水平方向上的两相对侧；以及
在该第二漂移区上形成第二子栅极结构，其中该第二子栅极结构与该栅极结构互相分离，第三间隙壁结构位于该第二子栅极结构的侧壁上，第二绝缘结构位于该第二漂移区上，且该第二绝缘结构的至少一部分位于该第一间隙壁结构与该第三间隙壁结构之间，其中该第二漂移区的一部分位于该第一间隙壁结构与该第三间隙壁结构之间，且该第二绝缘结构与该第二漂移区的该部分直接相连。
21.一种高压半导体装置，包括：
半导体基底；
第一漂移区，设置在该半导体基底中；
栅极结构，设置在该半导体基底上；
间隙壁结构，设置在该栅极结构的侧壁上；
第一源极/漏极掺杂区，设置在该第一漂移区中，其中该第一源极/漏极掺杂区与该间隙壁结构互相分离；
第一硅化物层，设置在该第一源极/漏极掺杂区上，其中该第一硅化物层与该间隙壁结构互相分离，且该第一漂移区的一部分位于该间隙壁结构与该第一源极/漏极掺杂区之间；以及
第一绝缘结构，设置在该第一漂移区上，其中该第一绝缘结构与位于该间隙壁结构与该第一源极/漏极掺杂区之间的该第一漂移区的该部分直接相连。
22.如权利要求21所述的高压半导体装置，其中位于该间隙壁结构与该第一源极/漏极掺杂区之间的该第一漂移区完全被该第一绝缘结构覆盖。
23.如权利要求21所述的高压半导体装置，其中该第一绝缘结构还覆盖该第一源极/漏极掺杂区与该第一硅化物层。
24.如权利要求21所述的高压半导体装置，还包括：
第二漂移区，设置在该半导体基底中，其中该第一漂移区的一部分以及该第二漂移区的一部分分别位于该栅极结构在水平方向上的两相对侧；
第二源极/漏极掺杂区，设置在该第二漂移区中，其中该第二源极/漏极掺杂区与该间隙壁结构互相分离；
第二硅化物层，设置在该第二源极/漏极掺杂区上，其中该第二硅化物层与该间隙壁结构互相分离，且该第二漂移区的一部分位于该间隙壁结构与该第二源极/漏极掺杂区之间；以及
第二绝缘结构，设置在该第二漂移区上，其中该第二绝缘结构与位于该间隙壁结构与该第二源极/漏极掺杂区之间的该第二漂移区的该部分直接相连。
25.如权利要求24所述的高压半导体装置，其中位于该间隙壁结构与该第二源极/漏极掺杂区之间的该第二漂移区完全被该第二绝缘结构覆盖。
26.如权利要求24所述的高压半导体装置，其中该第二绝缘结构还覆盖该第二源极/漏极掺杂区与该第二硅化物层。
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