CN105280645B - 半导体结构与其制作方法 - Google Patents
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Abstract
本发明公开一种半导体结构与其制作方法，该半导体结构包含有一基底，一栅极介电层，位于该基底上，一电荷陷阱层，位于该栅极介电层上，以及至少两多晶硅层，分别位于该栅极介电层上，且同时覆盖部分该电荷陷阱层。
Description
技术领域
本发明涉及半导体领域，尤其是涉及一种可应用于硅-氧化物-氮化物-氧化物-硅(SONOS)存储器的半导体结构与制作方法。
背景技术
在硅-氧化物-氮化物-氧化物-硅(SONOS)存储器进行编程的时候，电荷会从一基底转移至氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构中的氮化硅层。举例来说，使用者会先施加一电压到栅极和漏极并建立垂直电场(vertical electric field))及横向电场(lateral electric field)，然后通过这些电场沿着通道来增加电子的运行速度。当电子沿着通道移动时，一部分的电子会获得足够的能量并越过底部二氧化硅层的位能障壁而被陷阱(trap)在ONO结构的氮化硅层中。由于接近漏极区的电场最强，因此电子通常会陷阱在靠近漏极的区域。反之，当操作者将施加到源极与漏极区域的电位进行反向时，电子则会沿着通道朝相反的方向前进，并被注入到靠近源极区域的氮化硅层中。由于部分氮化硅层并不导电，这些引入到氮化硅层中的电荷倾向于维持在局部区域(localized)。因此，根据所施加的电压，电荷可存储在单一氮化硅层中的各不同区域中。
然而，以现今SONOS存储器架构而言，由于制作工艺上的缺失，可能导致陷捕(trap)电荷以及保留(retain)电荷的效率上不够完美，包括陷补电荷的位置(site)不够多或是被陷补的电荷容易流失等缺点。因此如何改良现有SONOS架构来提升元件的整体效率与可靠度即为现今一重要课题。
发明内容
为解决上述问题，本发明提供一种半导体结构，包含有一基底，一栅极介电层，位于该基底上，一电荷陷阱层，位于该栅极介电层上，以及至少两多晶硅层，分别位于该栅极介电层上，且同时覆盖部分该电荷陷阱层。
本发明另提供一种半导体结构的制作方法，至少包含以下步骤：首先，提供一基底，形成一栅极介电层于该基底上，接着形成一电荷陷阱层于该栅极介电层上，以及形成至少两多晶硅层，分别位于该栅极介电层上，且该两多晶硅层同时覆盖部分该电荷陷阱层。
本发明的特征在于，提出一种可应用于SONOS存储器的新颖半导体结构与其制作方法，本发明的半导体结构的栅极介电层、多晶硅层与电荷陷阱层位置具有特定排列与结合，尤其是电荷陷阱层为一平坦结构，并仅覆盖部分的栅极介电层，由本发明制作方法所制作出的半导体结构，具有制作工艺简单且良率高的优点。
附图说明
图1～图8为本发明半导体结构的制作流程示意图；
图9为一现有的SONOS存储器结构示意图。
主要元件符号说明
10 基底
12 通道掺杂区
14 介电层
16 介电层
17 电荷陷阱层
18 栅极介电层
20 多晶硅层
20’ 多晶硅层
22 轻掺杂漏极
24 间隙壁
26 源/漏极区域
28 介电层
30 接触结构
A 区域
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。
请参考图1～图8，图1～图8绘示本发明半导体结构的制作流程示意图。首先，如图1所示，提供一基底10，基底10例如为块硅基底、含硅基底、一三五族半导体覆硅基底(例如GaAs-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator,SOI)基底等半导体基底。基底10内形成有一通道掺杂区12，通道掺杂区12可通过一离子掺杂制作工艺形成，其形成方法在此不另外赘述。接着分别形成多材料层于基底10上，例如一介电层14以及一介电层16，介电层14例如为一氧化硅层，而介电层16例如为一氮化硅层。接着如图2所示，以一图案化步骤，例如依序进行曝光、显影与蚀刻步骤，将部分的介电层14与部分的介电层16移除，图案化步骤之后，留下图案化的介电层14’与图案化的介电层16’，其中图案化的介电层16’又可视为一电荷陷阱层17，位于基底10中的通道掺杂区12上方。
如图3所示，再次形成一介电层于基底10表面，介电层例如为一氧化硅层，上述介电层可通过一热氧化步骤或是一沉积步骤形成，因此除了形成于基底10上以外，也可能形成于电荷陷阱层17上，此介电层与原先图案化后的介电层14共同形成为一栅极介电层18。本实施例中，图3所形成的介电层厚度可以与原先图2所留下的介电层14厚度相同或是不同，一般来说，图2所留下的介电层14厚度大约介于70～80埃左右，而图3所形成的介电层则可能介于25～80埃左右，但两者优选材料相同，以本实施例来说，两者材料都为氧化硅。另外，本实施例中，电荷陷阱层17的宽度大约介于0.3～0.6微米之间，当然上述元件的厚度、宽度等参数可依照实施需求而调整，本发明并不以此为限。
如图4～图5所示，覆盖一多晶硅层20于栅极介电层18与电荷陷阱层17上，并且如图5所示，进行一图案化步骤，将部分的多晶硅层20以及部分的栅极介电层18移除。值得注意的是，本实施例中至少形成两个图案化后的多晶硅层20’，两个多晶硅层20’分别覆盖部分的电荷陷阱层17，尤其是电荷陷阱层17的两端边界部分区域，而电荷陷阱层17的中央部分未被多晶硅层20’覆盖而曝露出来。此外，电荷陷阱层17则位于栅极介电层18上，但其宽度较栅极介电层18小，因此电荷陷阱层17也仅能部分覆盖栅极介电层18，而未被电荷陷阱层17所覆盖的栅极介电层18则与多晶硅层20’直接接触。
如图6所示，接着在栅极介电层18的两侧基底10中，分别通过一离子掺杂技术，形成一轻掺杂漏极(lightly doped drain,LDD)区域22，上述制作工艺属于本领域常见技术，在此不另外赘述。另外值得注意的是，本实施例中，通道掺杂区12的形成时间点，是在介电层14形成之前(请参考图1)，但是本发明不限于此，在本发明的另一个实施例中，通道掺杂区12也可以在图案化多晶硅层20之后才形成，可以与轻掺杂漏极22同时形成，或是不同时间形成，例如在多晶硅层20被图案化之后，先在基底10之中形成通道掺杂区12，再形成轻掺杂漏极区域22，上述步骤流程也属于本发明所涵盖的范围内。
如图7所示，在各多晶硅层20’旁分别形成一间隙壁24，间隙壁24至少会覆盖于整个半导体结构的外侧，也就是对应于轻掺杂漏极区域22上方的多晶硅层20’侧壁上。至于对应于通道掺杂区12上方的多晶硅层20’侧壁，也就是两个多晶硅层20’的中间区域，则可选择性地形成间隙壁24。一般来说，间隙壁24的形成步骤，包括全面性覆盖一介电层(图未示)于基底10、多晶硅层20’与电荷陷阱层17上。接着才利用一各向异性蚀刻，去除部分的介电层，并留下间隙壁24，此外，上述介电层不限于单层或是多层结构，因此形成的间隙壁也可能是单层或是多层结构。上述制作间隙壁的方法为本领域常见技术，在此不再赘述。
最后如图8所示，在基底10中再次进行离子掺杂步骤，以形成一源/漏极区域26于基底10中，源/漏极区域26应与轻掺杂区域22有部分重叠，另外，全面性覆盖一介电层28，例如为一氮化硅或氧化硅层。之后，在各源/漏极区域26以及各多晶硅层20’顶端，各形成有一接触结构30，接触结构30可能包含导电性良好的物质，例如金属与合金等材质。至此完成本发明的半导体结构制作流程。
本发明的半导体结构，可参考图8所示，包含有基底10，栅极介电层18位于基底10上，电荷陷阱层17则位于栅极介电层18上，以及至少两多晶硅层20’，分别位于栅极介电层18上，且同时覆盖部分电荷陷阱层17。此外，在基底10中还包含有通道掺杂区12，且位于电荷陷阱层17的下方。值得注意的是，本发明中，电荷陷阱层17的宽度优选大于通道掺杂区12的宽度，因此在通道掺杂区12的左右两侧至电荷陷阱层17之间，存在有部分未被掺杂的基底10，例如为图8上的A区域，如此一来可确保本发明的半导体装置作为SONOS存储器使用时，当通道未形成时，在通道掺杂区域12的两侧基底10部分区域，例如为A区域，将会是断路状态，因此被电荷陷阱层17所保留的电荷不容易流失。另外，本发明的电荷陷阱层17，并不限于单层结构或是多层结构，除了上述实施例所提及的为氮化硅之外，也可能包括氧化硅覆盖于氮化硅上的堆叠结构，或是其他介电层组合的多层结构。另外，本发明的半导体结构还可能包含有：多个间隙壁24，覆盖于各多晶硅层20’旁；至少一源/漏极区域26与轻掺杂漏极22，分别位于多晶硅层20’的两侧基底10中；以及多个接触结构30，位于各源/漏极区域26上以及各多晶硅层20’上，分别接触源/漏极区域26与多晶硅层20’。
值得注意的是，本发明的特征在于，栅极介电层18、电荷陷阱层17与多晶硅层20’三者之间的相对位置具有特定排列。可以参考图5与图8所示，由源极至漏极的截面图来看，两个多晶硅层20’分别覆盖部分的电荷陷阱层17，尤其是电荷陷阱层17的两端边界部分区域，而电荷陷阱层17的中央部分并未被多晶硅层20’覆盖而曝露出来。此外，电荷陷阱层17是一个平坦结构，位于栅极介电层18上，但其宽度较栅极介电层18小，因此电荷陷阱层17也仅能部分覆盖栅极介电层18，而未被电荷陷阱层17所覆盖的栅极介电层18则与多晶硅层20’直接接触。此外，本发明的通道掺杂区12宽度较电荷陷阱层17的宽度来得小，且电荷陷阱层17位于相对通道掺杂区12位置的正上方。
本发明的半导体结构，可应用于SONOS存储器，其运作原理与现有的SONOS存储器相同，但比起传统的SONOS结构上制作较容易且良率较高，图9绘示一现有的SONOS存储器结构示意图，如图9所示，此SONOS存储器的制作过程中，先依序在基底上完成栅极介电层32与栅极结构34之后，才以湿蚀刻等方式，移除位于栅极结构34底下栅极介电层32的边界部分，接着才在栅极结构34的侧壁以及两侧底下空间形成L形状的电荷陷阱层36。然而一般来说，栅极介电层32厚度并不高(通常在100埃以下)，因此后续形成的电荷陷阱层36并不容易完整地填入栅极结构34底下左右两边的空隙，造成制作工艺上的缺失，而本发明的半导体结构，在制作步骤上，先形成电荷陷阱层17，才形成多晶硅层20’，因此并不会产生上述缺失。
综上所述，本发明的特征在于，提出一种可应用于SONOS存储器的新颖半导体结构与其制作方法，本发明的半导体结构的栅极介电层、多晶硅层与电荷陷阱层位置具有特定排列与结合，尤其是电荷陷阱层为一平坦结构，并仅覆盖部分的栅极介电层，由本发明制作方法所制作出的半导体结构，具有制作工艺简单且良率高的优点。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (19)
1.一种半导体结构，包含有:
基底；
栅极介电层，位于该基底上；
一个电荷陷阱层，位于该栅极介电层上；以及
至少两多晶硅层，分别位于该栅极介电层上，且该两多晶硅层同时覆盖并直接接触部分该电荷陷阱层。
2.如权利要求1所述的半导体结构，其中还包括一通道掺杂区域，位于该基底中，且位于该电荷陷阱层下方。
3.如权利要求2所述的半导体结构，其中该通道掺杂区域的宽度比该电荷陷阱层的宽度更小。
4.如权利要求1所述的半导体结构，其中该电荷陷阱层包含单层结构或是多层结构。
5.如权利要求1所述的半导体结构，其中还包括多个间隙壁，覆盖于该多晶硅层旁。
6.如权利要求1所述的半导体结构，其中还包括至少一源/漏极区域，分别位于该多晶硅层的两侧该基底中。
7.如权利要求6所述的半导体结构，其中还包含至少多个接触结构，分别接触该多晶硅层与该源/漏极区域。
8.如权利要求1所述的半导体结构，其中该电荷陷阱层为一平坦结构。
9.如权利要求1所述的半导体结构，其中该电荷陷阱层的宽度比该栅极介电层的宽度小。
10.如权利要求1所述的半导体结构，其中该电荷陷阱层有部分区域未被该多晶硅层曝露。
11.一种半导体结构的制作方法，至少包含以下步骤：
提供一基底；
形成一栅极介电层于该基底上；
形成一电荷陷阱层于该栅极介电层上；以及
形成至少两多晶硅层，分别位于该栅极介电层上，且该两多晶硅层同时覆盖并直接接触部分该电荷陷阱层。
12.如权利要求11所述的方法，还包括形成一通道掺杂区域，位于该基底中，且位于该电荷陷阱层下方。
13.如权利要求12所述的方法，其中该通道掺杂区域的宽度比该电荷陷阱层的宽度更小。
14.如权利要求12所述的方法，其中该通道掺杂区域形成步骤在该栅极介电层形成之前。
15.如权利要求12所述的方法，其中该通道掺杂区域形成步骤在该多晶硅层形成之后。
16.如权利要求11所述的方法，其中该电荷陷阱层包含单层结构或是多层结构。
17.如权利要求11所述的方法，其中还包括形成多个间隙壁，覆盖于该多晶硅层旁。
18.如权利要求11所述的方法，其中还包括形成至少一源/漏极区域，分别位于该多晶硅层的两侧该基底中。
19.如权利要求18所述的方法，至少包含形成多个接触结构，分别接触该多晶硅层与该源/漏极区域。
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