KR20110030078A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명에서는 숏채널(short channel)에 따른 소스/드레인 브레이크 다운 현상을 줄일 수 있는 반도체 소자 및 그 제조 방법이 개시된다.
일 예로, 상면에 트렌치가 형성된 반도체 기판과, 상기 반도체 기판의 상부에 상기 트렌치를 덮도록 제 1 실리콘 산화층-실리콘 질화층-제 2 실리콘 산화층이 순차로 형성된 ONO 절연층과, 상기 ONO 절연층의 내부를 채우도록 상부에 형성된 게이트와, 상기 게이트의 양측에 불순물 이온이 도핑되어 형성된 소스/드레인 영역을 포함하는 반도체 소자가 개시된다.
트랜지스터, MOSFET, 숏 채널 효과, 브레이크 다운, 트렌치
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 산업이 발달함에 따라, 하나의 반도체 소자가 다양한 기능을 할 것이 요구되고 있다. 또한, 전자 제품의 소형화 경향에 따라, 반도체 소자의 크기는 작아질 것이 요구된다. 이러한 요구에 의해, 반도체 소자, 특히 전계 효과 트랜지스터는 고집적화가 요구되고, 차지하는 면적이 작아지게 된다.
전계 효과 트랜지스터는 게이트의 전압에 의해 채널이 형성되고, 채널을 전자가 이동하여 신호가 전달되는 구성을 갖는다. 그런데 트랜지스터의 크기가 작아짐에 따라 채널의 길이 또한 줄어들게 이른바, 숏채널(short channel)의 문제가 발생한다. 이러한 숏채널의 대표적인 문제로, 드레인 및 소스에 전압이 인가되었을 때, 정션에서 브레이크 다운이 발생하는 경우가 발생한다. 그리고 이러한 브레이크 다운은 트랜지스터의 동작의 신뢰성을 저하시키기 때문에 이에 대한 방지책이 요구 된다.
본 발명은 숏채널(short channel)에 따른 소스/드레인 브레이크 다운 현상을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 상면에 트렌치가 형성된 반도체 기판; 상기 반도체 기판의 상부에 상기 트렌치를 덮도록 제 1 실리콘 산화층-실리콘 질화층-제 2 실리콘 산화층이 순차로 형성된 ONO 절연층; 상기 ONO 절연층의 내부를 채우도록 상부에 형성된 게이트; 및 상기 게이트의 양측에 불순물 이온이 도핑되어 형성된 소스/드레인 영역을 포함할 수 있다.
여기서, 상기 반도체 기판의 상면 하부에는 상기 소스/드레인 영역으로부터 상기 트렌치를 향하는 방향으로 상기 소스/드레인 영역보다 낮은 불순물 이온의 농도를 갖는 LDD 영역이 더 형성될 수 있다.
더불어, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 상면에 트렌치를 형성하는 트렌치 형성 단계; 상기 반도체 기판의 상부에 상기 트렌치를 덮도록 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 구성된 ONO 절연막을 형성하는 ONO 절연막 형성 단계; 상기 ONO 절연막의 내부를 채우도록 상부에 폴리 실리콘막을 형성하는 폴리 실리콘막 형성 단계; 상기 폴리 실리콘막을 식각하여 게이트 를 형성하는 게이트 형성 단계; 및 상기 게이트의 양측에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 소스/드레인 영역 형성 단계를 포함할 수 있다.
여기서, 상기 게이트 형성 단계는 상기 폴리 실리콘막의 식각시 상기 ONO 절연막을 함께 식각하여 상기 게이트의 하부에만 형성된 ONO 절연층을 형성하는 것일 수 있다.
그리고 상기 게이트 형성 단계 및 소스/드레인 영역 형성 단계의 사이에는 상기 소스/드레인 영역보다 낮은 농도의 불순물 이온을 주입하여, 상기 반도체 기판의 상면 하부에 상기 소스/드레인 영역으로부터 상기 트렌치를 향하는 방향으로 LDD 영역을 형성하는 LDD 영역 형성 단계가 더 이루어질 수 있다.
본 발명에 의한 반도체 소자는 기판의 상면으로부터 내부로 트렌치를 형성하고, ONO 절연층을 트렌치의 상면을 따라 형성하여, 채널의 길이를 증가시킴으로써, 소스-드레인간에서 브레이크 다운이 발생하는 것을 줄일 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 반도체 소자의 구성을 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 기판(110), 상기 기판의 상면으로부터 내부에 형성된 ONO 절연막(120), 상기 ONO 절연층(120)의 상부에 형성된 게이트(130), 상기 게이트(130)의 측부에 형성된 소스/드레인 영역(160)을 포함한다. 또한, 상기 게이트(130)와 소스/드레인 영역(160)의 사이에는 LDD 영역(140)이 더 형성될 수 있고, 상기 게이트(130)의 측면에는 스페이서(150)가 더 형성될 수 있다.
상기 기판(110)은 본 발명의 실시예에 따른 반도체 소자(100)가 형성되기 위한 기본을 제공한다. 상기 기판(110)은 실리콘 또는 게르마늄을 이용하여 형성될 수 있으나, 통상적으로 실리콘이 사용된다.
상기 기판(110)은 상면으로부터 내부를 향해 형성된 트렌치(trench, 111)를 구비한다. 상기 트렌치(111)는 상기 트렌치(111)는 통상의 포토 리소그래피(photolithography) 공정을 이용하여, 상기 기판(110)의 상면을 식각하여 형성될 수 있다. 상기 트렌치(111)는 상기 기판(110)에 굴곡을 형성하여 상기 기판(110)에 형성되는 채널(channel)가 늘어나도록 하기 위해 형성된다. 즉, 본 발명의 실시예에 따른 반도체 소자(100)의 채널은 상기 소스/드레인 영역(160)의 사이를 연결하도록 형성되는데, 상기 기판(110)의 상면으로부터 내부로 형성된다. 따라서, 상기 트렌치(111)는 상기 기판(110)의 상면이 중앙 영역에서 움푹하게 파이도록 하여 표면적을 넓힘으로써, 상기 채널의 길이를 늘릴 수 있다.
상기 ONO 절연층(120)은 상기 기판(110)의 상부에 형성된다. 상기 ONO 절연층(120)은 상기 기판(110)의 상면 형상을 따라서 형성되고, 상기 트렌치(111)의 상부와, 상기 트렌치(111)의 주변 영역까지 확장되어 형성된다. 따라서, 상기 ONO 절연층(120)은 상기 기판(110)의 트렌치(111)를 따라 중앙 영역이 움푹하게 파인 형상으로 굴곡되어 형성된다. 상기 ONO 절연층(120)은 제 1 실리콘 산화층(121), 실리콘 질화층(122), 제 2 실리콘 산화층(123)을 포함하여 ONO(oxide-nitride-oxide) 구조로 형성된다. 그리고 통상의 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조에서처럼, 상기 제 1 실리콘 산화층(121)은 터널 산화막, 상기 실리콘 질화층(122)은 전하 저장층, 상기 제 2 실리콘 산화층(123)은 블로킹 산화막으로서 동작하게 된다.
상기 게이트(130)는 상기 ONO 절연층(120)의 상부에 형성된다. 상기 게이트(130)는 상기 ONO 절연층(120)의 상부에만 형성되어 상기 기판(110)과 절연된 상태를 유지한다. 그리고 상기 게이트(130)는 상기 ONO 절연층(120)가 상기 트렌치(111)에 대응하여 오목하게 형성된 영역을 채우면서 형성된다. 따라서, 상기 게이트(130)에 제어 신호가 가해지면, 상기 게이트(130)로부터 생성된 전계가 상기 ONO 절연막(120)를 통해, 상기 트렌치(111)의 굴곡면을 따라서 형성된다. 결과적으 로 상기 게이트(130)에 제어 신호가 인가되면, 상기 트렌치(111)의 형상을 따라서 채널이 형성된다.
상기 LDD(Lightly Doped Drain) 영역(140)은 상기 기판(110)의 상면으로부터 내부로 형성된다. 상기 LDD 영역(140)은 상기 소스/드레인 영역(160)보다 상대적으로 낮은 도핑 농도를 갖도록 불순물 이온이 주입되어 형성된다. 상기 LDD 영역(140)은 상기 소스/드레인 영역(160)으로부터 전자가 이동하기 쉽도록 한다. 따라서, 상기 소스/드레인 영역(160)에 가해지는 전압을 줄일 수 있기 때문에 본 발명의 실시예에 따른 반도체 소자(100)의 소비 전력을 줄일 수 있다.
상기 스페이서(150)는 상기 게이트(130)의 측부에 형성된다. 상기 스페이서(150)는 상기 게이트(130)의 측면을 보호하고, 상기 게이트(130)를 상기 기판(110) 및 소스/드레인 영역(160)과 절연시킨다.
상기 소스/드레인 영역(160)은 상기 LDD 영역(140)의 가장자리에 형성된다. 상기 소스/드레인 영역(160)은 상기 LDD 영역(140)에 비해 상대적으로 높은 도핑 농도로 불순물 이온이 주입되어 형성된다. 상기 게이트(130)에 제어 신호가 인가되어 채널이 형성되면, 상기 소스/드레인 영역(160)을 통해 전자가 이동하여 전류가 흐르게된다.
상기와 같이 하여, 본 발명의 실시예에 따른 반도체 소자(100)는 기판(110)의 상면으로부터 내부로 트렌치(111)를 형성하고, ONO 절연층(120)을 트렌치(111)의 상면을 따라 형성하여, 채널의 길이를 증가시킴으로써, 소스-드레인간에서 브레이크 다운이 발생하는 것을 줄일 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우챠트이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)의 제조 방법은 트렌치 형성 단계(S1), ONO 절연막 형성 단계(S2), 폴리 실리콘막 형성 단계(S3), 게이트 형성 단계(S4), 소스/드레인 영역 형성 단계(S6)를 포함한다. 또한, 상기 게이트 형성 단계(S4)와 소스/드레인 영역 형성 단계(S6)의 사이에는 LDD 영역 형성 단계(S5)가 더 이루어질 수도 있다. 이하에서는 도 2의 각 단계들을 도 3 내지 도 7을 함께 참조하여 설명하도록 한다.
도 2 및 도 3을 참조하면, 상기 트렌치 형성 단계(S1)는 기판(110)의 상면으로부터 내부로 트렌치(111)를 형성하는 단계이다. 상기 트렌치(111)가 형성될 영역 을 제외한 영역의 상부에 포토레지스트(10)를 도포하고, 노광, 식각, 현상 등의 포토리소그래피 공정을 통해 상기 트렌치(111)가 형성될 수 있다.
도 2 및 도 4를 참조하면, 상기 ONO 절연막 형성 단계(S2)는 상기 기판(110)의 상면에 ONO 절연막(120)을 형성하는 단계이다. 상기 ONO 절연막(20)은 상기 기판(110) 전체에 걸쳐서 형성되며, 상기 트렌치(111)가 형성된 영역에서는 상기 트렌치(111)의 형상을 따라 내부로 오목하게 들어간 형상으로 형성된다. 상기 ONO 절연막은 제 1 실리콘 산화막(21), 실리콘 질화막(22) 및 제 2 실리콘 산화막(23)을 순차적으로 적층하여 형성된다.
도 2 및 도 5를 참조하면, 상기 폴리 실리콘막 형성 단계(S3)는 상기 ONO 절연막(20)의 상부에 폴리 실리콘막(poly-silicon)을 형성하는 단계이다. 상기 폴리 실리콘막(30)은 상기 ONO 절연막(20)의 전면에 걸쳐서 형성된다. 또한, 상기 폴리 실리콘막(30)은 상기 트렌치(111)의 형상에 의해 상기 ONO 절연막(20)이 오목하게 형성된 영역을 모두 채우면서 형성된다.
도 2 및 도 6을 참조하면, 상기 게이트 형성 단계(S4)는 상기 폴리 실리콘 막(30)을 식각하여 게이트(130)를 형성하는 단계이다. 상기 게이트(130)는 상기 게이트(130)가 형성될 영역을 제외한 영역에 포토레지스트(미도시)를 도포하고, 통상의 포토리소그래피 공정을 진행하여 형성될 수 있다. 또한, 상기 포토 리소그래피 에서의 식각은 상기 ONO 절연막(20)에 이르기까지 진행되어, 상기 ONO 절연막(20)을 상기 게이트(130)의 하부에 형성된 이외의 영역을 식각한다. 따라서, 상기 게이트 형성 단계(S4)에서 상기 폴리 실리콘막(30) 뿐만 아니라, 상기 ONO 절연막(20)을 함께 식각하여, ONO 절연층(120)이 형성될 수 있다.
도 2 및 도 6을 참조하면, 상기 LDD 영역 형성 단계(S5)는 상기 게이트(130)의 주변에 불순물 이온을 도핑하여, LDD 영역(140)을 형성하는 단계이다. 상기 불순물 이온은 상기 기판(110)의 상면으로부터 주입되어, 상기 기판(110)의 내부로 확산된다. 또한, 상기 불순물 이온의 주입시, 포토레지스트(미도시)를 장벽층으로 이용하는 것도 가능하다.
도 2 및 도 7을 참조하면, 상기 소스/드레인 영역 형성 단계(S6)는 상기 LDD 영역(140)의 가장자리에 불순물 이온을 주입하여 소스/드레인 영역(160)을 형성하는 단계이다. 상기 불순물 이온의 농도는 상기 LDD 영역(130)의 형성시에 사용된 것보다 높은 농도로 주입된다. 또한, 상기 불순물 이온의 주입시에도 포토레지스트(미도시)가 장벽층으로 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로우챠트이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100; 반도체 소자
110; 기판 111; 트렌치
120; ONO 절연층 130; 게이트
140; LDD 영역 150; 스페이서
160; 소스/드레인 영역
Claims (5)
- 상면에 트렌치가 형성된 반도체 기판;상기 반도체 기판의 상부에 상기 트렌치를 덮도록 제 1 실리콘 산화층-실리콘 질화층-제 2 실리콘 산화층이 순차로 형성된 ONO 절연층;상기 ONO 절연층의 내부를 채우도록 상부에 형성된 게이트; 및상기 게이트의 양측에 불순물 이온이 도핑되어 형성된 소스/드레인 영역을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 기판의 상면 하부에는 상기 소스/드레인 영역으로부터 상기 트렌치를 향하는 방향으로 상기 소스/드레인 영역보다 낮은 불순물 이온의 농도를 갖는 LDD 영역이 더 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 상면에 트렌치를 형성하는 트렌치 형성 단계;상기 반도체 기판의 상부에 상기 트렌치를 덮도록 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 구성된 ONO 절연막을 형성하는 ONO 절연막 형성 단계;상기 ONO 절연막의 내부를 채우도록 상부에 폴리 실리콘막을 형성하는 폴리 실리콘막 형성 단계;상기 폴리 실리콘막을 식각하여 게이트를 형성하는 게이트 형성 단계; 및상기 게이트의 양측에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 소스/드레인 영역 형성 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 게이트 형성 단계는 상기 폴리 실리콘막의 식각시 상기 ONO 절연막을 함께 식각하여 상기 게이트의 하부에만 형성된 ONO 절연층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 게이트 형성 단계 및 소스/드레인 영역 형성 단계의 사이에는 상기 소스/드레인 영역보다 낮은 농도의 불순물 이온을 주입하여, 상기 반도체 기판의 상면 하부에 상기 소스/드레인 영역으로부터 상기 트렌치를 향하는 방향으로 LDD 영역을 형성하는 LDD 영역 형성 단계가 더 이루어지는 것을 특징으로 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020090088027A KR20110030078A (ko) | 2009-09-17 | 2009-09-17 | 반도체 소자 및 그 제조 방법 |
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| KR20110030078A true KR20110030078A (ko) | 2011-03-23 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090088027A KR20110030078A (ko) | 2009-09-17 | 2009-09-17 | 반도체 소자 및 그 제조 방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR102292072B1 (ko) | 2021-04-06 | 2021-08-20 | 주식회사 경우 | 휴대폰 백커버 uv 코팅 시스템 |
| CN114335004A (zh) * | 2022-03-11 | 2022-04-12 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
-
2009
- 2009-09-17 KR KR1020090088027A patent/KR20110030078A/ko not_active Application Discontinuation
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| CN114335004B (zh) * | 2022-03-11 | 2022-05-17 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
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