KR101068137B1 - 고전압 트랜지스터 제조방법 - Google Patents

고전압 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 동작 저항(On Resistance)을 감소시키고, 공정 수를 단축시키기 위한 고전압 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판에 고전압 웰을 형성하는 단계; 상기 고전압 웰 내에 선택적인 저농도 불순물 도핑으로 드리프트 영역을 형성하는 단계; 상기 트렌치를 포함한 기판 전면에 게이트 산화막을 형성하는 단계; 상기 결과물에 문턱전압 이온주입 공정을 실시하는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하여 상기 트렌치를 매립시키는 단계; 상기 반도체 기판이 노출될 때까지 상기 결과물을 평탄화시켜 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 기판에 선택적인 고농도 불순물 도핑으로 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

고전압 트랜지스터 제조방법{METHOD FOR MANUFACTURING HIGH VOLTAGE TRANSISTOR}
도 1은 종래의 기술에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 반도체 기판 22 : 트렌치
23 : 고전압 웰 24 : 드리프트 영역
25 : 게이트 산화막 25a : 에치백후 잔류된 게이트 산화막
26 : 문턱전압 이온주입 공정 27 : 폴리실리콘막
27a : 게이트 전극 28 : 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 동작 저항(On Resistance)을 감소시킬 수 있고, 공정 수를 단축시킬 수 있는 고전압 트 랜지스터(High Voltage Transistor) 제조방법에 관한 것이다.
일반적인 고전압 트랜지스터(High Voltage Transistor)는 애벌런치 접합 브레이크다운 전압(Avalanch Breakdown Voltage)을 향상시키기 위하여 고농도의 불순물로 도핑(Dopping)된 소오스/드레인(Source/Drain) 영역과 저농도의 불순물로 도핑된 드리프트(Drift) 영역을 형성하여 DDD(Double Diffused Drain) 접합 구조를 사용하고 있다.
이러한 DDD(Double Diffused Drain) 접합 구조를 이용한 종래의 고전압 트랜지스터 제조방법에 대하여 도 1을 참조하여 간략하게 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 단면도이다.
종래의 고전압 트랜지스터 제조방법은, 도 1에 도시된 바와 같이, 먼저 반도체 기판(11)에 고전압 웰(High Voltage Well)(12)을 형성한다. 그런다음, 상기 고전압 웰(12) 내에 선택적인 저농도 불순물 도핑으로 드리프트(Drift) 영역(13)을 형성한다. 여기서, 상기 드리프트 영역(13) 사이의 반도체 기판(11)은 채널(Channel) 영역으로 작용한다.
계속해서, 상기 고전압 웰(12) 및 드리프트 영역(13)이 형성된 기판(11) 전면에 게이트 산화막(미도시) 및 폴리실리콘막(미도시)을 차례로 형성한 후, 상기 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하고, 이를 통해, 폴리실리콘막 재질의 고전압(High Voltage) 게이트 전극(15)을 형성한다. 이때, 도 1에서 미설명된 도면부호 14는 식각후 잔류된 게이트 산화막을 나타낸 것이다. 다음으로, 상기 결과물 상에 스페이서용 절연막(미도시)을 형성한 후, 이를 식각하여 상기 게이트 전극(15)의 양측벽에 접하는 스페이서(Spacer)(16)를 형성한다. 그런 후에, 상기 스페이서(16) 양측 기판(11)에 고농도 불순물 도핑으로 소오스/드레인(Source/Drain) 영역(17)을 형성한다.
그러나, 종래의 고전압 트랜지스터에서는 전술한 바와 같이, 브레이트다운 전압(Breakdown Voltage)을 확보하기 위하여 드리프트 영역을 형성하였지만, 이 드리프트 영역으로 인해 동작 저항(On Resistance)이 커지는 문제점이 발생된다. 또한, 고전압(High Voltage) 게이트 전극 형성을 위한 별도의 식각 공정으로 인해 공정 수가 증가하는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 드리프트 영역의 형성으로 인한 동작 저항(On Resistance)의 증가를 방지하고, 고전압(High Voltage) 게이트 전극 형성을 위한 별도의 식각 공정에 따른 공정 수의 증가를 막을 수 있는 고전압 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 트랜지스터 제조방법은, 반도체 기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판에 고전압 웰을 형성하는 단계; 상기 고전압 웰 내에 선택적인 저농도 불순물 도핑으로 드리프트 영역을 형성하는 단계; 상기 트렌치를 포함한 기판 전면에 게이트 산화막을 형성하는 단계; 상기 결과물에 문턱전압 이온주입 공정을 실시 하는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하여 상기 트렌치를 매립시키는 단계; 상기 반도체 기판이 노출될 때까지 상기 결과물을 평탄화시켜 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 기판에 선택적인 고농도 불순물 도핑으로 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 평탄화는 에치백 공정을 이용하여 달성한다.
본 발명에 따르면, 반도체 기판의 소정부분을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 게이트 전극을 형성함으로써, 드리프트 영역 사이의 기판 부분인 채널 영역과 소오스/드레인 영역 사이의 기생 직렬(Series) 저항을 감소시켜 동작 저항(On Resistance)을 감소시킬 수 있다. 또한, 게이트 전극을 형성하기 위한 식각 공정이 생략되므로, 공정 수를 단축시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 고전압 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체 기판(21)의 소정부분을 선택적으로 식각하여 트렌치(Trench)(22)를 형성한 다음, 상기 반도체 기판(21)에 고전압 웰(High Voltage Well)(23)을 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 상기 고전압 웰(23) 내에 선택적인 저 농도 불순물 도핑으로 드리프트(Drift) 영역(24)을 형성한다. 여기서, 상기 드리프트 영역(24) 사이의 반도체 기판(21)은 채널(Channel) 영역으로 작용한다. 계속해서, 상기 트렌치(22)를 포함한 기판 전면에 게이트 산화막(25)을 형성한다. 이후, 상기 결과물에 문턱전압(Vt) 이온주입 공정(26)을 실시한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트 산화막(25) 상에 폴리실리콘막(27)을 형성하여 상기 트렌치(22)를 매립시킨다.
이어서, 도 2d에 도시된 바와 같이, 상기 반도체 기판(21)이 노출될 때까지 상기 결과물을 평탄화시켜 상기 트렌치(22) 내에 게이트 전극(27a)을 형성한다. 여기서, 상기 평탄화는 에치백(Etch Back) 공정을 이용하여 달성한다. 한편, 도 2d에서 미설명된 도면부호 25a는 에치백후 잔류된 게이트 산화막을 나타낸 것이다.
그런후에, 상기 게이트 전극(27a) 양측의 기판에 선택적인 고농도 불순물 도핑으로 소오스/드레인 영역(Source/Drain)(28)을 형성한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 고전압 트랜지스터는 반도체 기판의 소정부분을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 게이트 전극을 형성함으로써, 드리프트 영역 사이의 기판 부분인 채널 영역과 소오스/드레인 영역 사이의 기생 직렬(Series) 저항을 감소시켜 동작 저항(On Resistance)을 감소시킬 수 있다. 또한, 본 발명에 따르면, 게이트 전극을 형성하기 위한 식각 공정이 생략되므로, 공정 수를 단축시킬 수 있다.
이상에서와 같이, 본 발명은 반도체 기판의 소정부분을 식각하여 트렌치(Trench)를 형성한 후, 상기 트렌치 내에 게이트 전극을 형성함으로써, 드리프트 영역 사이의 기판 부분인 채널 영역과 소오스/드레인 영역 사이의 기생 직렬(Series) 저항을 감소시켜 동작 저항(On Resistance)을 감소시킬 수 있다. 또한, 본 발명은 게이트 전극을 형성하기 위한 식각 공정이 생략되므로, 공정 수를 단축시킬 수 있다.

Claims (2)

  1. 반도체 기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 반도체 기판에 고전압 웰을 형성하는 단계;
    상기 고전압 웰 내에 선택적인 저농도 불순물 도핑으로 드리프트 영역을 형성하는 단계;
    상기 트렌치를 포함한 기판 전면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막이 형성된 기판 결과물에 대해 문턱전압 이온주입 공정을 실시하는 단계;
    상기 게이트 산화막 상에 폴리실리콘막을 형성하여 상기 트렌치를 매립시키는 단계;
    상기 반도체 기판이 노출될 때까지 상기 폴리실리콘막 및 게이트 산화막이 형성된 결과물을 에치백 공정을 이용하여 평탄화시켜 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 기판에 선택적인 고농도 불순물 도핑으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조방법.
  2. 삭제
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