KR19990057278A

KR19990057278A - 트렌치 트랜지스터의 ldd 형성방법

Info

Publication number: KR19990057278A
Application number: KR1019970077327A
Authority: KR
Inventors: 김채성
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

핫 캐리어효과를 방지할 수 있는 트렌치 트랜지스터의 LDD 형성방법에 관해 개시하고 있다. 본 발명은, 반도체기판 상의 활성영역에 트렌치부를 형성하는 단계; 상기 트렌치부가 형성된 결과물 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 결과물의 전면에 게이트전극용 폴리실리콘층을 형성하여, 상기 트렌치부에 의해 형성된 함몰형상을 매립하는 단계; 상기 게이트전극용 폴리실리콘층에 사진식각공정을 적용하여, 상기 트렌치부의 상부에 상기 트렌치부의 폭보다 더 넓은 상부폭을 가지는 T형 폴리실리콘층을 남기는 단계; 상기 T형 폴리실리콘층이 형성된 결과물의 전면에 1차 소스/드레인 이온주입을 행하는 단계; 상기 트렌치부 위로 돌출된 T형 폴리실리콘층을 제거하여 평탄화하는 단계; 및 상기 평탄화된 결과물 전면에 상기 1차 소스/드레인 이온주입의 이온농도보다 낮은 이온농도로서 2차 소스/드레인 이온주입을 행하는 단계를 구비하는 트렌치 트랜지스터의 LDD 형성방법을 제공한다. 본 발명에 따르면, 기존의 트렌치 트랜지스터에서는 구현하기 어려운 LDD구조를 용이하게 형성할 수 있다.

Description

트렌치 트랜지스터의 ＬＤＤ 형성방법

본 발명은 트렌치 트랜지스터의 LDD 형성방법에 관한 것으로, 특히 핫 캐리어효과를 방지할 수 있는 트렌치 트랜지스터의 LDD 형성방법에 관한 것이다.

최근, 반도체소자의 집적도가 점차 증가함에 따라 트랜지스터의 게이트길이가 0.1㎛ 단위의 수준으로 짧아질 경우 가장 크게 대두되는 문제점에는 쇼트채널효과에 의한 문턱전압(threshold voltage)의 급속저하(rolling off) 또는 핫 캐리어효과 등이 포함된다. 이러한 쇼트채널효과를 억제하기 위해서는 소스나 드레인의 접합 깊이(junction depth)를 감소시키거나 또는 유효 채널길이를 충분히 증가시킬 필요가 있다. 따라서, 이들을 동시에 달성할 수 있는 방법으로서, 게이트전극을 함몰시킨 트렌치 트랜지스터 구조, 또는 소스 및 드레인을 반도체기판의 표면위로 올려주는 트랜지스터 구조가 많이 연구되고 있다.

소스 및 드레인을 반도체기판 표면 위에 올려서 형성된 트랜지스터 구조는 채널부분을 위해 에피텍셜층을 형성해야 하는 어려움이 있으므로, 상대적으로 종래기술을 많이 이용할 수 있는 트렌치 트랜지스터 구조에 대한 연구가 활발한 편이다.

이 구조는, 반도체기판에 건식식각에 의한 얕은 트렌치를 형성함으로써 달성된다. 이때, 트렌치의 깊이를 소스 및 드레인의 접합 깊이보다 적당히 깊게 형성함으로써, 유효 채널길이를 늘일 수 있다.

그러나, 종래기술에서는 트렌치 트랜지스터를 형성함에 있어서 단지 게이트만을 형성할 뿐, 일반 트랜지스터에서 핫 캐리어(hot carrier)효과를 방지하기 위해 채용하고 있는 LDD(Lightly Doped Drain)구조를 채용하고 있지 않았다. 따라서, 트렌치 트랜지스터도 고집적화가 진행됨에 핫 캐리어효과가 문제화될 수 있으므로, 여기서도 새로운 LDD구조를 채용할 필요가 있다.

따라서, 본 발명의 기술적 과제는 트렌치 트랜지스터의 게이트폭 감소에 따라 발생하는 핫 캐리어효과를 방지할 수 있는 LDD구조를 제공하는 데 있다.

도 1 내지 도 9는 본 발명의 실시예에 따른 트렌치 트랜지스터의 LDD 형성방법을 설명하기 위한 공정단면도들이다.

* 도면 중의 주요 부분에 대한 부호 설명 *

22 … 트렌치 게이트절연막

34 … 트렌치 게이트전극

50 및 52 … LDD구조

상기한 기술적 과제를 달성하기 위한 본 발명은, 반도체기판 상의 활성영역에 트렌치부를 형성하는 단계; 상기 트렌치부가 형성된 결과물 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 결과물의 전면에 게이트전극용 폴리실리콘층을 형성하여, 상기 트렌치부에 의해 형성된 함몰형상을 매립하는 단계; 상기 게이트전극용 폴리실리콘층에 사진식각공정을 적용하여, 상기 트렌치부의 상부에 상기 트렌치부의 폭보다 더 넓은 상부폭을 가지는 T형 폴리실리콘층을 남기는 단계; 상기 T형 폴리실리콘층이 형성된 결과물의 전면에 1차 소스/드레인 이온주입을 행하는 단계; 상기 트렌치부 위로 돌출된 T형 폴리실리콘층을 제거하여 평탄화하는 단계; 및 상기 평탄화된 결과물 전면에 상기 1차 소스/드레인 이온주입의 이온농도보다 낮은 이온농도로서 2차 소스/드레인 이온주입을 행하는 단계를 구비하는 트렌치 트랜지스터의 LDD 형성방법을 제공한다.

본 발명에 있어서, 상기 트렌치부 위로 돌출된 T형 폴리실리콘층을 제거하여 평탄화하는 단계는, 화학기계적 연마공정으로 실시하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명하기로 한다.

먼저 실리콘기판 상의 활성영역에 트렌치부를 형성하여 트렌치된 실리콘기판(10)을 얻는다(도 1). 그 다음, 트렌치부가 형성된 결과물 전면에 게이트절연막(20)을 형성한다(도 2). 이어서, 게이트절연막(20)이 형성된 결과물의 전면에 게이트전극용 폴리실리콘층(30)을 형성하여, 트렌치부에 의해 형성된 함몰형상을 매립한다(도 3). 상기 게이트전극용 폴리실리콘층(30)에 감광막패턴(40)을 형성한다(도 4). 그 후, 이 감광막패턴을 이용한 사진식각공정을 적용하여, 상기 트렌치부의 상부에 상기 트렌치부의 폭보다 더 넓은 상부폭을 가지는 T형 폴리실리콘층(32)을 남긴다(도 5). 이어서, T형 폴리실리콘층(32)을 이온주입 마스크로 하여 1차 소스/드레인 이온주입(b)을 행한다(도 6). 1차 소스/드레인 이온주입에 의해 소스/드레인 영역(50)이 형성되며, 그 후 트렌치부 위로 돌출된 T형 폴리실리콘층을 화학기계적 식각공정에 의해 제거하여 평탄화함으로써, 트렌치 게이트전극(34)과 트렌치 게이트절연막(22)을 얻는다(도 7). 그 다음, 도 7의 결과물 전면에 상기 1차 소스/드레인 이온주입의 이온농도보다 낮은 이온농도로서 2차 소스/드레인 이온주입(c)을 행한다(도 8). 이와 같은 방법으로, LDD구조(52)를 얻게 된다(도 9).

상기한 방법은, 측벽 스페이서를 이용하여 일반적인 반도체소자의 LDD구조를 구현하는 과정과 반대로서, 이온주입농도가 큰 영역을 먼저 형성한다는 것이 특징적이다. 이러한 방법을 통해서도 채널길이를 증가시킬 수 있는 게이트절연막(22)을 얻을 수 있으며, LDD구조를 채용하고 있기 때문에 핫 캐리어효과도 방지할 수 있다.

본 발명에 의하면, 기존의 트렌치 트랜지스터에서는 구현하기 어려운 LDD구조를 용이하게 형성할 수 있다.

Claims

반도체기판 상의 활성영역에 트렌치부를 형성하는 단계;

상기 트렌치부가 형성된 결과물 전면에 게이트절연막을 형성하는 단계;

상기 게이트절연막이 형성된 결과물의 전면에 게이트전극용 폴리실리콘층을 형성하여, 상기 트렌치부에 의해 형성된 함몰형상을 매립하는 단계;

상기 게이트전극용 폴리실리콘층에 사진식각공정을 적용하여, 상기 트렌치부의 상부에 상기 트렌치부의 폭보다 더 넓은 상부폭을 가지는 T형 폴리실리콘층을 남기는 단계;

상기 T형 폴리실리콘층이 형성된 결과물의 전면에 1차 소스/드레인 이온주입을 행하는 단계;

상기 트렌치부 위로 돌출된 T형 폴리실리콘층을 제거하여 평탄화하는 단계; 및 상기 평탄화된 결과물 전면에 상기 1차 소스/드레인 이온주입의 이온농도보다 낮은 이온농도로서 2차 소스/드레인 이온주입을 행하는 단계를 구비하는 트렌치 트랜지스터의 LDD 형성방법.
제1항에 있어서, 상기 트렌치부 위로 돌출된 T형 폴리실리콘층을 제거하여 평탄화하는 단계는, 화학기계적 연마공정으로 실시하는 것을 특징으로 하는 트렌치 트랜지스터의 LDD 형성방법.