KR101038306B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101038306B1
KR101038306B1 KR1020040114765A KR20040114765A KR101038306B1 KR 101038306 B1 KR101038306 B1 KR 101038306B1 KR 1020040114765 A KR1020040114765 A KR 1020040114765A KR 20040114765 A KR20040114765 A KR 20040114765A KR 101038306 B1 KR101038306 B1 KR 101038306B1
Authority
KR
South Korea
Prior art keywords
trench
spacer
film
hard mask
etching
Prior art date
Application number
KR1020040114765A
Other languages
English (en)
Other versions
KR20060076371A (ko
Inventor
김용택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040114765A priority Critical patent/KR101038306B1/ko
Publication of KR20060076371A publication Critical patent/KR20060076371A/ko
Application granted granted Critical
Publication of KR101038306B1 publication Critical patent/KR101038306B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 소자분리막이 형성된 실리콘 기판 상에 버퍼산화막과 하드마스크용 질화막을 차례로 형성하는 단계; 상기 하드마스크용 질화막 상에 게이트 형성영역의 상부를 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 게이트 영역이 노출되도록 상기 하드마스크용 질화막을 식각하는 단계; 상기 기판 결과물 상에 제1스페이서용 절연막을 증착하는 단계; 상기 제1스페이서용 절연막을 에치백하여 상기 식각된 하드마스크용 질화막과 감광막 패턴의 측벽에 제1스페이서를 형성함과 동시에, 상기 버퍼산화막과 실리콘 기판을 1차로 식각하여 제1트렌치를 형성하는 단계; 상기 제1스페이서를 제거하는 단계; 상기 기판 결과물을 등방성 식각하여 제1트렌치의 상부 모서리 부분을 라운딩시키는 단계; 상기 제1트렌치의 라운딩된 상부 모서리 부분을 포함하여 하드마스크용 질화막 및 감광막 패턴 측벽에 제2스페이서를 형성하는 단계; 상기 제2스페이서를 포함한 하드마스크용 질화막을 이용해서 상기 실리콘 기판을 2차로 식각하여 제2트렌치를 형성하는 단계; 상기 잔류된 감광막 패턴, 하드마스크용 질화막, 버퍼산화막 및 제2스페이서를 제거하는 단계; 상기 제2트렌치를 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 트렌치를 매립하도록 도전막을 증착하는 단계; 및 상기 게이트 절연막과 도전막을 식각하여 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method for forming semiconductor device}
도 1 내지 도 6은 본 발명에 따른 게이트의 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 실리콘 기판 2: 소자분리막
3: 버퍼산화막 4: 하드마스크용 질화막
5: 감광막 패턴 6: 제1스페이서
7: 제1트렌치 8: 제2스페이서
9: 제2트렌치 10: 게이트 절연막
11: 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 리세스 게이트 구조를 갖는 트렌치 트랜지스터의 게이트 절연막의 상부 모서리 부분에 전계가 집중되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
최근, 반도체 소자의 집적도가 점차 증가함에 따라 트랜지스터의 게이트 길이가 0.1㎛ 단위의 수준으로 짧아지게 되어, 단채널 효과에 의한 문턱전압(threshold voltage)의 급속저하(rolling off) 및 핫 캐리어 효과 등의 문제점이 대두되고 있다. 이러한 단채널 효과를 해소하기 위해서 소스나 드레인의 접합 깊이를 감소시키거나 또는 유효 채널길이를 증가시키는 방법들이 제안되고 있는데, 이들을 동시에 달성할 수 있는 트랜지스터의 구조로서 게이트 전극을 함몰시키거나 또는 소오스/드레인을 반도체 기판의 표면 위로 올려주는 방법이 많이 연구되고 있다. 하지만, 소오스/드레인을 반도체 기판 표면 위에 올려서 트랜지스터를 형성하는 경우는 채널부분을 위해 에피텍셜층을 형성해야 하는 어려움이 있으므로, 상대적으로 종래기술을 많이 이용할 수 있는 리세스 게이트를 가지는 트렌치 트랜지스터 구조에 대한 연구가 활발한 추세이다.
상기 리세스 게이트는 반도체 기판을 건식 식각하여 얕은 트렌치를 형성하는데, 이때, 트렌치의 깊이를 소스 및 드레인의 접합 깊이보다 적당히 깊게 형성함으로써, 유효 채널길이를 늘일 수 있다.
그러나, 이러한 리세스 게이트의 경우, 기존의 게이트와 비교하여 볼 때 트렌치 상부의 게이트 절연막의 모서리 부분에 전계가 집중되어 게이트 절연막의 항복전압의 저하 및 리프레쉬 특성의 열화를 초래하게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 트렌치의 게이트 절연막의 상부 모서리 부분에 전계가 집중되는 것을 방지하여 소 자의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막이 형성된 실리콘 기판 상에 버퍼산화막과 하드마스크용 질화막을 차례로 형성하는 단계; 상기 하드마스크용 질화막 상에 게이트 형성영역의 상부를 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용해서 게이트 영역이 노출되도록 상기 하드마스크용 질화막을 식각하는 단계; 상기 기판 결과물 상에 제1스페이서용 절연막을 증착하는 단계; 상기 제1스페이서용 절연막을 에치백하여 상기 식각된 하드마스크용 질화막과 감광막 패턴의 측벽에 제1스페이서를 형성함과 동시에, 상기 버퍼산화막과 실리콘 기판을 1차로 식각하여 제1트렌치를 형성하는 단계; 상기 제1스페이서를 제거하는 단계; 상기 기판 결과물을 등방성 식각하여 제1트렌치의 상부 모서리 부분을 라운딩시키는 단계; 상기 제1트렌치의 라운딩된 상부 모서리 부분을 포함하여 하드마스크용 질화막 및 감광막 패턴 측벽에 제2스페이서를 형성하는 단계; 상기 제2스페이서를 포함한 하드마스크용 질화막을 이용해서 상기 실리콘 기판을 2차로 식각하여 제2트렌치를 형성하는 단계; 상기 잔류된 감광막 패턴, 하드마스크용 질화막, 버퍼산화막 및 제2스페이서를 제거하는 단계; 상기 제2트렌치를 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 트렌치를 매립하도록 도전막을 증착하는 단계; 및 상기 게이트 절연막과 도전막을 식각하여 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다..
상기 제1트렌치는 100 내지 500Å의 깊이를 갖는 것을 특징으로 한다.
상기 제2트렌치는 500 내지 1500Å의 깊이를 갖는 것이 바람직하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1을 참조하면, 소자분리막(2)이 형성된 실리콘 기판(1) 상에 버퍼산화막(3)과 하드마스크용 질화막(4)을 차례로 증착한다. 그런 다음, 상기 하드마스크용 질화막(4) 상에 게이트 형성영역의 상부를 노출시키는 감광막 패턴(5)을 형성한 다음, 이를 이용해서 게이트 영역이 노출되도록 상기 하드마스크용 질화막(4)을 식각한다.
도 2를 참조하면, 상기 기판 결과물 상에 제1스페이서용 절연막을 증착한다. 그런 다음, 이를 에치백하여 상기 감광막 패턴(5)과 식각된 하드마스크용 질화막(4)의 측벽에 제1스페이서(6)를 형성한다. 이때, 제1스페이서용 절연막을 식각함과 동시에, 게이트 영역의 게이트 절연막(3)과 실리콘 기판(1)을 1차로 식각하여 제1트렌치(7)를 형성한다. 여기서, 제1트렌치(7)는 100 내지 500Å의 깊이를 갖도록 식각하는 것이 바람직하다.
도 3을 참조하면, 상기 제1스페이서를 제거한 다음, 상기 기판 결과물을 등방성 식각하여 제1트렌치의 상부 모서리 부분(A)을 라운딩시킨다. 종래의 리세스 게이트에서 트렌치의 상부 모서리 부분이 샤프하게 형성됨으로써 전계가 집중되었 던 문제점을 방지하기 위해, 본 발명에서는 모서리 부분을 최대한 라운딩되도록 등방성으로 식각하는 것이 바람직하다.
도 4를 참조하면, 상기 결과물 상에 제2스페이서용 질화막을 증착한다. 그런 다음, 상기 제2스페이서용 질화막을 식각하여 상기 제1트렌치의 라운딩된 상부 모서리 부분을 포함하여 감광막 패턴(5)와 하드마스크용 질화막(4)의 측벽에 제2스페이서(8)를 형성한다. 이때, 제2스페이서(8)는 제1트렌치의 라운딩된 상부 모서리 부분보다 두껍지 않게 형성하도록 한다.
도 5를 참조하면, 상기 제2스페이서를 포함한 하드마스크용 질화막을 이용해서 상기 실리콘 기판을 2차로 식각하여 제2트렌치(9)를 형성한다. 이때, 제2트렌치(9)는 500 내지 1000Å의 깊이를 갖도록 식각하는 것이 바람직하다.
도 6을 참조하면, 상기 잔류된 감광막 패턴, 하드마스크용 질화막, 버퍼산화막 및 제2스페이서를 제거한 다음, 상기 기판 결과물 전면 상에 게이트 절연막(10)을 형성한다. 다음으로, 상기 제2트렌치를 매립하도록 폴리실리콘막(11)을 증착한 다음, 상기 게이트 절연막(10) 및 폴리실리콘막(11)을 식각하여 리세스 게이트를 형성함으로써 반도체 소자의 제조를 완성한다.
이와 같이, 본 발명은 제1스페이서를 이용하여 제1트렌치 상부의 모서리 부분을 라운딩되도록 식각한 다음 제2스페이서를 형성하고 제2트렌치를 식각하여 리세스 게이트 구조를 형성함으로써, 종래에 트렌치 상부 모서리 부분에 전계가 집중되었던 문제를 해결하여 트랜지스터의 특성을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트의 형성시 트렌치의 상부 모서리를 라운딩되도록 등방성으로 식각함으로써, 트렌치의 상부 모서리의 게이트 절연막 부분에 전계가 집중되는 것을 방지할 수 있다. 따라서 본 발명은 반도체 소자의 트랜지스터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

Claims (3)

  1. 소자분리막이 형성된 실리콘 기판 상에 버퍼산화막과 하드마스크용 질화막을 차례로 형성하는 단계;
    상기 하드마스크용 질화막 상에 게이트 형성영역의 상부를 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용해서 게이트 영역이 노출되도록 상기 하드마스크용 질화막을 식각하는 단계;
    상기 기판 결과물 상에 제1스페이서용 절연막을 증착하는 단계;
    상기 제1스페이서용 절연막을 에치백하여 상기 식각된 하드마스크용 질화막과 감광막 패턴의 측벽에 제1스페이서를 형성함과 동시에, 상기 버퍼산화막과 실리콘 기판을 1차로 식각하여 제1트렌치를 형성하는 단계;
    상기 제1스페이서를 제거하는 단계;
    상기 기판 결과물을 등방성 식각하여 제1트렌치의 상부 모서리 부분을 라운딩시키는 단계;
    상기 제1트렌치의 라운딩된 상부 모서리 부분을 포함하여 하드마스크용 질화막 및 감광막 패턴 측벽에 제2스페이서를 형성하는 단계;
    상기 제2스페이서를 포함한 하드마스크용 질화막을 이용해서 상기 실리콘 기판을 2차로 식각하여 제2트렌치를 형성하는 단계;
    상기 하드마스크용 질화막 상에 잔류된 감광막 패턴, 하드마스크용 질화막, 버퍼산화막 및 제2스페이서를 제거하는 단계;
    상기 제2트렌치를 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 트렌치를 매립하도록 도전막을 증착하는 단계; 및
    상기 게이트 절연막과 도전막을 식각하여 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1트렌치는 100 내지 500Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2트렌치는 500 내지 1500Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040114765A 2004-12-29 2004-12-29 반도체 소자의 제조방법 KR101038306B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114765A KR101038306B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114765A KR101038306B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060076371A KR20060076371A (ko) 2006-07-04
KR101038306B1 true KR101038306B1 (ko) 2011-06-01

Family

ID=37168668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114765A KR101038306B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101038306B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101123796B1 (ko) * 2005-09-30 2012-03-12 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100838391B1 (ko) * 2006-12-27 2008-06-13 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043563A (ja) 2000-07-19 2002-02-08 Seiko Epson Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043563A (ja) 2000-07-19 2002-02-08 Seiko Epson Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20060076371A (ko) 2006-07-04

Similar Documents

Publication Publication Date Title
JP2960925B2 (ja) 半導体素子及びその製造方法
KR20060030717A (ko) 반도체 소자의 제조 방법
KR101038306B1 (ko) 반도체 소자의 제조방법
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR20020055147A (ko) 반도체 소자의 제조방법
KR100587091B1 (ko) 트랜지스터 및 그의 형성방법
KR100796515B1 (ko) 반도체 소자 형성방법
KR20060075426A (ko) 트랜지스터 형성방법
KR100817712B1 (ko) 고전압 모스 소자의 제조 방법
KR100579851B1 (ko) 반도체 소자의 분리 방법
KR100540339B1 (ko) 반도체 제조 공정에 있어서의 게이트 구조 형성 방법
KR101052865B1 (ko) 반도체 소자의 제조방법
KR100290912B1 (ko) 반도체소자의 격리막 형성방법
KR100806798B1 (ko) 반도체 소자 형성방법
KR100685901B1 (ko) 반도체 소자 및 그 제조방법
US20070158735A1 (en) Method of fabricating a transistor
KR100591180B1 (ko) 반도체 소자 및 그 제조방법
KR20060071940A (ko) 반도체 소자의 제조방법
KR101169684B1 (ko) 반도체 소자의 트랜지스터 및 그의 제조방법
KR100639227B1 (ko) 리세스 채널을 갖는 모스펫 소자 제조방법
KR100608375B1 (ko) 반도체 소자의 게이트 형성방법
KR20060001190A (ko) 반도체소자의 트랜지스터 형성방법
KR20020049206A (ko) 반도체 소자의 트랜지스터 제조방법
KR20030002441A (ko) 트랜지스터 형성방법
KR19990057278A (ko) 트렌치 트랜지스터의 ldd 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee