KR20060075426A - 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 트랜지스터 형성방법을 개시한다. 개시된 본 발명에 따른 트랜지스터 형성방법은, 액티브 영역을 한정하는 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 기판 액티브 영역의 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈 표면 상에 게이트 산화막을 형성하는 단계; 상기 홈의 하부에 제1도전막을 형성하는 단계; 상기 홈 내의 제1도전막 상부의 게이트 산화막 상에 절연막 스페이서를 형성하는 단계; 상기 기판 결과물 상에 제2도전막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막과 상기 제2도전막을 식각하여, 제1도전막과 제2도전막 및 하드마스크의 적층구조로 이루어진 게이트를 형성하는 단계; 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다

Description

트랜지스터 형성방법{Method for forming transistor}
도 1 내지 도 5는 본 발명에 따른 트랜지스터의 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 소자분리막
7: 게이트 산화막 8: 제1도전막
9: 절연막 스페이서 10: 제2도전막
11: 하드마스크 12: 게이트
13: 스페이서 14: 소오스/드레인 영역
본 발명은 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는 게이트와 소오스/드레인간의 기생용량을 감소시켜 트랜지스터의 특성을 향상시킬 수 있는 트랜지스터 형성방법에 관한 것이다.
최근, 반도체 소자의 집적도가 점차 증가함에 따라 트랜지스터의 게이트 길이가 0.1㎛ 단위의 수준으로 짧아지게 되어, 단채널 효과에 의한 문턱전압 (threshold voltage)의 급속저하(rolling off) 및 핫 캐리어 효과 등의 문제점이 대두되고 있다. 이러한 단채널 효과를 해소하기 위해서 소스/드레인 접합 깊이를 감소시키거나 또는 유효채널길이를 증가시키는 방법들이 제안되고 있는데, 이들을 동시에 달성할 수 있는 트랜지스터의 구조로서 게이트 전극을 함몰시키거나 또는 소오스/드레인을 반도체 기판의 표면위로 올려주는 방법이 많이 연구되고 있다. 하지만, 소오스/드레인을 반도체 기판 표면 위에 올려서 트랜지스터를 형성하는 경우는 채널부분을 위해 에피텍셜층을 형성해야 하는 어려움이 있으므로, 상대적으로 종래기술을 많이 이용할 수 있는 리세스 게이트를 가지는 트랜지스터 구조에 대한 연구가 활발한 추세이다.
상기 리세스 게이트는 반도체 기판을 건식 식각하여 얕은 홈을 형성하는데, 이때, 홈의 깊이를 소스/드레인의 접합보다 적당히 깊게 형성함으로써, 유효채널길이를 늘일 수 있다. 또한 유효채널길이의 증가에 따라, 채널 도핑 농도를 줄일 수 있어서 데이터의 리텐션 타임을 확보할 수 있으며, DIBL(drain-induced-barrier-leakage)과 항복전압을 개선시킬 수 있는 장점이 있다.
그러나, 이러한 리세스 게이트를 가지는 트랜지스터는 게이트와 소오스/드레인 접합간의 오버랩 부분이 늘어나게 됨으로써, 게이트와 소오스/드레인간의 기생용량이 40% 이상 증가하게 되어 트랜지스터의 tRCD(RAS to CAS Delay) 특성이 열화되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로 게 이트와 소오스/드레인간의 기생용량을 감소시켜 트랜지스터의 tRCD 특성을 향상시킬 수 있는 트랜지스터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 기판 액티브 영역의 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈 표면 상에 게이트 산화막을 형성하는 단계; 상기 홈의 하부에 제1도전막을 형성하는 단계; 상기 홈 내의 제1도전막 상부의 게이트 산화막 상에 절연막 스페이서를 형성하는 단계; 상기 기판 결과물 상에 제2도전막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막과 상기 제2도전막을 식각하여, 제1도전막과 제2도전막 및 하드마스크의 적층구조로 이루어진 게이트를 형성하는 단계; 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법을 제공한다.
상기 홈은 1000 내지 2000Å의 깊이를 갖는 것을 특징으로 한다.
상기 제1도전막은, 상기 홈의 하부에 500 내지 1000Å 두께로 형성하는 것이 바람직하다.
상기 절연막 스페이서는 50 내지 200Å의 두께로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 1을 참조하면, 소자분리막(2)이 형성된 실리콘 기판(1) 상에 버퍼산화막(3)과 하드마스크용 질화막(4)을 차례로 증착한다. 그런 다음, 마스크(5)를 이용해서 게이트 영역이 노출되도록 상기 하드마스크용 질화막(4)을 식각한다.
도 2를 참조하면, 상기 식각된 하드마스크용 질화막을 이용해서 상기 실리콘 기판(1)을 식각하여 홈(6)을 형성한다. 이때, 상기 홈(6)은 1000 내지 2000Å의 깊이로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 마스크와 하드마스크용 질화막을 제거한 다음, 상기 기판 결과물 상에 게이트 산화막(7)을 증착한다. 그런 다음, 상기 게이트 산화막(7) 상에 홈을 매립하도록 제1도전막(8)을 증착한다. 상기 기판 결과물을 에치백하여, 상기 제1도전막을, 후속하여 형성될 소오스/드레인 접합과 오버랩되지 않도록 상기 홈의 하부에 500 내지 1000Å의 두께로 형성한다.
다음으로, 상기 기판 결과물 전면 상에 절연막을 증착한 다음 이를 식각하여, 상기 홈 내의 제1도전막(8) 상부의 게이트 산화막 상에 절연막 스페이서(9)를 형성한다. 상기 절연막 스페이서를 형성함으로써, 게이트와 후속하여 형성될 소오스/드레인 접합과의 기생용량을 감소시킬 수 있다.
도 4를 참조하면, 상기 기판 결과물 상에 제2도전막(10)과 게이트 하드마스크용 질화막(11)을 차례로 증착한다. 이때 제2도전막은 폴리실리콘, 텅스텐 실리사이드 또는 텅스텐인 것이 바람직하다. 그 후, 마스크(미도시)를 이용해서 게이트가 형성될 영역이 노출되도록 게이트 하드마스크용 질화막(11)을 식각한 다음, 상기 식각된 게이트 하드마스크용 질화막(11)을 이용해서 상기 제2도전막(10)을 식각하여, 제1도전막과 제2도전막 및 하드마스크의 적층구조로 이루어진 게이트(12)를 형성한다.
도 5를 참조하면, 상기 게이트(12)를 포함한 기판 전면 상에 스페이서막을 증착한 다음 이를 식각하여, 게이트의 측벽에 스페이서(13)를 형성한다.
그런 다음, 상기 게이트의 양측 기판의 표면 내에 이온주입을 수행하여 소오스/드레인 영역(14)을 형성함으로써, 본 발명에 따른 트랜지스터를 완성한다.
이상에서와 같이, 본 발명은 게이트와 소오스/드레인 간의 기생용량을 감소시킴으로써, 트랜지스터의 tRCD 특성을 향상시킬 수 있다. 따라서 본 발명은 트랜지스터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

Claims (4)

  1. 액티브 영역을 한정하는 소자분리막이 형성된 실리콘 기판을 제공하는 단계;
    상기 기판 액티브 영역의 게이트 형성 영역에 홈을 형성하는 단계;
    상기 홈 표면 상에 게이트 산화막을 형성하는 단계;
    상기 홈의 하부에 제1도전막을 형성하는 단계;
    상기 홈 내의 제1도전막 상부의 게이트 산화막 상에 절연막 스페이서를 형성하는 단계;
    상기 기판 결과물 상에 제2도전막과 하드마스크용 질화막을 차례로 증착하는 단계;
    상기 하드마스크용 질화막과 상기 제2도전막을 식각하여, 제1도전막과 제2도전막 및 하드마스크의 적층구조로 이루어진 게이트를 형성하는 단계;
    상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 홈은 1000 내지 2000Å의 깊이를 갖는 것을 특징으로 하는 트랜지스터 형성방법.
  3. 제1항에 있어서,
    상기 제1도전막은, 상기 홈의 하부에 500 내지 1000Å 두께로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
  4. 제1항에 있어서,
    상기 절연막 스페이서는 50 내지 200Å의 두께로 형성하는 것는 특징으로 하는 트랜지스터 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674677B2 (en) 2007-05-22 2010-03-09 Hynix Semiconductor Inc. Semiconductor device and a method for manufacturing the same
US7851855B2 (en) 2007-05-22 2010-12-14 Hynix Semiconductor Inc. Semiconductor device and a method for manufacturing the same
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