KR100587091B1 - 트랜지스터 및 그의 형성방법 - Google Patents

Abstract

본 발명은 트랜지스터 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 트랜지스터는, 트렌치를 구비하며 표면상에 제1질화막이 형성된 반도체 기판; 상기 트렌치 상에 상기 트렌치보다 높게 형성된 제1게이트; 상기 제1게이트 상부의 표면에 형성된 제1게이트산화막; 상기 제1게이트산화막을 포함한 제1게이트의 저면 및 측면을 감싸도록 형성된 제2질화막; 상기 제1게이트산화막 및 제2질화막 상에 형성된 실리콘막; 상기 실리콘막을 포함한 제1게이트 양측의 제1질화막 상에 형성된 소오스/드레인 영역; 및 상기 실리콘막 상에 형성되며, 하부에 제2게이트산화막을 갖는 제2게이트;를 포함하는 것을 특징으로 한다.

Description

트랜지스터 및 그의 형성방법{Transistor and method for forming thereof}

도 1 내지 도 5는 본 발명에 따른 트랜지스터 및 그의 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

11: 반도체 기판 12: 제1질화막

13: 산화막 14: 트렌치

15: 제2질화막 16: 제1폴리실리콘막

17: 제1게이트산화막 19: 실리콘막

20: 소오스/드레인 영역 21: 제2게이트산화막

22: 제2폴리실리콘막

본 발명은 트랜지스터 및 그의 형성방법에 관한 것으로, 보다 상세하게는 게이트와 소오스/드레인 접합이 오버랩되는 부분을 감소시켜 소오스/드레인 영역의 직렬(series) 저항을 감소시킬 수 있는 더블게이트 구조를 가진 트랜지스터 및 그의 형성방법에 관한 것이다.

최근, 반도체 소자의 집적도가 점차 증가함에 따라 트랜지스터의 게이트 길이가 0.1㎛ 단위의 수준으로 짧아지게 되어, SCE(Short Channel Effect)에 의한 문턱전압(threshold voltage)의 급속저하(rolling off) 및 핫 캐리어 효과 등의 문제점이 대두되고 있다. 이러한 SCE를 해소하기 위해서 소오스나 드레인의 접합 깊이를 감소시키거나 또는 유효 채널길이를 증가시키는 방법들이 제안되고 있으며, 이들을 동시에 달성할 수 있는 트랜지스터의 구조로서 게이트 전극을 리세스시키거나 또는 소오스/드레인을 반도체 기판의 표면 위로 올려주는 방법이 많이 연구되고 있다.

그 중, 소오스/드레인을 기판 표면 위에 올려서 트랜지스터를 형성하는 경우는 에피텍셜층을 형성해야 하는 어려움이 있으므로, 상대적으로 종래기술을 많이 이용할 수 있는 리세스 게이트를 가지는 트렌치 트랜지스터 구조에 대한 연구가 활발한 추세이다.

상기 리세스 게이트를 가지는 트랜지스터 구조에서는 반도체 기판을 건식 식각하여 얕은 트렌치를 형성하는데, 이때, 트렌치의 깊이를 소오스 및 드레인의 접합 깊이 보다 적당히 깊게 함으로써, 유효 채널 길이를 늘일 수 있으며, 이를 통해, SCE 등 소자 특성을 개선시킬 수 있다.

그러나, 이러한 리세스 게이트는 채널 길이를 길게 하여 SCE와 DIBL(Drain Induced Barrier Lowering) 특성을 획기적으로 개선할 수는 있으나, 소오스/드레인 영역과 게이트가 오버랩되는 부분이 증가되어 소오스/드레인 영역의 직렬 저항이 커지는 문제점이 발생한다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 소오스/드레인 영역과 게이트의 오버랩 부분을 감소시킴으로써 소오스/드레인 영역의 직렬 저항을 감소시킬 수 있는 더블게이트 구조를 가진 트랜지스터 및 그의 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 트렌치를 구비하며 표면상에 제1질화막이 형성된 반도체 기판; 상기 트렌치 상에 상기 트렌치보다 높게 형성된 제1게이트; 상기 제1게이트 상부의 표면에 형성된 제1게이트산화막; 상기 제1게이트산화막을 포함한 제1게이트의 저면 및 측면을 감싸도록 형성된 제2질화막; 상기 제1게이트산화막 및 제2질화막 상에 형성된 실리콘막; 상기 실리콘막을 포함한 제1게이트 양측의 제1질화막 상에 형성된 소오스/드레인 영역; 및 상기 실리콘막 상에 형성되며, 하부에 제2게이트산화막을 갖는 제2게이트;를 포함하는 트랜지스터를 제공한다.

여기서, 상기 제1게이트는 상기 소오스/드레인 영역과 50 내지 80%의 깊이가 오버랩되도록 형성된 것을 특징으로 한다.

또한, 본 발명은, 반도체 기판 상에 제1질화막과 산화막을 차례로 증착하는 단계; 상기 산화막과 제1질화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 전면 상에 제2질화막을 증착하는 단계; 상기 트렌치 내에 폴리실리콘막을 매립하여 제1게이트를 형성하는 단계; 상기 제1게이트 상부의 표면을 열산화시켜 제1게이트산화막을 형성하는 단계; 상기 제1게이트 양측의 제2질화막 및 산화막을 제거하는 단계; 상기 제1게이트를 포함한 기판 결과물 상에 실리콘막을 형성하는 단계; 상기 제1게이트 양측의 실리콘막 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 및 상기 제1게이트 상부의 실리콘막 상에 하부에 제2게이트산화막을 갖는 제2게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법을 제공한다.

여기서, 상기 제1게이트는 상기 소오스/드레인 영역과 50 내지 80%의 깊이가 오버랩되도록 형성하는 것을 특징으로 한다.

(실시예)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1을 참조하면, 반도체 기판(11) 상에 제1질화막(12)과 산화막(13)을 차례로 증착한 다음, 상기 제1질화막(12)과 산화막(13) 및 반도체 기판(11)을 식각하여 트렌치(14)를 형성한다. 이때, 상기 트렌치(14) 내에 후속하여 형성될 제1게이트가 소오스/드레인 영역과 50 내지 80%의 깊이로 오버랩될 수 있도록 트렌치(14)를 식각하는 것이 바람직하다.

도 2를 참조하면, 상기 트렌치를 포함한 기판 전면 상에 제2질화막(15)을 증착한다. 그리고, 상기 제2질화막(15)이 증착된 트렌치 내에 폴리실리콘막을 매립시켜 리세스 구조의 제1게이트(16)를 형성한다. 그런 다음, 제1게이트(16)의 표면을 열산화시켜 제1게이트산화막(17)을 형성한다.

이어서, 상기 결과물 상에 감광막을 도포한 후, 이를 노광 및 현상하여 제1게이트(18)의 양측을 노출시키는 감광막 패턴(도시안됨)을 형성한다. 이어서, 상기 감광막 패턴(도시안됨)을 식각마스크로 이용해서 노출된 제1게이트(18) 양측의 제2질화막 및 산화막을 식각 제거한다.

그런 다음, 도 3과 같이 상기 제1게이트를 포함한 기판 결과물 상에 제1게이트(18)를 덮도록 실리콘막(19)을 증착한다.

도 4를 참조하면, 상기 제1게이트(18) 양측의 실리콘막 부분 내에 선택적으로 불순물을 주입하여 소오스/드레인 영역(20)을 형성한다.

도 5를 참조하면, 상기 기판 결과물 상에 제2게이트산화막(21) 및 제2폴리실리콘막(22)을 증착한 다음, 이를 식각하여 상기 제1게이트(18) 상부의 실리콘막(19) 상에, 하부에 제2게이트산화막(21)을 갖는 제2게이트(23)를 형성하고, 이 결과로서, 본 발명에 따른 더블게이트 구조를 갖는 트랜지스터의 형성을 완성한다.

여기서, 본 발명은 제1질화막을 이용하여 리세스 구조를 갖는 제1게이트를 형성함으로써 소오스/드레인 영역과 게이트가 오버랩되는 부분을 감소시켜, 종래의 리세스 게이트 구조가 가지는 장점인 SCE 및 DIBL 특성을 개선할 수 있음과 동시에 소오스/드레인의 직렬 저항을 감소시킬 수 있는 효과를 가져온다.

이상, 여기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

이상에서와 같이, 본 발명은 게이트와 소오스/드레인 접합이 오버랩되는 부분을 감소시켜, 소오스/드레인 영역의 직렬 저항을 감소시킬 수 있다.

따라서 본 발명은 트랜지스터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.

Claims (4)

1. 트렌치를 구비하며, 표면상에 제1질화막이 형성된 반도체 기판;

   상기 트렌치 상에 상기 트렌치보다 높게 형성된 제1게이트;

   상기 제1게이트 상부의 표면에 형성된 제1게이트산화막;

   상기 제1게이트산화막을 포함한 제1게이트의 저면 및 측면을 감싸도록 형성된 제2질화막;

   상기 제1게이트산화막 및 제2질화막 상에 형성된 실리콘막;

   상기 실리콘막을 포함한 제1게이트 양측의 제1질화막 상에 형성된 소오스/드레인 영역; 및

   상기 실리콘막 상에 형성되며, 하부에 제2게이트산화막을 갖는 제2게이트;를 포함하는 것을 특징으로 하는 트랜지스터.
2. 제 1 항에 있어서, 상기 제1게이트는 상기 소오스/드레인 영역과 50 내지 80%의 깊이가 오버랩되도록 형성된 것을 특징으로 하는 트랜지스터.
3. 반도체 기판 상에 제1질화막과 산화막을 차례로 증착하는 단계;

   상기 산화막과 제1질화막 및 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치를 포함한 기판 전면 상에 제2질화막을 증착하는 단계;

   상기 트렌치 내에 폴리실리콘막을 매립하여 제1게이트를 형성하는 단계;

   상기 제1게이트 상부의 표면을 열산화시켜 제1게이트산화막을 형성하는 단계;

   상기 제1게이트 양측의 제2질화막 및 산화막을 제거하는 단계;

   상기 제1게이트를 포함한 기판 결과물 상에 실리콘막을 형성하는 단계;

   상기 제1게이트 양측의 실리콘막 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 및

   상기 제1게이트 상부의 실리콘막 상에 하부에 제2게이트산화막을 갖는 제2게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
4. 제 3 항에 있어서, 상기 제1게이트는 상기 소오스/드레인 영역과 50 내지 80%의 깊이가 오버랩되도록 형성하는 것을 특징으로 하는 트랜지스터 형성방법.

Images