KR101010455B1 - 트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법 - Google Patents

트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 트랜치형 반도체 소자는 제1 트랜치가 형성되고, 상기 제1 트랜치의 밑면에 제2 트랜치가 형성된 반도체 기판; 상기 제2 트랜치를 제외한 상기 제1 트랜치의 내부면 및 상기 반도체 기판의 위에 형성된 제1 옥사이드층; 상기 제2 트랜치의 내부면을 따라 형성된 제2 옥사이드층; 상기 제2 트랜치를 매립하여 상기 제2 옥사이드층 위에 형성된 제3 옥사이드층; 상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 형성된 라인 형태의 제1 폴리실리콘층; 및 상기 제1 트랜치를 매립하여 상기 제3 옥사이드층 위에 형성된 제3 폴리실리콘층을 포함한다.
실시예에 의하면, 종래의 로코스 공정에 의하여 "W" 형태로 형성된 게이트 밑면의 구조를 단순화된 공정을 통하여 "U" 형태로 보다 두껍게 형성할 수 있다. 따라서 공정을 단순화하고, 게이트와 드레인 사이의 커패시터 성분 및 게이트 전류를 최소화할 수 있으며, 트랜지스터의 스위칭 속도를 향상시킬 수 있다.
트랜치형 MOSFET, 게이트, 게이트 절연막, 새부리영역, 누설전류

Description

트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법{Semiconductor device of trench type and manufacturing method of semiconductor device of trench type}
실시예는 트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법에 관한 것이다.
도 1은 트랜치형 반도체 소자의 제1 구조를 예시한 측단면도이고, 도 2는 트랜치형 반도체 소자의 제2 구조를 예시한 측단면도이다.
일반적인 트랜치 공정을 이용하여 제조할 수 있는 반도체 소자 중 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예로 들 수 있는데, 도 1 및 도 2를 참조하면, 트랜치형 MOSFET는 게이트(10, 20), 게이트 절연막(11, 21), 소스 영역(12, 22), 드레인 영역(13, 23), 절연층(14, 24), 금속장벽층(15, 25), 금속층(16, 26)을 포함하여 구성된다.
이러한 트랜치형 MOSFET의 구조에 의하면, 상기 게이트(10, 20)가 형성된 트랜치 측벽에 채널이 형성됨으로써 칩면적을 크게 줄일 수 있다.
그러나, 도 1에 도시된 구조의 경우, 상기 게이트(10)와 상기 드레인(13) 사 이 영역(A)의 커패시터 성분에 의하여 트랜지스터의 스위칭 속도를 향상시키는데 한계가 있다.
이에, 도 2에 도시된 구조와 같이 트랜치의 밑면을 로코스 공정과 유사한 공정을 통하여 두껍게 형성함으로써 커패시터 성분을 감소시키는 방법이 제안되었으나, 트랜치 모서리 부분(B)이 새부리 영역(bird's beak region)과 같이 취약하게 되어 누설전류가 발생되며, 공정이 복잡해지는 등의 문제점이 있다.
실시예는 게이트와 드레인 사이의 커패시터 성분 및 게이트 전류(gate charge; Qgd)를 최소화하고, 게이트 모서리 부분이 얇아지는 현상으로 인하여 발생되는 누설 전류를 최소화할 수 있는 트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 트랜치형 반도체 소자는 제1 트랜치가 형성되고, 상기 제1 트랜치의 밑면에 제2 트랜치가 형성된 반도체 기판; 상기 제2 트랜치를 제외한 상기 제1 트랜치의 내부면 및 상기 반도체 기판의 위에 형성된 제1 옥사이드층; 상기 제2 트랜치의 내부면을 따라 형성된 제2 옥사이드층; 상기 제2 트랜치를 매립하여 상기 제2 옥사이드층 위에 형성된 제3 옥사이드층; 상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 형성된 라인 형태의 제1 폴리실리콘층; 및 상기 제1 트랜치를 매립하여 상기 제3 옥사이드층 위에 형성된 제3 폴리실리콘층을 포함한다.
실시예에 따른 트랜치형 반도체 소자의 제조 방법은 P형 바디가 형성된 반도체 기판에 제1 트랜치가 형성되고, 상기 제1 트랜치를 포함한 상기 반도체 기판 면에 제1 옥사이드층이 형성되는 단계; 상기 제1 트랜치 외부의 상기 반도체 기판 위에 질화막 패턴이 형성되고, 상기 제1 트랜치 내부면의 상기 제1 옥사이드층의 일부가 얇게 제거되는 단계; 상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 라인 형태의 제1 폴리실리콘층이 형성되는 단계; 상기 질화막 패턴, 상기 라인 형 태의 제1 폴리실리콘층이 형성된 상기 제1 트랜치 내부면에 라인 형태의 질화막이 형성되는 단계; 상기 제1 트랜치 밑면의 상기 라인 형태의 질화막이 제거되는 단계; 상기 라인 형태의 질화막이 제거되어 노출된 제1 트랜치 밑면의 반도체 기판의 일부가 제거되어 제2 트랜치가 형성되는 단계; 상기 제2 트랜치 내부면을 따라 제2 옥사이드층이 형성되는 단계; 및 상기 제2 옥사이드층이 형성된 상기 제2 트랜치 내부에 제3 옥사이드층이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 종래의 로코스 공정에 의하여 "W" 형태로 형성된 게이트 밑면의 구조를 단순화된 공정을 통하여 "U" 형태로 보다 두껍게 형성할 수 있다.
둘째, 따라서 공정을 단순화하고, 게이트와 드레인 사이의 커패시터 성분 및 게이트 전류를 최소화할 수 있으며, 트랜지스터의 스위칭 속도를 향상시킬 수 있다.
셋째, 종래의 새부리영역의 취약성을 배제하여 게이트 하측 모서리 부분의 취약성을 보완할 수 있으므로, 누설전류가 발생되는 현상을 최소화할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 트랜치형 반도체 소자 및 트랜치형 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기 술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 3은 실시예에 따른 라인 형태의 폴리실리콘층(150)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
반도체 기판에 N형 이온을 주입하여 N형 에피층(110)을 형성하고, P형 이온을 보다 낮은 에너지로 주입하여 N형 에피층(110) 상부에 P형 바디(120)를 형성한다.
이어서, 식각 마스크로 이용될 제1 포토레지스트 패턴(미도시)을 형성하고 식각 공정을 처리하여 제1 트랜치(T1)를 형성한다. 이후, 식각 마스크로 이용된 제1 포토레지스트 패턴은 제거된다.
다음으로, 이온 주입 마스크의 패터닝 공정 및 이온주입공정을 반복적으로 실시하여, 상기 P형 바디(120)의 상부에 N+층(121)과 P+층(122)을 교대로 형성한다. 상기 N+층(121)과 P+층(122)은 상기 제1 트랜치(T1)를 기준으로 좌우 대칭되는 구조를 가진다.
상기 제1 트랜치(T1)의 내부면과 상기 반도체 기판의 표면에 제1 옥사이드층(130)을 형성하고, 상기 제1 트랜치(T1)가 매립되도록 하여 상기 반도체 기판 위에 질화막(140)을 형성한다.
이후, 상기 제1 트랜치(T1) 측벽에 형성된 제1 옥사이드층(130)을 제외한 상기 제1 트랜치(T1) 내부의 질화막(140)만을 노출시키는 제2 포토레지스트 패턴(미도시)을 형성하고 식각 공정을 처리하여, 도 3에 도시된 것과 같이 상기 제1 트랜치(T1) 외부의 반도체 기판 표면에 형성된 질화막 패턴(140)을 완성한다. 이후, 상기 제2 포토레지스트 패턴은 제거된다.
상기 질화막 패턴(140)이 완성되면 이를 식각 마스크로 이용하여 등방성 식각을 처리함으로써 상기 제1 트랜치(T1) 내부면에 형성된 상기 제1 옥사이드층(130)의 일부를 얇게 제거한다.
따라서, 도 3에 도시된 것과 같이, 상기 질화막 패턴(140)과 상기 제1 트랜치(T1) 내부의 제1 옥사이드층(130) 사이에 단차(C)가 발생된다.
이어서, 상기 질화막 패턴(140), 상기 제1 트랜치(T1) 내부의 제1 옥사이드층(130)의 표면에 라인 형태의 제1 폴리실리콘층(150)을 증착한다.
도 4는 실시예에 따른 라인 형태의 제1 폴리실리콘층(150)이 식각된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
상기 질화막 패턴(140)을 식각 마스크로 하여 이방성 식각 공정을 처리함으로써 상기 라인 형태의 제1 폴리실리콘층(150)을 제거하는데, 이때 상기 질화막 패턴(140)의 표면, 상기 질화막 패턴(140)의 트랜치를 향한 측벽, 상기 트랜치(T)의 밑면의 상기 제1 폴리실리콘층(150)이 제거된다.
즉, 상기 단차(C)에 의하여 상기 트랜치(T)의 내측벽에만 상기 제1 폴리실리콘층(150)이 잔존될 수 있다.
도 5는 실시예에 따른 라인 형태의 질화막(160)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 질화막 패턴(140), 상기 제1 트랜치(T1)를 포함한 반도체 기판 전면에 라인 형태의 질화막(160)을 증착한다.
도 6은 실시예에 따른 라인 형태의 질화막(160)의 일부가 제거된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 질화막 패턴(140)의 표면과 측면의 상기 라인 형태의 질화막(160)을 덮도록 제3 포토레지스트 패턴(162)을 형성하고, 이를 식각 마스크로 하여 식각 공정을 진행한다. 따라서, 도 6에 도시된 것처럼, 상기 제1 트랜치(T1) 밑면의 상기 질화막(160)이 제거된다. 이후, 상기 제3 포토레지스트 패턴(162)은 제거된다.
도 7은 실시예에 따른 제1 트랜치(T1)에 제2 트랜치(T2)가 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 라인 형태의 질화막(160)을 식각 마스크로 하여 식각 공정을 진행함으로써 상기 제1 트랜치(T1) 밑면의 제1 옥사이드층(130)과 상기 N형 에피층(110)의 일부를 제거한다. 따라서, 도 7에 도시된 것과 같이 제2 트랜치(T2)가 형성된다.
도 8은 실시예에 따른 제2 옥사이드층(170)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
상기 제2 트랜치(T2)가 형성되면, 건식 또는 습식 옥시데이션(oxidation) 공정을 진행하여 상기 제2 트랜치(T2) 내부에 제2 옥사이드층(170)을 형성한다.
이때, 상기 제2 옥사이드층(170)은 상기 제2 트랜치(T2) 내부를 완전히 메우지 못하고, 트랜치 형태를 따라 층을 이룬다. 따라서, 상기 제2 트랜치(T2) 상에는 여전히 공간이 잔존된 상태를 이룬다.
도 9는 실시예에 따른 폴리실리콘층(180)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이고, 도 10은 실시예에 따른 제2 폴리실리콘층(182)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 제2 트랜치(T2), 상기 제1 트랜치(T1)가 매립되도록 하여 상기 라인 형태의 질화막(160) 위에 폴리실리콘층(180)을 형성한다.
상기 폴리실리콘층(180)이 형성되면, 식각 공정을 블랑크(blank) 방식으로 진행하여 상기 제2 트랜치(T2)에 잔존된 공간을 메우는 제2 폴리실리콘층(182)을 형성한다.
즉, 상기 라인 형태의 질화막(160)과 상기 제1 트랜치(T1)에 형성된 폴리실리콘층(180)은 제거되고, 상기 제2 트랜치(T2)에만 제2 폴리실리콘층(182)이 형성될 수 있다.
도 11은 실시예에 따른 제3 옥사이드층(182a)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 제2 폴리실리콘층(182)에 대하여 옥시데이션 공정을 진행함으로 써, 상기 제2 폴리실리콘층(182)을 제3 옥사이드층(182a)으로 형성한다.
이와 같이 상기 제1 트랜치(T1)의 밑면의 게이트 절연막이 상기 제2 옥사이드층(170), 상기 제3 옥사이드층(182a)의 구조로 두껍게 형성됨으로써 이후 형성될 게이트와 드레인 사이의 커패시터 성분을 최소화할 수 있다.
또한, 상기 제1 트랜치(T1)의 하측 모서리 부분이 얇아지는(thinning) 현상이 개선됨으로써 누설전류가 발생되는 것을 억제할 수 있다.
도 12는 실시예에 따른 폴리실리콘층(180)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이고, 도 13은 실시예에 따른 제3 폴리실리콘층(192)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
상기 제3 옥사이드층(182a)이 형성되면, 도 12와 같이 상기 라인 형태의 질화막(160)을 제거하고, 상기 제1 트랜치(T1)가 매립되도록 하여 상기 질화막 패턴(140) 위에 폴리실리콘층(190)을 형성한다.
이후, 도 13과 같이 식각 공정을 처리하여 상기 제1 트랜치(T1) 외부의 상기 폴리실리콘층(190)을 제거함으로써 제3 폴리실리콘층(192)을 형성한다.
상기 제3 폴리실리콘층(192)은 게이트로 기능된다.
도 14는 실시예에 따른 층간절연층(200)이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도이다.
이와 같이 하여, 게이트(제3 폴리실리콘층; 192)가 완성되면, 상기 질화막 패턴(140)을 제거하고, 상기 제3 폴리실리콘층(192) 및 상기 제1 옥사이드층(130) 위에 층간절연층(200)을 형성한다.
도면에 도시되지 않았으나, 상기 층간절연층(200) 위에 금속장벽층, 금속층 등의 상부 구조물이 더 형성될 수 있다.
실시예에 따른 트랜치형 반도체 소자에서, 상기 제1 트랜치 측벽의 제1 옥사이드층(130)과 상기 제2 트랜치 밑면의 제1 옥사이드층(130), 제2 옥사이드층(170), 제3 옥사이드층(182a)은 게이트 절연막으로 기능되고, 상기 제1 폴리실리콘층(150), 제3 폴리실리콘층(192)은 게이트로 기능된다.
또한, 상기 P형 바디(120)에는 소스 영역이 형성되고, 상기 N형 에피층(110)에는 드레인 영역이 형성된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 트랜치형 반도체 소자의 제1 구조를 예시한 측단면도.
도 2는 트랜치형 반도체 소자의 제2 구조를 예시한 측단면도.
도 3은 실시예에 따른 라인 형태의 폴리실리콘층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 4는 실시예에 따른 라인 형태의 제1 폴리실리콘층이 식각된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 라인 형태의 질화막이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 6은 실시예에 따른 라인 형태의 질화막의 일부가 제거된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 7은 실시예에 따른 제1 트랜치에 제2 트랜치가 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 8은 실시예에 따른 제2 옥사이드층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 9는 실시예에 따른 폴리실리콘층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 10은 실시예에 따른 제2 폴리실리콘층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 11은 실시예에 따른 제3 옥사이드층이 형성된 후의 트랜치형 반도체 소자 의 형태를 도시한 측단면도.
도 12는 실시예에 따른 폴리실리콘층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 13은 실시예에 따른 제3 폴리실리콘층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.
도 14는 실시예에 따른 층간절연층이 형성된 후의 트랜치형 반도체 소자의 형태를 도시한 측단면도.

Claims (15)

  1. P형 바디가 형성된 반도체 기판에 제1 트랜치가 형성되고, 상기 제1 트랜치를 포함한 상기 반도체 기판 면에 제1 옥사이드층이 형성되는 단계;
    상기 제1 트랜치 외부의 상기 반도체 기판 위에 질화막 패턴이 형성되고, 상기 제1 트랜치 내부면의 상기 제1 옥사이드층의 일부가 얇게 제거되는 단계;
    상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 라인 형태의 제1 폴리실리콘층이 형성되는 단계;
    상기 질화막 패턴, 상기 라인 형태의 제1 폴리실리콘층이 형성된 상기 제1 트랜치 내부면에 라인 형태의 질화막이 형성되는 단계;
    상기 제1 트랜치 밑면의 상기 라인 형태의 질화막이 제거되는 단계;
    상기 라인 형태의 질화막이 제거되어 노출된 제1 트랜치 밑면의 반도체 기판의 일부가 제거되어 제2 트랜치가 형성되는 단계;
    상기 제2 트랜치 내부면을 따라 제2 옥사이드층이 형성되는 단계; 및
    상기 제2 옥사이드층이 형성된 상기 제2 트랜치 내부에 제3 옥사이드층이 형성되는 단계를 포함하는 트랜치형 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 라인 형태의 제1 폴리실리콘층이 형성되는 단계는
    상기 질화막 패턴, 상기 제1 트랜치 내부의 상기 제1 옥사이드층의 표면에 상기 라인 형태의 제1 폴리실리콘층이 형성되는 단계;
    상기 제1 옥사이드층의 일부가 얇게 제거됨으로써 상기 제1 트랜치 측벽의 상기 제1 옥사이드층과 단차를 이루는 상기 질화막 패턴을 마스크로 하여 식각 공정을 처리하는 단계; 및
    상기 식각 공정이 진행됨에 따라 상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 상기 라인 형태의 제1 폴리실리콘층이 형성되는 단계를 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제2 트랜치가 형성되는 단계는
    일부가 제거된 상기 라인 형태의 질화막을 마스크로 하여 식각 공정을 진행함으로써 상기 제2 트랜치가 형성되는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제3 옥사이드층이 형성되는 단계는
    상기 제2 트랜치, 상기 제1 트랜치가 매립되도록 하여 상기 라인 형태의 질화막 위에 폴리실리콘층이 형성되는 단계;
    상기 폴리실리콘층의 일부를 제거하여 상기 제2 옥사이드층이 형성된 상기 제2 트랜치 내부에 제2 폴리실리콘층이 형성되는 단계;
    상기 제2 폴리실리콘층에 대하여 옥시데이션 공정을 진행함으로써 상기 제3 옥사이드층이 형성되는 단계를 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 제2 폴리실리콘층이 형성되는 단계는
    블랑크 방식의 식각 공정을 처리하여 상기 라인 형태의 질화막과 상기 제1 트랜치에 형성된 폴리실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제3 옥사이드층이 형성된 후,
    상기 라인 형태의 질화막이 제거되는 단계; 및
    상기 제1 트랜치 내부에 제3 폴리실리콘층이 형성되는 단계를 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제3 폴리실리콘층이 형성되는 단계는
    상기 제1 트랜치가 매립되도록 하여 상기 질화막 패턴 위에 폴리실리콘층이 형성되는 단계; 및
    상기 질화막 패턴을 마스크로 하여 상기 폴리실리콘층을 식각함으로써 상기 제3 폴리실리콘층이 형성되는 단계를 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 제3 폴리실리콘층이 형성된 후,
    상기 질화막 패턴이 제거되는 단계; 및
    상기 제3 폴리실리콘층, 상기 제1 옥사이드층 위에 층간절연층이 형성되는 단계를 더 포함하는 것을 특징으로 하는 트랜치형 반도체 소자의 제조 방법.
  9. 제1 트랜치가 형성되고, 상기 제1 트랜치의 밑면에 제2 트랜치가 형성된 반도체 기판;
    상기 제2 트랜치를 제외한 상기 제1 트랜치의 내부면 및 상기 반도체 기판의 위에 형성된 제1 옥사이드층;
    상기 제2 트랜치의 내부면을 따라 형성된 제2 옥사이드층;
    상기 제2 트랜치를 매립하여 상기 제2 옥사이드층 위에 형성된 제3 옥사이드층;
    상기 제1 트랜치 측벽의 상기 제1 옥사이드층의 표면에 형성된 라인 형태의 제1 폴리실리콘층; 및
    상기 제1 트랜치를 매립하여 상기 제3 옥사이드층 위에 형성된 제3 폴리실리콘층을 포함하는 트랜치형 반도체 소자.
  10. 제9항에 있어서,
    상기 반도체 기판의 상측에 형성된 P형 바디를 더 포함하고,
    상기 제1 트랜치는 상기 P형 바디를 관통하여 형성된 것을 특징으로 하는 트랜치형 반도체 소자.
  11. 제10항에 있어서,
    상기 반도체 기판의 하측에 형성된 N형 에피층을 더 포함하고,
    상기 P형 바디는 상기 N형 에피층 위에 형성된 것을 특징으로 하는 트랜치형 반도체 소자.
  12. 제10항에 있어서,
    상기 P형 바디의 상측에 형성되고, 적어도 1회 이상 교대로 형성된 N+층 및 P+층을 더 포함하는 것을 특징으로 하는 트랜치형 반도체 소자.
  13. 제9항에 있어서,
    상기 제1 트랜치 외부의 상기 제1 옥사이드층 및 상기 제3 폴리실리콘층 위에 형성된 층간절연층을 더 포함하는 것을 특징으로 하는 트랜치형 반도체 소자.
  14. 제9항에 있어서,
    상기 제1 옥사이드층, 상기 제2 옥사이드층, 상기 제3 옥사이드층은 게이트 절연막으로 동작되고,
    상기 제1 폴리실리콘층, 상기 제3 폴리실리콘층은 게이트로 동작되는 것을 특징으로 하는 트랜치형 반도체 소자.
  15. 제11항에 있어서,
    상기 P형 바디에는 소스 영역이 형성되고,
    상기 N형 에피층에는 드레인 영역이 형성된 것을 특징으로 하는 트랜치형 반도체 소자.
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