KR100549579B1 - 셀 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 디램 메모리 셀에 있어서, 트랜지스터의 단채널 효과 개선, 문턱 전압의 감소 방지 및 리프레쉬 특성 개선을 동시에 충족할 수 있는 셀 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 셀 트랜지스터의 제조 방법은 실리콘 기판에 소자 분리 영역을 정의하는 소자 분리막을 형성하는 단계와, 소자 분리막 위에 차단막을 형성하는 단계와, 차단막이 형성된 기판 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와, 하드 마스크 및 차단막이 형성된 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막을 형성하는 단계와, 하드 마스크를 제거하는 단계를 포함하여 이루어진다.
단채널효과, 리프레쉬, 트렌치, 선택적에피택셜성장, 리세스게이트

Description

셀 트랜지스터의 제조 방법{Method for manufacturing cell transistor}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2는 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법에 의해 형성된 셀 트랜지스터의 구조를 설명하기 위해 개략적으로 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110 : 소자 분리막
125 : 차단막 145 : 하드 마스크
160 : 실리콘 에피택셜막 170 : 트렌치
180 : 게이트 패턴 190 : 절연 스페이서
본 발명은 셀 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 고집 적화에 따른 디램 메모리 셀에 있어서, 트랜지스터의 단채널 효과 개선, 문턱 전압의 감소 방지 및 리프레쉬 특성 개선을 동시에 충족할 수 있는 셀 트랜지스터의 제조 방법에 관한 것이다.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이의 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)가 심화되며, 이는 문턱 전압을 감소시켜게 되어 디램 메모리 셀의 리프레쉬 특성을 악화시킨다.
따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.
일반적인 종래 리세스 게이트를 갖는 트랜지스터의 제조 방법은 먼저, 실리콘 기판 위에 소자분리막을 형성하여 소자 분리 영역과 활성 영역을 구분 한 다음, 활성 영역의 기판 위에 게이트 형성 영역을 정의하는 마스크를 형성하고, 이를 식각 마스크로 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성한다. 그리고, 기판의 트렌치 위에 일반적인 게이트 형성 공정을 진행하여 게이트 산화막, 게이트 전극 및 하드 마스크로 이루어진 게이트 패턴을 형성하고, 이를 식각 및 세정 등의 후속 공정으로부터 보호하기 위한 절연 스페이서를 게이트 패턴 측벽에 형성한다.
앞서 설명한 바와 같이, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 활성 영역의 게이트 형성 영역에 위치하는 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 가짐으로써, 채널의 길이가 트렌치의 프로파일을 따라 길게 형 성하여 소자의 고집적화에 따른 단채널 효과의 발생을 최소화하고 있다.
그러나, 상기 트렌치는 활성 영역과 소자 분리 영역을 구분하는 소자 분리막의 손상 없이 실리콘 기판의 활성 영역 중 게이트 형성 영역에 해당하는 부분만을 선택적으로 식각하기 때문에 식각 공정에 있어 어려움이 있다. 그 결과, 소자 분리막과 인접하는 영역의 기판 위에 뾰족한 형상의 실리콘 돌기가 형성되며, 이 실리콘 돌기는 전계를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 감소시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 따른 셀 트랜지스터의 단채널 효과 개선, 문턱 전압의 감소 방지 및 리프레쉬 특성 개선을 동시에 충족할 수 있는 셀 트랜지스터의 제조 방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리 영역을 가지는 실리콘 기판 위에 상기 소자 분리 영역을 가리는 차단막을 형성하는 단계와, 상기 차단막이 형성된 기판 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와, 상기 하드 마스크 및 상기 차단막이 형성된 상기 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 소정의 두께를 가지는 실리콘 에피택셜막을 형성하는 단계와, 상기 하드 마스크를 제거하는 단계를 포함하는 셀 트랜지스터의 제조 방법을 제공한다.
여기서, 상기 차단막은 산화 계열의 물질을 이용하여 100~2000Å의 두께를 가지게 형성하고, 상기 하드 마스크는 질화 계열의 물질을 이용하여 100~2000Å의 두께를 가지게 형성하는 것이 바람직하다. 이는, 상기 차단막과 상기 하드 마스크를 이용하여 선택적 에피택셜 성장 공정에 의해 100~2000Å 두께만큼 실리콘 에피택셜막을 형성할 때, 실리콘 에피택셜막이 측면으로 성장되는 것을 차단하기 위함이다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 셀 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, STI 등의 소자 분리막 형성 공정을 이용하여 기판(100) 내에 소자 분리 영역과 활성 영역을 구분하는 소자 분리막(100)을 형성한다.
그리고, 도 1b에 도시한 바와 같이, 상기 기판(100)의 전면에 산화 계열의 물질, 예를 들어 LP-TEOS, HDP, USG 등을 100~2000Å 두께만큼 증착하여 산화막(120)을 형성한다.
이어, 산화막(120) 위에 소자 분리 영역을 가리는 차단막 형성 영역을 정의하는 제1 감광막 패턴(130)을 형성한 다음, 제1 감광막 패턴(130)을 마스크로 산화막(120)을 선택적 식각하여 산화 계열의 물질로 이루어진 차단막(125)을 형성한다. 이때, 차단막(125)은 기판(100)의 소자 분리 영역을 정의하는 소자 분리막(110) 위에 위치하며, 이는 후술하는 실리콘 선택적 에피택셜 성장(selective epitaxial growth) 공정에서, 실리콘이 소자 분리 영역으로 측면 성장되는 것을 방지하기 위함이다.
그리고, 도 1d에 도시한 바와 같이, 상기 차단막(125)이 형성되어 있는 기판(100) 전면에 질화계열의 물질을 100~2000Å의 두께로 증착하여 질화막(140)을 형성한 다음, 그 위에 게이트 형성 영역을 정의하는 제2 감광막 패턴(150)을 형성한다.
그 후, 도 1e에 도시한 바와 같이, 상기 제2 감광막 패턴(150)을 마스크로 질화막을 선택적 식각하여 하드 마스크(145)를 형성한다. 이때, 하드 마스크(145)는 소자 분리 영역 및 활성 영역의 기판 위에 위치하여 각각의 게이트 형성 영역을 정의하고 있으며, 특히, 활성 영역 위에 위치하는 하드 마스크(145)의 모양은 게이트의 채널 길이를 확보하는 트렌치의 모양을 정의하고 있다. 보다 상세하게는 하드 마스크(145)는 기판(100)의 표면으로부터의 100~2000Å의 두께를 가지고 있어, 후 속 공정에 의해 형성하는 트렌치 또한 100~2000Å의 깊이를 가지게 형성된다.
그리고, 도 1f에 도시한 바와 같이, 상기 하드 마스크(145)가 형성되어 있는 기판(100)의 표면 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막(160)을 형성한다. 이때, 실리콘 에피택셜막(160)은 소자 분리 영역을 가리고 있는 차단막(125)과 게이트 형성 영역을 가리고 있는 하드 마스크(145)에 의해 측면 성장이 차단되어 기판(100)의 위쪽 방향으로만 100~2000Å 성장한다.
이어, 상기 하드 마스크(145)를 제거하여, 도 1g에 도시한 바와 같이, 기판(100)의 활성 영역에 100~2000Å의 깊이를 가지는 트렌치(170)를 형성한다.
그리고, 기판(100)의 소자 분리막(110) 및 트렌치(170) 위에 일반적인 게이트 형성 공정을 진행하여 게이트 산화막, 게이트 전극 및 하드 마스크로 이루어진 게이트 패턴(180)을 형성하고, 게이트 패턴(180) 측벽에 게이트 패턴(180)을 식각 및 세정 등의 후속 공정으로부터 보호하기 위한 절연 스페이서(190)를 형성한다(도 2 참조).
앞서 설명한 바와 같이, 본 발명은 트렌치 형성 공정 시, 식각 방법 대신에 선택적 에피택셜 성장 방법 사용하여, 종래 식각 방법에 의해 소자 분리막과 인접하는 영역의 기판 위에 형성되는 뾰족한 형상의 실리콘 돌기의 발생을 방지하고 있으며, 그 결과 디램 메모리 셀의 리프레쉬 특성을 개선하고 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 게이트의 채널 길이를 확보하는 트렌치를 식각 공정 없이 선택적 에피택셜 성장 공정만으로 형성하여, 디램 메모리 셀의 리프레쉬 특성을 개선할 수 있을 뿐만 아니라 단채널 효과 역시 개선한다.
또한, 단채널 효과의 개선으로 인하여 문턱전압의 감소 현상을 최소화할 수 있다.

Claims (4)

  1. 실리콘 기판에 소자 분리 영역을 정의하는 소자 분리막을 형성하는 단계와,
    상기 소자 분리막 위에 차단막을 형성하는 단계와,
    상기 차단막이 형성된 기판 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와,
    상기 하드 마스크 및 상기 차단막이 형성된 상기 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막을 형성하는 단계와,
    상기 하드 마스크를 제거하는 단계를 포함하는 셀 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 차단막은 산화 계열의 물질을 이용하여 100~2000Å의 두께를 가지게 형성하는 셀 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 하드 마스크는 질화 계열의 물질을 이용하여 100~2000Å의 두께를 가지게 형성하는 셀 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 실리콘 에피택셜막은 100~2000Å의 두께만큼 선택적 에피택셜 성장시켜 형성하는 셀 트랜지스터의 제조 방법.
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