KR100753098B1 - 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스게이트를 적용하지 않으면서 일반적인 플라나형 트랜지스터에 비해 유효채널길이를 증가시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 플라나 활성영역과 상기 플라나 활성영역 상의 프러머넌스 활성영역(선택적에피택셜성장을 통해 형성, SEG)으로 이루어진 활성영역을 갖는 실리콘 기판, 상기 활성영역의 전면에 형성된 게이트절연막, 및 상기 게이트절연막 상에서 상기 프러머넌스 활성영역을 덮는 형태를 갖는 게이트배선막을 구비하는 게이트를 포함하고, 이와 같은 본 발명은 플라나형 트랜지스터에 비해 유효채널길이를 길게 구현함과 동시에 뿔이 형성되는 것을 근본적으로 방지하므로써 반체체소자의 수율을 향상시킬 수 있는 효과가 있다.
채널길이, 리세스게이트, 플라나형 트랜지스터, 프러머넌스 활성영역, 선택적에피택셜성장, SEG

Description

채널길이를 증가시킨 반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH INCREASED CHANNEL LENGTH AND METHOD FOR MANUFACTURING THE SAME}
도 1a 및 도 1b는 종래기술에 따른 리세스 게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 구조 단면도,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 32 : 소자분리막
33 : 질화막 34 : 산화막
35 : 마스크패턴 37, 37a : 실리콘에피택셜층
38 : 희생산화막 39 : 게이트절연막
40 : 게이트폴리실리콘막 41 : 게이트메탈막
42 : 게이트하드마스크
201 : 플라나 활성영역 202 : 프러머넌스 활성영역
300 : SEG 틀 400 : 게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 채널길이를 증가시킨 반도체소자 및 그의 제조 방법에 관한 것이다.
서브 100nm 기술의 DRAM의 셀트랜지스터에서 요구되는 채널도핑은 1018/cm3을 넘게 되고, 전기장(Electric field)에 기인한 접합누설에 의해 더이상 데이터리텐션(리프레시)에 대한 요구조건을 충족시킬 수 없다.
따라서, 일반적인 플라나형 셀트랜지스터(Planar type cell transistor)를 리세스드 채널(Recessed channel)로 바꿔 유효채널길이(Leff)를 증가시키고 채널도핑을 1017/cm3 수준으로 낮춰 전기장을 효과적으로 감소시킬 수 있다.
이리하여 리세스게이트(Recess Gate; RG) 공정이 제안되었고, 현재 많은 연구가 진행되고 있다.
도 1a 및 도 1b는 종래기술에 따른 리세스 게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 좌측의 공정 단면도는 리세스게이트의 수직방향에 대해 도시한 것이고, 우측의 공정단면도는 리세스게이트의 수평방향에 대해 도시한 것이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11)의 소정 영역에 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 실리콘 기판(11)은 활성영역(13)으로 정의된다.
다음으로, 실리콘 기판(11) 상에 희생산화막(14)을 성장시킨 후, 희생산화막(14) 상에 감광막을 이용한 리세스마스크(15)를 형성한다.
이어서, 리세스마스크(15)를 식각배리어로 희생산화막(14)을 식각하고 연속해서 실리콘 기판(11)의 활성영역(13)을 소정 깊이로 부분 건식식각하여 리세스된 활성영역(16)을 형성한다.
여기서, 활성영역(13)을 선택적으로 건식식각(이하 '활성영역 리세스 공정'이라고 약칭함)하여 리세스된 활성영역(16)을 형성할 때, ICP를 플라즈마소스로 하는 고밀도플라즈마장치에서 Cl2/HBr/O2를 혼합한 플라즈마를 사용하게 되는데, 그 이유는 리세스된 활성영역(16)의 바닥 형상이 라운드(Round)지게 하므로써 소자 동작시 누설전류를 최소화하기 위함이다.
도 1b에 도시된 바와 같이, 리세스마스크(15) 및 희생산화막(14)을 순차적으로 제거한 후, 리세스된 활성영역(16)의 표면 상에 게이트절연막(17)을 성장시킨다.
계속해서, 게이트절연막(17) 상에 폴리실리콘막(18) 및 텅스텐실리사이드막(19)으로 이루어진 게이트배선막을 증착한 후, 게이트배선막 상에 실리콘질화막으로 이루어진 게이트하드마스크(20)를 증착한다.
이어서, 감광막을 이용한 게이트마스크(도시 생략)를 식각배리어로 게이트하드마스크(20)를 선택적으로 건식식각한 후, 게이트마스크를 제거한다.
다음으로, 게이트하드마스크(20)를 식각배리어로 텅스텐실리사이드막(19)과 폴리실리콘막(18)을 선택적으로 건식식각하여 리세스게이트(100)를 형성한다.
전술한 바와 같이, 종래기술은 리세스된 활성영역(16)에 자신의 하부가 일부 매립되고 나머지는 실리콘기판(11)의 표면 위로 돌출되는 리세스게이트(100)를 형성하고 있다. 따라서, 리세스게이트(100) 아래에서 정의되는 채널의 유효채널길이(Leff)를 길게 하고 있다.
그러나, 종래기술은 활성영역 리세스 공정시 첨점 형태의 뿔(도 1a의 '16a' 참조)이 발생되는 문제가 있다.
자세히 살펴보면, 활성영역 리세스 공정시 사용하는 식각조건, 즉 ICP를 플라즈마소스로 하는 고밀도플라즈마장치에서 Cl2/HBr/O2를 혼합한 플라즈마를 사용하는 식각공정에서는 리세스된 활성영역(16)의 바닥 형상은 라운드(Round)된 형상을 얻을 수 있으나, 소자분리막(12)에 인접하고 있는 리세스된 활성영역(16)의 가장자리 부분에서는 리세스패턴(16)의 상부부분의 형상이 첨점 형태로 존재하게 된다. 이러한 첨점을 편의상 '뿔(Horn, 16a)'이라고 명명하며, 뿔(16a)은 활성영역 리세스 공정시 소자분리막(12)으로 사용된 산화막이 식각배리어로 작용하여 식각이 완전히 이루어지지 않기 때문에 발생한다.
이와 같이, 소자분리막(12)에 인접하고 있는 리세스된 활성영역(16)의 상부 부분의 형상이 뿔(16a)이 제거되지 않으면, 소자 동작시 누설전류가 커져 소자의 리프레시 특성을 열화시키는 문제점이 있다. 예컨대, 뿔이 잔류하게 되면 트랜지스터 특성에서 아주 낮은 문턱전압(Vt)에서 채널이 형성되는 험프(Hump) 현상이 발생되는 문제가 있다.
리세스 게이트를 갖는 반도체소자가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 리세스패턴의 가장자리에서 잔류하는 뿔로 인해 험프현상이 발생하는 경우 반도체소자의 리프레시 특성이 오히려 저하되는 문제가 초래된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트를 적용하지 않으면서 일반적인 플라나형 트랜지스터에 비해 유효채널길이를 증가시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 플라나 활성영역과 상기 플라나 활성영역 상의 프러머넌스 활성영역으로 이루어진 활성영역을 갖는 실리콘 기판, 상기 활성영역의 전면에 형성된 게이트절연막, 및 상기 게이트절연막 상에서 상기 프러머넌스 활성영역을 덮는 형태를 갖는 게이트배선막을 구비하는 게이트를 포함하고, 상기 프러머넌스 활성영역은 상기 플라나 활성영역의 표면 상에 선택적에피택셜성장을 통해 성장시킨 에피택셜층인 것을 특징으로 하며, 상기 프러머넌스 활성영역은 상부 모서리부분이 라운드 형태를 갖는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 플라나 활성영역을 갖는 실리콘기판을 준비하는 단계, 상기 플라나 활성영역의 표면 상에 선택적에피택셜성장 공정을 이용하여 프러머넌스 활성영역을 형성하는 단계, 상기 프러머넌스 활성영역의 상부 모서리 부분을 라운드처리하는 단계, 상기 프러머넌스 활성영역을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 프러머넌스 활성영역을 덮는 형태를 갖는 게이트배선막을 구비하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 프러머넌스 활성영역을 형성하는 단계는 선택적에피택셜성장 공정으로 진행하는 것을 특징으로 하고, 상기 프러머넌스 활성영역을 형성하는 단계는 상기 플라나 활성영역을 갖는 실리콘기판을 준비하는 단계, 상기 플라나 활성영역 상에 소정 크기의 개구를 갖는 절연막 틀을 형성하는 단계, 상기 절연막 틀의 개구 아래에 노출된 플라나 활성영역의 표면을 세정하는 단계, 선택적에피택셜성장을 통해 상기 절연막 틀의 개구 내부를 채우는 실리콘에피택셜층을 성장시키는 단계, 상기 실리콘에피택셜층을 평탄화시켜 상기 프러머넌스 활성영역을 형성하는 단계, 및 상기 절연막 틀을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체소자는, 플라나 활성영역(Planar active region, 201)과 플라나 활성영역(201) 상의 프러머넌스 활성영역(prominence active region, 202b)을 갖는 실리콘 기판(31), 실리콘 기판(31)의 전면에 형성된 게이트절연막(39), 게이트절연막(39) 상에서 프러머넌스 활성영역(202b)을 덮는 형태를 갖는 게이트배선막을 포함하는 게이트(400)를 포함한다.
도 2에서, 게이트(400)는 프러머넌스 활성영역(202b)의 상부와 양측면을 덮으면서 표면이 평탄한 게이트폴리실리콘막(40), 게이트폴리실리콘막(40) 상의 게이트메탈막(41) 및 게이트메탈막(41) 상의 게이트하드마스크(42)의 순서로 적층된 것이다. 여기서, 게이트배선막은 게이트폴리실리콘막(40)과 게이트메탈막(41)이다.
그리고, 프러머넌스 활성영역(202b)은 식각에 의해 형성한 것이 아닌 선택적에피택셜성장(SEG) 공정을 통해 플라나 활성영역(201)의 표면 상에 성장시킨 실리콘에피택셜층으로서, 상부 모서리부분이 라운드진 형태를 갖는다.
전술한 바와 같이, 본 발명의 반도체소자는, 프러머넌스 활성영역(202b)을 덮는 형태로 게이트(400)가 형성됨에 따라, 게이트(400) 아래에 정의되는 유효채널길이를 플라나형 트랜지스터에 비해 길게 가져갈 수 있다.
또한, 프러머넌스 활성영역(202b)을 식각공정이 아닌 선택적에피택셜성장 (SEG) 공정을 통해 형성하므로 뿔이 형성되는 것을 근본적으로 방지한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(31)에 STI 공정을 진행하여 소자분리막(32)을 형성한다. 이때, 소자분리막(32)을 제외한 나머지 실리콘기판(31)은 활성영역으로 정의되며, 이하 '플라나 활성영역(201)'이라고 약칭한다.
이어서, 도시되지 않았지만, 셀트랜지스터에 요구되는 여러 이온주입공정 및 세정 공정을 진행한다.
다음으로, 소자분리막(32)이 형성된 실리콘기판(31)의 전면에 질화막(33)과 산화막(34)을 적층한다. 여기서, 질화막(33)과 산화막(34)은 후속 선택적에피택셜성장 공정시 에피택셜층이 성장되는 틀을 제공하기 위한 절연막으로서, 질화막이 100Å∼200Å 두께를 갖고 총 두께가 500Å∼1000Å 범위가 된다. 그리고, 질화막(33)과 산화막(34)의 적층 두께가 증가할수록 유효채널길이는 더욱 증가한다.
이어서, 산화막(34) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크패턴(35)을 형성한다. 여기서, 마스크패턴(35)은 리세스게이트 공정시 사용하는 리세스마스크와 동일한 개구 CD를 갖는다.
다음으로, 마스크패턴(35)을 식각배리어로 산화막(34)과 질화막(33)을 순차적으로 식각한다.
상기한 일련의 공정에 의해 산화막(34)과 질화막(33)을 식각하여 형성된 개구(36) 아래에는 실리콘기판(31)이 노출되고, 여기서 노출된 실리콘기판(31)은 게 이트가 선택적에피택셜성장을 통해 성장될 영역이다.
도 3b에 도시된 바와 같이, 마스크패턴(35)을 스트립한 후, 질화막(33)과 산화막(34)의 적층(이하 'SEG 틀(300)'이라고 약칭함)이 제공하는 개구(36) 바닥의 실리콘기판(31) 상에 선택적에피택셜성장 공정(Selective Epitaxial Growth; SEG)을 진행하여 실리콘에피택셜층(37)을 형성한다.
위와 같은 선택적에피택셜성장 공정을 통해 실리콘에피택셜층(37)을 성장시킬 때, SEG 틀(300)의 개구(36)를 충분히 채울때까지 실리콘에피택셜층(37)을 과도성장시킨다.
한편, 실리콘에피택셜층(37)을 성장시키기 위한 선택적에피택셜성장 공정을 진행하기에 앞서, NH3 플라즈마 세정 방법으로 실리콘기판(31) 표면을 세정하여 자연산화막과 같은 불순물을 제거해주므로써, 실리콘에피택셜층(37)의 특성을 좋게 한다.
도 3c에 도시된 바와 같이, SEG 틀(300)을 구성하는 산화막(34) 표면이 드러날때까지 실리콘에피택셜층(37)을 평탄화시키도록 예정된 타겟으로 에치백 또는 CMP 공정을 진행한다.
이와 같은 에치백 또는 CMP 공정후에 SEG 틀(300)의 개구(36) 내부에만 평탄화된 실리콘에피택셜층(37a)이 잔류하며, 웨이퍼 전면에 걸쳐서 실리콘에피택셜층(37a)의 높이를 균일하게 할 수 있다.
도 3d에 도시된 바와 같이, SEG 틀(300)을 구성하는 질화막(33)과 산화막 (34)을 차례로 제거한다. 이때, 질화막(33)과 산화막(34)은 습식식각 방법으로 제거한다.
예컨대, 산화막(34)은 불산(HF)이 포함된 용액을 이용하여 제거하고, 질화막(33)은 인산(H3PO4)이 포함된 용액을 이용하여 제거한다.
여기서, 질화막(33)은 산화막(34) 제거시 산화막 물질로 형성한 하부의 소자분리막(32)이 어택받는 것을 방지하는 역할을 하고, 불산이 포함된 용액이나 인산이 포함된 용액에 대해 실리콘에피택셜층(37a)은 선택비를 가져 어택받지 않는다.
전술한 바와 같이 SEG 틀(300)을 제거한 후의 결과를 살펴보면, 활성영역은 플라나 활성영역(201)과 실리콘에피택셜층(37a)으로 구성된다. 따라서, 활성영역은 표면이 평탄한 플라나 활성영역(201)과 플라나 활성영역(201)의 표면 상에서 돌출된 형태를 갖는 실리콘에피택셜층(37a)으로 구성된다.
이하, 실리콘에피택셜층(37a)을 돌출된 즉, '프러머넌스 활성영역(Prominence active region, 202)'이라고 약칭하기로 하며, 프러머넌스 활성영역(202)은 500Å∼1000Å 범위(질화막과 산화막의 적층 두께)의 높이를 갖는다.
종래기술에서는 리세스 활성영역 구조를 형성하기 위한 식각공정시에 뿔이 발생되는 것을 피할 수 없었으나, 본 발명은 선택적에피택셜성장(SEG) 공정을 통해 활성영역을 구성하는 프러머넌스 활성영역(202)을 형성해주므로써 유효채널길이를 길게하기 위한 활성영역의 구조를 얻으면서도 뿔이 형성되는 것을 방지할 수 있다.
도 3e에 도시된 바와 같이, SEG 틀(300)을 제거한 후에 프러머넌스 활성영역 (202)을 포함한 전면에 희생산화막(38)을 성장시킨다. 이때, 희생산화막(38)은 프러머넌스 활성영역(202)과 플라나 활성영역(201)의 표면을 산화시켜 성장한 것이다.
이어서, 문턱전압을 조절하기 위해 예정된 도즈로 이온주입을 실시한다.
상기 희생산화막(38) 성장시, 프러머넌스 활성영역(202)의 모서리 부분이 라운드하게 변화하게 되고, 이로써 게이트전압 인가시 이 라운드한 모서리 부분에서 전계가 집중되는 현상이 억제된다.
한편, 희생산화막(38) 성장시 프러머넌스 활성영역(202)의 모서리부분이 라운드해지는 이유는, 프러머넌스 활성영역(202)의 모서리 부분에서 실리콘의 산화가 더 많이 진행되기 때문이다. 이와 같이, 프러머넌스 활성영역(202)의 모서리 부분을 라운드하게 하기 위한 희생산화막(38)의 성장은 800℃∼1000℃ 범위의 건식산화(Dry oxidation) 공정을 이용하므로써 가능하다. 따라서, 희생산화막(38)의 성장시간이 증가하면 프러머넌스 활성영역(202)의 모서리부분을 더욱 라운드하게 형성할 수 있다.
이하, 모서리부분이 라운드지는 프러머넌스 활성영역(202)을 도면부호 '202b'라고 약칭한다.
도 3f에 도시된 바와 같이, 희생산화막(38)을 제거한 후, 프러머넌스 활성영역(202b)을 포함한 전면에 게이트절연막(39)을 성장시킨다.
이어서, 게이트절연막(39) 상에 게이트폴리실리콘막(40)을 증착한다.
이때, 게이트폴리실리콘막(40)은 에피택셜층(37)과 실리콘기판(31)의 표면 프로파일을 따라 증착되는 것이므로, 표면이 매우 울퉁불퉁하다. 이러한 표면 거칠기를 해소해야만 후속 게이트메탈막의 증착 균일도 및 게이트패터닝공정이 용이해진다.
따라서, 게이트폴리실리콘막(40)에 대해 CMP 공정을 진행하여 평탄화시킨다.
도 3g에 도시된 바와 같이, 평탄화된 게이트폴리실리콘막(40) 상에 게이트메탈막(41)을 형성한다. 여기서, 게이트메탈막(41)은 게이트전극의 저항을 낮추기 위한 것으로, 텅스텐실리사이드막 또는 텅스텐막으로 형성한다.
다음으로, 게이트메탈막(41) 상에 게이트하드마스크(42)를 형성한다. 여기서, 게이트하드마스크(42)는 실리콘질화막으로 형성한다.
이어서, 게이트마스크(미도시)를 이용하여 게이트하드마스크(42), 게이트메탈막(41) 및 게이트폴리실리콘막(40)을 순차적으로 식각하여 게이트(400)를 형성한다.
상기 게이트(400)의 CD를 살펴보면, 활성영역을 구성하고 있는 프러머넌스 활성영역(202b)의 CD보다 더 큰 것을 알 수 있는데, 이는 게이트(400) 아래에서 정의되는 채널영역의 유효채널길이(Leff)를 길게 구현하기 위한 것이다.
전술한 바와 같은 일련의 공정에 의해 형성되는 게이트(400)를 자세히 살펴보면, 게이트폴리실리콘막(40)이 활성영역을 구성하는 프러머넌스 활성영역(202b)을 완전히 덮는 형태를 가져 유효채널길이를 길게 하고 있다. 즉, 프러머넌스 활성영역(202b)의 양측면 및 상부를 게이트폴리실리콘막(40)이 덮는다.
결국, 상술한 실시예에 따르면 본 발명의 반도체소자는 플라나형 트랜지스터 에 비해 유효채널길이를 길게 가져가면서도 선택적에피택셜성장을 통해 프러머넌스 활성영역(202b)을 형성하므로 뿔이 형성되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라나형 트랜지스터에 비해 유효채널길이를 길게 구현함과 동시에 뿔이 형성되는 것을 근본적으로 방지하므로써 반체체소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 삭제
  2. 플라나 활성영역과 상기 플라나 활성영역 상의 프러머넌스 활성영역으로 이루어진 활성영역을 갖는 실리콘 기판;
    상기 활성영역의 전면에 형성된 게이트절연막; 및
    상기 게이트절연막 상에서 상기 프러머넌스 활성영역을 덮는 형태를 갖는 게이트배선막을 구비하는 게이트를 포함하고,
    상기 프러머넌스 활성영역은 상기 플라나 활성영역의 표면 상에 선택적에피택셜성장을 통해 성장시킨 에피택셜층인 것을 특징으로 하는 반도체소자.
  3. 제2항에 있어서,
    상기 프러머넌스 활성영역은,
    상부 모서리부분이 라운드 형태를 갖는 것을 특징으로 하는 반도체소자.
  4. 제2항에 있어서,
    상기 프러먼넌스 활성영역은,
    500Å∼1000Å 범위의 높이를 갖는 것을 특징으로 하는 반도체소자.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 게이트는,
    상기 프러머넌스 활성영역의 양측면과 상부를 덮으면서 표면이 평탄한 게이트폴리실리콘막;
    상기 게이트폴리실리콘막 상의 게이트메탈막; 및
    상기 게이트메탈막 상의 게이트하드마스크
    를 포함하는 것을 특징으로 하는 반도체소자.
  6. 제5항에 있어서,
    상기 게이트메탈막은, 텅스텐실리사이드막 또는 텅스텐막인 것을 특징으로 하는 반도체소자.
  7. 삭제
  8. 플라나 활성영역을 갖는 실리콘기판을 준비하는 단계;
    상기 플라나 활성영역의 표면 상에 선택적에피택셜성장 공정을 이용하여 프러머넌스 활성영역을 형성하는 단계;
    상기 프러머넌스 활성영역의 상부 모서리 부분을 라운드처리하는 단계;
    상기 프러머넌스 활성영역을 포함한 전면에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 프러머넌스 활성영역을 덮는 형태를 갖는 게이트배선막을 구비하는 게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 프러머넌스 활성영역을 형성하는 단계는,
    상기 플라나 활성영역을 갖는 실리콘기판을 준비하는 단계;
    상기 플라나 활성영역 상에 소정 크기의 개구를 갖는 절연막 틀을 형성하는 단계;
    상기 절연막 틀의 개구 아래에 노출된 플라나 활성영역의 표면을 세정하는 단계;
    선택적에피택셜성장을 통해 상기 절연막 틀의 개구 내부를 채우는 실리콘에피택셜층을 성장시키는 단계;
    상기 실리콘에피택셜층을 평탄화시켜 상기 프러머넌스 활성영역을 형성하는 단계; 및
    상기 절연막 틀을 선택적으로 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 소정 개구를 갖는 절연막 틀을 형성하는 단계는,
    상기 플라나 활성영역 상부에 질화막과 산화막을 적층하는 단계;
    상기 산화막 상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각배리어로 상기 산화막과 질화막을 식각하는 단계; 및
    상기 마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제9항에 있어서,
    상기 절연막 틀을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제9항에 있어서,
    상기 세정하는 단계는,
    NH3 플라즈마 세정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제9항에 있어서,
    상기 실리콘에피택셜층을 평탄화시켜 상기 프러머넌스 활성영역을 형성하는 단계는,
    에치백 또는 CMP 공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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