JPH07112067B2 - 半導体装置 - Google Patents
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- JPH07112067B2 JPH07112067B2 JP2014032A JP1403290A JPH07112067B2 JP H07112067 B2 JPH07112067 B2 JP H07112067B2 JP 2014032 A JP2014032 A JP 2014032A JP 1403290 A JP1403290 A JP 1403290A JP H07112067 B2 JPH07112067 B2 JP H07112067B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係わり、
特に基板上に突出した柱状領域、あるいは溝を彫ること
で選択的に柱状領域を形成し、この柱状領域の側壁にゲ
ート電極を形成して平面方向の集積度の向上を図ったFE
Tを備する半導体装置に関する。
特に基板上に突出した柱状領域、あるいは溝を彫ること
で選択的に柱状領域を形成し、この柱状領域の側壁にゲ
ート電極を形成して平面方向の集積度の向上を図ったFE
Tを備する半導体装置に関する。
（従来の技術） 従来のMOSトランジスタの構造を第８図および第９図に
示す。
示す。
第８図は、従来のMOSトランジスタの断面図であり、第
９図は、上記断面をＤ−Ｄ′線に有するMOSトランジス
タの平面図である。
９図は、上記断面をＤ−Ｄ′線に有するMOSトランジス
タの平面図である。
第８図（図中のMOSトランジスタは、例えばｎチャネル
型である）に示すように、ｐ型基板101表面には素子分
離領域102が形成され、これによって分離された素子領
域内には、ｎ型ソース／ドレイン領域103（1031、10
32）が形成されている。ソース／ドレイン領域1031と、
1032との相互間に存在するチャネル領域上には、ゲート
絶縁膜104が形成され、さらにその上部には、ゲート電
極105が形成されている。
型である）に示すように、ｐ型基板101表面には素子分
離領域102が形成され、これによって分離された素子領
域内には、ｎ型ソース／ドレイン領域103（1031、10
32）が形成されている。ソース／ドレイン領域1031と、
1032との相互間に存在するチャネル領域上には、ゲート
絶縁膜104が形成され、さらにその上部には、ゲート電
極105が形成されている。
次に、上記MOSトランジスタを第９図の平面図でみる
と、ゲート電極105の両側には、ソース／ドレイン領域1
03（1031、1032）が形成されている。このとき、ゲート
電極105の幅Ｌをチャネル長、チャネル長方向に直交す
る方向のソース／ドレイン領域103の幅Ｗをチャネル幅
という。
と、ゲート電極105の両側には、ソース／ドレイン領域1
03（1031、1032）が形成されている。このとき、ゲート
電極105の幅Ｌをチャネル長、チャネル長方向に直交す
る方向のソース／ドレイン領域103の幅Ｗをチャネル幅
という。
上記構造のMOSトランジスタの電流駆動能力はIdはVd＞V
G−VTの条件下で、 Id＝（W/2L）×μCOX(VG-VT)2 …（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、COXはゲート絶縁膜容量を表わし、
Vd、VG、VTはそれぞれドレイン電圧、ゲート電圧、ゲー
トしきい値電圧を表わしている。
G−VTの条件下で、 Id＝（W/2L）×μCOX(VG-VT)2 …（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、COXはゲート絶縁膜容量を表わし、
Vd、VG、VTはそれぞれドレイン電圧、ゲート電圧、ゲー
トしきい値電圧を表わしている。
現在、大きい電流駆動能力Idを必要とする高出力MOSト
ランジスタを得るには、（１）式からも分かるように、
ゲート幅Ｗを大きくすることで電流駆動能力Id高める方
法が多く取られている。しかしながら、このような電流
駆動能力Idを高める方法では、ゲート幅Ｗを大きくした
分だけ素子平面面積が増加し、素子微細化の妨げとなっ
ている。
ランジスタを得るには、（１）式からも分かるように、
ゲート幅Ｗを大きくすることで電流駆動能力Id高める方
法が多く取られている。しかしながら、このような電流
駆動能力Idを高める方法では、ゲート幅Ｗを大きくした
分だけ素子平面面積が増加し、素子微細化の妨げとなっ
ている。
参考文献（１）T.Mizuno et al.,Symp.VLSI Tech,Dig.,
P23（1988） （発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、FE
Tの素子平面面積当たりのチャネル幅を増加させて電流
駆動能力を高め、かつ高集積化を図ることができる高出
力FETを具備する半導体装置を提供することを目的とす
る。
P23（1988） （発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、FE
Tの素子平面面積当たりのチャネル幅を増加させて電流
駆動能力を高め、かつ高集積化を図ることができる高出
力FETを具備する半導体装置を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、半導体基板と、前記半導体基
板に設けられ、前記半導体基板と同一導電型で側面を有
する複数の柱状領域と、前記各柱状領域の側面に絶縁膜
を介在して設けられたゲート電極と、前記各柱状領域の
相互間に位置する前記半導体基板内に設けられ、前記半
導体基板と逆導電型の第１の不純物領域と、前記各柱状
領域の先端内に設けられ、前記半導体基板と逆導電型の
第２の不純物領域とを具備し、前記各柱状領域は前記半
導体基板の行方向、列方向に配置され、隣接する列に配
置された各柱状領域は千鳥配置とされ、各列の相互間隔
をｅ、前記ゲート電極の厚みをｆ、各列に配置された柱
状領域の相互間隔をｄとした場合、これらの関係がｄ＞
2f≧ｅに設定されていることを特徴とする。
板に設けられ、前記半導体基板と同一導電型で側面を有
する複数の柱状領域と、前記各柱状領域の側面に絶縁膜
を介在して設けられたゲート電極と、前記各柱状領域の
相互間に位置する前記半導体基板内に設けられ、前記半
導体基板と逆導電型の第１の不純物領域と、前記各柱状
領域の先端内に設けられ、前記半導体基板と逆導電型の
第２の不純物領域とを具備し、前記各柱状領域は前記半
導体基板の行方向、列方向に配置され、隣接する列に配
置された各柱状領域は千鳥配置とされ、各列の相互間隔
をｅ、前記ゲート電極の厚みをｆ、各列に配置された柱
状領域の相互間隔をｄとした場合、これらの関係がｄ＞
2f≧ｅに設定されていることを特徴とする。
（作用） すなわち、この発明は、半導体基板に複数の柱状領域を
千鳥状に配置し、各柱状領域の側面に絶縁膜を介在して
ゲート電極を設けるとともに、各柱状領域の相互間に位
置する半導体基板内に半導体基板と逆導電型の第１の不
純物領域を設け、各柱状領域の先端内に半導体基板と逆
導電型の第２の不純物領域を設け、各列の相互間隔を
ｅ、前記ゲート電極の厚みをｆ、各列に配置された柱状
領域の相互間隔をｄとした場合、これらの関係をｄ＞2f
≧ｅに設定している。したがって、各柱状領域に設けら
れたゲート電極を連続することができるため、ゲート幅
を増大することができ、電流駆動能力の大きなトランジ
スタを形成することができる。しかも、上記関係式を満
足する構成とすることにより、ゲート電流を自己整合的
に形成することができるとともに、４つの柱状領域の相
互間に第１の不純物領域と対応するコンタクト孔を自己
整合的に形成することができ、製造を容易化することが
できる。
千鳥状に配置し、各柱状領域の側面に絶縁膜を介在して
ゲート電極を設けるとともに、各柱状領域の相互間に位
置する半導体基板内に半導体基板と逆導電型の第１の不
純物領域を設け、各柱状領域の先端内に半導体基板と逆
導電型の第２の不純物領域を設け、各列の相互間隔を
ｅ、前記ゲート電極の厚みをｆ、各列に配置された柱状
領域の相互間隔をｄとした場合、これらの関係をｄ＞2f
≧ｅに設定している。したがって、各柱状領域に設けら
れたゲート電極を連続することができるため、ゲート幅
を増大することができ、電流駆動能力の大きなトランジ
スタを形成することができる。しかも、上記関係式を満
足する構成とすることにより、ゲート電流を自己整合的
に形成することができるとともに、４つの柱状領域の相
互間に第１の不純物領域と対応するコンタクト孔を自己
整合的に形成することができ、製造を容易化することが
できる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置を、その製造方法とともに説明する。
体装置を、その製造方法とともに説明する。
第１図（ａ）ないし第１図（ｃ）は、この発明の第１の
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタを製造工程順に示した平面図で、第２図（ａ）な
いし第２図（ｃ）は、第１図（ａ）ないし第１図（ｃ）
中のＡ−Ａ′線に沿った断面図である。
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタを製造工程順に示した平面図で、第２図（ａ）な
いし第２図（ｃ）は、第１図（ａ）ないし第１図（ｃ）
中のＡ−Ａ′線に沿った断面図である。
この第１の実施例にかかる高出力MOSトランジスタをそ
の製造工程に従って説明すると、まず、第１図（ａ）お
よび第２図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分離領域２を形成
し、素子分離を行なう。次いで、例えば公知であるSEG
（Selectiv Epitaxial Growth:選択的気相成長法）法よ
り、基板１の素子領域上に、基板１主面よりも突出した
柱状領域31〜37（以後、柱状領域31〜37と称す）を、そ
れぞれ列状に配置されるよう形成する。同図では、柱状
領域31と32とが列をなし、同様に、柱状領域33〜35、お
よび柱状領域36と37とが列をなしている。また、柱状領
域33〜35からなる列と、柱状領域31および32からなる
列、並びに柱状領域36および37からなる列とは、互いに
千鳥配置になっている。
の製造工程に従って説明すると、まず、第１図（ａ）お
よび第２図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分離領域２を形成
し、素子分離を行なう。次いで、例えば公知であるSEG
（Selectiv Epitaxial Growth:選択的気相成長法）法よ
り、基板１の素子領域上に、基板１主面よりも突出した
柱状領域31〜37（以後、柱状領域31〜37と称す）を、そ
れぞれ列状に配置されるよう形成する。同図では、柱状
領域31と32とが列をなし、同様に、柱状領域33〜35、お
よび柱状領域36と37とが列をなしている。また、柱状領
域33〜35からなる列と、柱状領域31および32からなる
列、並びに柱状領域36および37からなる列とは、互いに
千鳥配置になっている。
次に、第１図（ｂ）および第２図（ｂ）に示すように、
柱状領域31〜37の表面も含む素子領域表面に、例えば熱
酸化法により、ゲート絶縁膜４となる熱酸化膜を形成す
る。次いで、全面に、例えばCVD法により、ゲート電極
５となるポリシリコン層を堆積形成する。次いで、例え
ば異方性エッチングであるR1E法により、ポリシリコン
層を、その膜厚程度エッチングすることによって柱状領
域31〜37の側面に残置させ、ゲート電極５を形成する。
このとき、形成されたゲート電極５は、柱状領域31〜37
の相互間を全て網羅しており、素子領域内では１つのゲ
ート電極５として機能する。ここで、ゲート電極５を上
記形状に形成する方法について、第３図を参照して説明
する。第３図は、第１図（ｂ）の状態にある装置を模式
的に示した平面図である。まず、上記柱状領域31〜37の
具体的な数値の一例を示すと、長手方向の寸法ａは約1.
4μｍ、これに直交する方向の寸法ｂは0.5μｍである。
そして柱状領域31〜37の表面に形成されるゲート絶縁膜
（第３図では図示せず）４の膜厚は約100Å、さらに形
成されるゲート電極の膜厚ｆは0.3μｍである。これら
の数値を踏まえ、柱状領域31〜37の具体的な配置の一例
について述べる。
柱状領域31〜37の表面も含む素子領域表面に、例えば熱
酸化法により、ゲート絶縁膜４となる熱酸化膜を形成す
る。次いで、全面に、例えばCVD法により、ゲート電極
５となるポリシリコン層を堆積形成する。次いで、例え
ば異方性エッチングであるR1E法により、ポリシリコン
層を、その膜厚程度エッチングすることによって柱状領
域31〜37の側面に残置させ、ゲート電極５を形成する。
このとき、形成されたゲート電極５は、柱状領域31〜37
の相互間を全て網羅しており、素子領域内では１つのゲ
ート電極５として機能する。ここで、ゲート電極５を上
記形状に形成する方法について、第３図を参照して説明
する。第３図は、第１図（ｂ）の状態にある装置を模式
的に示した平面図である。まず、上記柱状領域31〜37の
具体的な数値の一例を示すと、長手方向の寸法ａは約1.
4μｍ、これに直交する方向の寸法ｂは0.5μｍである。
そして柱状領域31〜37の表面に形成されるゲート絶縁膜
（第３図では図示せず）４の膜厚は約100Å、さらに形
成されるゲート電極の膜厚ｆは0.3μｍである。これら
の数値を踏まえ、柱状領域31〜37の具体的な配置の一例
について述べる。
まず最初に柱状領域33〜35からなる列と、柱状領域31お
よび32からなる列、並びに柱状領域36および37からなる
列との間隔ｅの寸法は、この間隔内をゲート電極５で埋
め尽くすとすれば、ゲート電極５の膜厚ｆの少なくとも
２倍以下に設定すれば良い。上記数値例によれば、ゲー
ト電極５の膜厚ｆは0.3μｍであるので、間隔ｅは0.6μ
ｍ以下とすれば良い。ここで、ゲート電極５に充分な膜
厚、特に柱状領域と柱状領域との間の底部における膜厚
を充分とするために若干の余裕を見て間隔ｅは、例えば
0.5μｍ程度とする。次に、４つの柱状領域に囲まれた
領域（例えば31、33、34、36、にそれぞれ囲まれた領
域）に寸法ｇの開孔部を形成するには、列状に配置され
ている柱状領域と柱状領域との間隔ｄ（例えば34と35と
の間隔）を、今度はゲート電極５の膜厚ｆの少なくとも
２倍以上に設定すれば良い。ゲート電極５の膜厚ｆは0.
3μｍであるので、例えば間隔ｄを1.0μｍとした場合
に、開孔部の寸法ｇは、 1.0−（0.3＋0.3）＝0.4μｍ 大体0.4μｍ程度となる（ここで、ゲート絶縁膜の膜厚
は非常に薄いので無視している）。また、1.0μｍの間
隔ｄを設けるためには、柱状領域と柱状領域とのオーバ
ーラップｃ（例えば31と34とのオーバーラップ）は、柱
状領域の長手方向の寸法ａが1.4μｍであるので、 （1.4−1.0）/2＝0.2μｍ 大体0.2μｍ程度となる。このオーバーラップｃが存在
し、かつ上記間隔ｅがゲート電極５の膜厚の２倍以下と
されていることで、柱状領域と柱状領域との間隔内をゲ
ート電極５で埋め尽くすることができ、列状に配置され
ている柱状領域31〜37の相互間を１つのゲート電極５で
網羅、連結することができる。
よび32からなる列、並びに柱状領域36および37からなる
列との間隔ｅの寸法は、この間隔内をゲート電極５で埋
め尽くすとすれば、ゲート電極５の膜厚ｆの少なくとも
２倍以下に設定すれば良い。上記数値例によれば、ゲー
ト電極５の膜厚ｆは0.3μｍであるので、間隔ｅは0.6μ
ｍ以下とすれば良い。ここで、ゲート電極５に充分な膜
厚、特に柱状領域と柱状領域との間の底部における膜厚
を充分とするために若干の余裕を見て間隔ｅは、例えば
0.5μｍ程度とする。次に、４つの柱状領域に囲まれた
領域（例えば31、33、34、36、にそれぞれ囲まれた領
域）に寸法ｇの開孔部を形成するには、列状に配置され
ている柱状領域と柱状領域との間隔ｄ（例えば34と35と
の間隔）を、今度はゲート電極５の膜厚ｆの少なくとも
２倍以上に設定すれば良い。ゲート電極５の膜厚ｆは0.
3μｍであるので、例えば間隔ｄを1.0μｍとした場合
に、開孔部の寸法ｇは、 1.0−（0.3＋0.3）＝0.4μｍ 大体0.4μｍ程度となる（ここで、ゲート絶縁膜の膜厚
は非常に薄いので無視している）。また、1.0μｍの間
隔ｄを設けるためには、柱状領域と柱状領域とのオーバ
ーラップｃ（例えば31と34とのオーバーラップ）は、柱
状領域の長手方向の寸法ａが1.4μｍであるので、 （1.4−1.0）/2＝0.2μｍ 大体0.2μｍ程度となる。このオーバーラップｃが存在
し、かつ上記間隔ｅがゲート電極５の膜厚の２倍以下と
されていることで、柱状領域と柱状領域との間隔内をゲ
ート電極５で埋め尽くすることができ、列状に配置され
ている柱状領域31〜37の相互間を１つのゲート電極５で
網羅、連結することができる。
尚、第１図（ｂ）に図示するように素子分離領域２上に
存在するポリシリコン層には、所定のマスク（例えばホ
トレジスト）をかけておき、コンタクト領域５′を形成
しても良い。
存在するポリシリコン層には、所定のマスク（例えばホ
トレジスト）をかけておき、コンタクト領域５′を形成
しても良い。
次いで、第１図（ｂ）および第２図（ｂ）に説明を戻す
と、ゲート電極５および素子分離領域２をマスクにし
て、基板１と反対導電型のｎ型不純物、例えばヒ素をイ
オン注入することによって、ソース／ドレイン拡散層6
a、6bを、それぞれ基板１内と、柱状領域31〜37内、特
にこれの先端部とに形成する。
と、ゲート電極５および素子分離領域２をマスクにし
て、基板１と反対導電型のｎ型不純物、例えばヒ素をイ
オン注入することによって、ソース／ドレイン拡散層6
a、6bを、それぞれ基板１内と、柱状領域31〜37内、特
にこれの先端部とに形成する。
次に、第１図（ｃ）および第２図（ｃ）に示すように、
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度異方性エッ
チング（例えばRIE）することによって、柱状領域31〜3
7の側壁に残す。これによって、ゲート電極５は他の導
電性の領域との絶縁が果たされると共に、基板１表面お
よび柱状領域31〜37表面を露出させれば、自己整合的に
コンタクト孔が開孔されたことになる。図中の８は、自
己整合的に開孔された微細なコンタクト孔の代表的な例
をである。
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度異方性エッ
チング（例えばRIE）することによって、柱状領域31〜3
7の側壁に残す。これによって、ゲート電極５は他の導
電性の領域との絶縁が果たされると共に、基板１表面お
よび柱状領域31〜37表面を露出させれば、自己整合的に
コンタクト孔が開孔されたことになる。図中の８は、自
己整合的に開孔された微細なコンタクト孔の代表的な例
をである。
この後、図示しないが、CVD酸化膜７に対して、ゲート
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第１の実施例にか
かる高出力MOSトランジスタが形成される。
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第１の実施例にか
かる高出力MOSトランジスタが形成される。
このような第１の実施例にかかる高出力MOSトランジス
タによれば、複数存在する柱状領域３の側面がチャネル
領域となる。柱状領域３の一つ当たりのチャネル幅Ｗ
は、第３図を参照すると、 Ｗ＝２（ａ＋ｂ） となる。本発明では、一つの素子領域に、柱状領域３が
複数存在している。例えば柱状領域３の数をｎ個とする
と、一つの素子当たりのチャネル幅Ｗは、 Ｗ＝2n（ａ＋ｂ） となる。
タによれば、複数存在する柱状領域３の側面がチャネル
領域となる。柱状領域３の一つ当たりのチャネル幅Ｗ
は、第３図を参照すると、 Ｗ＝２（ａ＋ｂ） となる。本発明では、一つの素子領域に、柱状領域３が
複数存在している。例えば柱状領域３の数をｎ個とする
と、一つの素子当たりのチャネル幅Ｗは、 Ｗ＝2n（ａ＋ｂ） となる。
しかも、この発明では、柱状領域３同士の間隔（最小距
離）ｅを、ゲート電極５の膜厚ｆの２倍以下、かつ柱状
領域同士にオーバーラップｃを存在させることにより、
一つのゲート電極５によって、複数存在する柱状領域３
の相互間を全て網羅、連結できる。
離）ｅを、ゲート電極５の膜厚ｆの２倍以下、かつ柱状
領域同士にオーバーラップｃを存在させることにより、
一つのゲート電極５によって、複数存在する柱状領域３
の相互間を全て網羅、連結できる。
また、柱状領域３の短編（最小幅寸法）ｂと、ゲート空
乏層の幅xjとの間で ｂ≦2xj の関係を満足させることで、上記した参考文献（１）に
あるように、ゲートバイアスによって、より高い駆動能
力が期待でき、小さい素子平面面積で、大きな電流駆動
能力を持つ高出力MOSトランジスタが得られるようにな
る。
乏層の幅xjとの間で ｂ≦2xj の関係を満足させることで、上記した参考文献（１）に
あるように、ゲートバイアスによって、より高い駆動能
力が期待でき、小さい素子平面面積で、大きな電流駆動
能力を持つ高出力MOSトランジスタが得られるようにな
る。
尚、上記実施例中での配線となる導電層（図示せず）の
形成に際し、１層の導電層による配線形成に困難がある
場合、例えばソース配線と、ドレイン配線とが交差短絡
する恐れがある場合には、２層目の導電層をさらに形成
して、いわゆる多層構造配線としても構わない。
形成に際し、１層の導電層による配線形成に困難がある
場合、例えばソース配線と、ドレイン配線とが交差短絡
する恐れがある場合には、２層目の導電層をさらに形成
して、いわゆる多層構造配線としても構わない。
このように多層構造配線としても、この発明の趣旨、す
なわちMOSトランジスタの素子平面面積当たりのチャネ
ル幅を増加させて電流駆動能力を高め、高出力MOSトラ
ンジスタの高集積化を可能とするという趣旨を逸脱する
範囲ではない。
なわちMOSトランジスタの素子平面面積当たりのチャネ
ル幅を増加させて電流駆動能力を高め、高出力MOSトラ
ンジスタの高集積化を可能とするという趣旨を逸脱する
範囲ではない。
次に、第４図（ａ）ないし第４図（ｃ）、および第５図
（ａ）ないし第５図（ｃ）を参照してこの発明の第２の
実施例について説明する。
（ａ）ないし第５図（ｃ）を参照してこの発明の第２の
実施例について説明する。
第４図（ａ）ないし第４図（ｃ）は、この発明の第２の
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタを製造工程順に示した平面図で、第５図（ａ）な
いし第５図（ｃ）は、第４図（ａ）ないし第４図（ｃ）
中のＢ−Ｂ′線に沿った断面図である。また、各参照す
る符号は、第１の実施例で参照した第１図（ａ）ないし
第１図（ｃ）等と対応している。
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタを製造工程順に示した平面図で、第５図（ａ）な
いし第５図（ｃ）は、第４図（ａ）ないし第４図（ｃ）
中のＢ−Ｂ′線に沿った断面図である。また、各参照す
る符号は、第１の実施例で参照した第１図（ａ）ないし
第１図（ｃ）等と対応している。
この第２の実施例にかかる高出力MOSトランジスタをそ
の製造工程に従って説明すると、まず、第４図（ａ）お
よび第５図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分子領域２を形成
し、素子分離を行なう。次いで、例えばホトレジストを
用いた写真蝕刻法により、基板１に対して溝部９を形成
する。このとき、選択的に基板１を残しておくことによ
って、溝部９の底部から突出した柱状領域38〜314を、
それぞれ列状に配置されるように形成する。同図では、
柱状領域38と39とが列をなし、同様に、柱状領域310〜3
12、および柱状領域313と314とが列をなしている。ま
た、柱状領域310〜312からなる列と、柱状領域38および
39からなる列、並びに柱状領域313および314からなる列
とは、互いに千鳥配置になっている。
の製造工程に従って説明すると、まず、第４図（ａ）お
よび第５図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分子領域２を形成
し、素子分離を行なう。次いで、例えばホトレジストを
用いた写真蝕刻法により、基板１に対して溝部９を形成
する。このとき、選択的に基板１を残しておくことによ
って、溝部９の底部から突出した柱状領域38〜314を、
それぞれ列状に配置されるように形成する。同図では、
柱状領域38と39とが列をなし、同様に、柱状領域310〜3
12、および柱状領域313と314とが列をなしている。ま
た、柱状領域310〜312からなる列と、柱状領域38および
39からなる列、並びに柱状領域313および314からなる列
とは、互いに千鳥配置になっている。
次に、第４図（ｂ）および第５図（ｂ）に示すように、
柱状領域38〜314の表面も含む素子領域表面に、例えば
熱酸化法により、ゲート絶縁膜４となる熱酸化膜を形成
する。次いで、全面に、例えばCVD法により、ゲート電
極５となるポリシリコン層を堆積形成する。次いで、例
えば異方性エッチングであるRIE方により、ポリシリコ
ン層を、その膜厚程度エッチングすることによって柱状
領域38〜314の側壁と、溝部９によって形成される基板
１の側壁とに残置させ、ゲート電極５を形成する。この
とき、形成されたゲート電極５は、柱状領域38〜3
14と、基板１とを全て網羅しており、素子領域内では１
つのゲート電極５として機能する。また、この第２の実
施例でも、第１の実施例同様、柱状領域と柱状領域との
間は、ゲート電極５で埋め尽くされている。このような
ゲート電極５の形成方法は、第１の実施例で説明した方
法と同様である。尚、第４図（ｂ）に図示するように素
子分離領域２上に存在するポリシリコン層には、所定の
マスク（例えばホトレジスト）をかけておき、コンタク
ト領域５′を形成しても良い。次いで、ゲート電極５お
よび素子分離領域２をマスクにして、基板１と反対導電
型のｎ型不純物、例えばヒ素をイオン注入することによ
って、ソース／ドレイン拡散層6a、6bを、それぞれ基板
１内（溝部９の底面を含む）と、柱状領域38〜314内、
特にこれの先端部とに形成する。
柱状領域38〜314の表面も含む素子領域表面に、例えば
熱酸化法により、ゲート絶縁膜４となる熱酸化膜を形成
する。次いで、全面に、例えばCVD法により、ゲート電
極５となるポリシリコン層を堆積形成する。次いで、例
えば異方性エッチングであるRIE方により、ポリシリコ
ン層を、その膜厚程度エッチングすることによって柱状
領域38〜314の側壁と、溝部９によって形成される基板
１の側壁とに残置させ、ゲート電極５を形成する。この
とき、形成されたゲート電極５は、柱状領域38〜3
14と、基板１とを全て網羅しており、素子領域内では１
つのゲート電極５として機能する。また、この第２の実
施例でも、第１の実施例同様、柱状領域と柱状領域との
間は、ゲート電極５で埋め尽くされている。このような
ゲート電極５の形成方法は、第１の実施例で説明した方
法と同様である。尚、第４図（ｂ）に図示するように素
子分離領域２上に存在するポリシリコン層には、所定の
マスク（例えばホトレジスト）をかけておき、コンタク
ト領域５′を形成しても良い。次いで、ゲート電極５お
よび素子分離領域２をマスクにして、基板１と反対導電
型のｎ型不純物、例えばヒ素をイオン注入することによ
って、ソース／ドレイン拡散層6a、6bを、それぞれ基板
１内（溝部９の底面を含む）と、柱状領域38〜314内、
特にこれの先端部とに形成する。
次に、第４図（ｃ）および第５図（ｃ）に示すように、
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度異方性エッ
チング（例えばRIE）することによって、柱状領域38〜3
14の側壁と、溝部９によって形成される基板１の側壁に
残す。また、このとき、基板１上から素子分離領域２上
にかけて存在するゲート電極５には、例えばホトレジス
トからなるマスクをかけておき、ゲート電極５が露出し
ないようにCVD酸化膜７で覆っておく。これによって、
ゲート電極５は他の導電性の領域との絶縁が果たされる
と共に、基板１表面および柱状領域38〜314表面を露出
させれば、自己整合的にコンタクト孔が開孔されたこと
になる。図中の８は、自己整合的に開孔された微細なコ
ンタクト孔の代表的な例をである。
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度異方性エッ
チング（例えばRIE）することによって、柱状領域38〜3
14の側壁と、溝部９によって形成される基板１の側壁に
残す。また、このとき、基板１上から素子分離領域２上
にかけて存在するゲート電極５には、例えばホトレジス
トからなるマスクをかけておき、ゲート電極５が露出し
ないようにCVD酸化膜７で覆っておく。これによって、
ゲート電極５は他の導電性の領域との絶縁が果たされる
と共に、基板１表面および柱状領域38〜314表面を露出
させれば、自己整合的にコンタクト孔が開孔されたこと
になる。図中の８は、自己整合的に開孔された微細なコ
ンタクト孔の代表的な例をである。
この後、図示しないが、CVD酸化膜７に対して、ゲート
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第２の実施例にか
かる高出力MOSトランジスタが形成される。
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第２の実施例にか
かる高出力MOSトランジスタが形成される。
このような第２の実施例にかかる高出力MOSトランジス
タでも、第１の実施例同様、小さい素子平面面積で、大
きな電流駆動能力を持つ高出力MOSトランジスタが得ら
れるようになる。
タでも、第１の実施例同様、小さい素子平面面積で、大
きな電流駆動能力を持つ高出力MOSトランジスタが得ら
れるようになる。
以上、説明した第２の実施例では、溝部９によって形成
される基板１の側壁がフラットなものになっている。そ
こで、この基板１の側壁を利用し、側壁に対して柱状領
域と対応する形状の部分を形成すれば、いっそうのチャ
ネル幅Ｗの増加、すなわちいっそうの電流駆動能力の向
上を図ることが可能である。以下、そのような実施例に
ついて説明する。
される基板１の側壁がフラットなものになっている。そ
こで、この基板１の側壁を利用し、側壁に対して柱状領
域と対応する形状の部分を形成すれば、いっそうのチャ
ネル幅Ｗの増加、すなわちいっそうの電流駆動能力の向
上を図ることが可能である。以下、そのような実施例に
ついて説明する。
第６図（ａ）ないし第６図（ｃ）は、この発明の第３の
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタの構造を製造工程順に示した平面図で、第７図
（ａ）ないし第７図（ｃ）は、第６図（ａ）ないし第６
図（ｃ）中のＣ−Ｃ′線に沿った断面図である。また、
各参照する符号は、第１の実施例で参照した第１図
（ａ）ないし第１図（ｃ）等と対応している。
実施例に係わる半導体装置が具備する高出力MOSトラン
ジスタの構造を製造工程順に示した平面図で、第７図
（ａ）ないし第７図（ｃ）は、第６図（ａ）ないし第６
図（ｃ）中のＣ−Ｃ′線に沿った断面図である。また、
各参照する符号は、第１の実施例で参照した第１図
（ａ）ないし第１図（ｃ）等と対応している。
この第３の実施例にかかる高出力MOSトランジスタをそ
の製造工程に従って説明すると、まず、第６図（ａ）お
よび第７図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分離領域２を形成
し、素子分離を行なう。次いで、例えばホトレジストを
用いた写真蝕刻法により、基板１に対して溝部９を形成
する。このとき、選択的に基板１を残しておくことによ
って、溝部９の底部から突出した柱状領域315〜327を、
それぞれ列状に配置されるように形成する。この第３の
実施例の特徴としては、上述したように溝部９によって
形成される基板１の側壁にも、柱状領域と対応する形状
の部分を形成することで、いっそうのチャネル幅Ｗの増
加を図っている点にある。この柱状領域と対応する形状
の部分は、同図によると、柱状領域315〜317および335
〜327となっている（これらの柱状領域と対応する部分
も柱状領域として扱い記述する）。これらの柱状領域3
15〜317、柱状領域335〜327は列をなしており、同様
に、柱状領域318と319、柱状領域320〜322、および柱状
領域323と324とが列をなしている。かつ、柱状領域310
〜312からなる列、柱状領域315〜317からなる列、柱状
領域335〜327からなる列と、柱状領域318と319からなる
列、並びに柱状領域323と324からなる列とは、互いに千
鳥配置になっている。
の製造工程に従って説明すると、まず、第６図（ａ）お
よび第７図（ａ）に示すように、例えばｐ型基板１の表
面に、例えばLOCOS法により、素子分離領域２を形成
し、素子分離を行なう。次いで、例えばホトレジストを
用いた写真蝕刻法により、基板１に対して溝部９を形成
する。このとき、選択的に基板１を残しておくことによ
って、溝部９の底部から突出した柱状領域315〜327を、
それぞれ列状に配置されるように形成する。この第３の
実施例の特徴としては、上述したように溝部９によって
形成される基板１の側壁にも、柱状領域と対応する形状
の部分を形成することで、いっそうのチャネル幅Ｗの増
加を図っている点にある。この柱状領域と対応する形状
の部分は、同図によると、柱状領域315〜317および335
〜327となっている（これらの柱状領域と対応する部分
も柱状領域として扱い記述する）。これらの柱状領域3
15〜317、柱状領域335〜327は列をなしており、同様
に、柱状領域318と319、柱状領域320〜322、および柱状
領域323と324とが列をなしている。かつ、柱状領域310
〜312からなる列、柱状領域315〜317からなる列、柱状
領域335〜327からなる列と、柱状領域318と319からなる
列、並びに柱状領域323と324からなる列とは、互いに千
鳥配置になっている。
次に、第６図（ｂ）および第７図（ｂ）に示すように、
柱状領域315〜327の表面も含む素子領域表面に、例えば
熱酸化法により、ゲート絶縁膜４となる熱酸化膜を形成
する。次いで、全面に、例えばCVD法により、ゲート電
極５となるポリシリコン層を堆積形成する。次いで、例
えば異方性エッチングであるRIE法により、ポリシリコ
ン層を、その膜厚程度エッチングすることによって柱状
領域315〜327の側壁に残置させ、ゲート電極５を形成す
る。このとき、形成されたゲート電極５は、柱状領域3
15〜327を全て網羅しており、素子領域内では１つのゲ
ート電極５として機能する。また、この第３の実施例で
も、第１、第２の実施例同様、柱状領域と柱状領域との
間は、ゲート電極５で埋め尽くされている。このような
ゲート電極５は、第１の実施例で説明した方法と同様の
考え方で形成できるものである。尚、第６図（ｂ）に図
示するように素子分離領域２上に存在するポリシリコン
層には、所定のマスク（例えばホトレジスト）をかけて
おき、コンタクト領域５′を形成しても良い。例えば、
ゲート電極５および素子分離領域２をマスクにして、基
板１を反対導電型のｎ型不純物、例えばヒ素をイオン注
入することによって、ソース／ドレイン拡散層6a、6b
を、それぞれ基板１内（溝部９の底面を含む）と、柱状
領域315〜327内、特にこれの先端部とに形成する。
柱状領域315〜327の表面も含む素子領域表面に、例えば
熱酸化法により、ゲート絶縁膜４となる熱酸化膜を形成
する。次いで、全面に、例えばCVD法により、ゲート電
極５となるポリシリコン層を堆積形成する。次いで、例
えば異方性エッチングであるRIE法により、ポリシリコ
ン層を、その膜厚程度エッチングすることによって柱状
領域315〜327の側壁に残置させ、ゲート電極５を形成す
る。このとき、形成されたゲート電極５は、柱状領域3
15〜327を全て網羅しており、素子領域内では１つのゲ
ート電極５として機能する。また、この第３の実施例で
も、第１、第２の実施例同様、柱状領域と柱状領域との
間は、ゲート電極５で埋め尽くされている。このような
ゲート電極５は、第１の実施例で説明した方法と同様の
考え方で形成できるものである。尚、第６図（ｂ）に図
示するように素子分離領域２上に存在するポリシリコン
層には、所定のマスク（例えばホトレジスト）をかけて
おき、コンタクト領域５′を形成しても良い。例えば、
ゲート電極５および素子分離領域２をマスクにして、基
板１を反対導電型のｎ型不純物、例えばヒ素をイオン注
入することによって、ソース／ドレイン拡散層6a、6b
を、それぞれ基板１内（溝部９の底面を含む）と、柱状
領域315〜327内、特にこれの先端部とに形成する。
次に、第６図（ｃ）および第７図（ｃ）に示すように、
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度、異方性エ
ッチング（例えばRIE）することによって、柱状領域315
〜327の側壁に残す。また、このとき、基板１上から素
子分離領域２上にかけて存在するゲート電極５には、例
えばホトレジストからなるマスクをかけておき、ゲート
電極５が露出しないようにCVD酸化膜７で覆っておく。
これによって、ゲート電極５は他の導電性の領域との絶
縁が果たされると共に、基板１表面および柱状領域38〜
314表面を露出させれば、自己整合的にコンタクト孔が
開孔されたことになる。図中の８は、自己整合的に開孔
された微細なコンタクト孔を示す。
全面に、例えばCVD法により、CVD酸化膜７を形成する。
次いで、このCVD酸化膜７を、その膜厚程度、異方性エ
ッチング（例えばRIE）することによって、柱状領域315
〜327の側壁に残す。また、このとき、基板１上から素
子分離領域２上にかけて存在するゲート電極５には、例
えばホトレジストからなるマスクをかけておき、ゲート
電極５が露出しないようにCVD酸化膜７で覆っておく。
これによって、ゲート電極５は他の導電性の領域との絶
縁が果たされると共に、基板１表面および柱状領域38〜
314表面を露出させれば、自己整合的にコンタクト孔が
開孔されたことになる。図中の８は、自己整合的に開孔
された微細なコンタクト孔を示す。
この後、図示しないが、CVD酸化膜７に対して、ゲート
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第３の実施例にか
かる高出力MOSトランジスタが形成される。
電極５のコンタクト領域５′に通じるコンタクト孔（図
示せず）を開孔する。次いで、ソース／ドレイン拡散層
6aおよび6bに対してコンタクトする導電層を形成し、こ
れを所定の配線パターンにパターニングし、全面を表面
保護膜で覆うことによってこの発明の第３の実施例にか
かる高出力MOSトランジスタが形成される。
このような第３の実施例にかかる高出力MOSトランジス
タでも、第１、第２の実施例同様、小さい素子平面面積
で、大きな電流駆動能力を持つ高出力MOSトランジスタ
が得られるようになる。
タでも、第１、第２の実施例同様、小さい素子平面面積
で、大きな電流駆動能力を持つ高出力MOSトランジスタ
が得られるようになる。
以上、説明した第１〜第３の実施例では、ソース／ドレ
イン拡散層6a、6bに対するコンタクト孔の形成を自己整
合的に行なった。しかしコンタクト孔の開孔は、何も自
己整合的に形成する方法に限られることはなく、ホトレ
ジストを用いた写真蝕刻法、いわゆるマスク合わせで行
なっても良い。
イン拡散層6a、6bに対するコンタクト孔の形成を自己整
合的に行なった。しかしコンタクト孔の開孔は、何も自
己整合的に形成する方法に限られることはなく、ホトレ
ジストを用いた写真蝕刻法、いわゆるマスク合わせで行
なっても良い。
以下、そのようなコンタクト孔の開孔をマスク合わせで
行なう方法の一例を、第３の実施例の装置を基にして説
明する。
行なう方法の一例を、第３の実施例の装置を基にして説
明する。
第６図（ｄ）ないし第６図（ｅ）は、マスク合わせによ
る方法の一例を。製造工程順に示した平面図、第７図
（ｄ）ないし第７図（ｅ）は、第６図（ｄ）ないし第６
図（ｃ）中のＣ−Ｃ′線に沿った断面図である。
る方法の一例を。製造工程順に示した平面図、第７図
（ｄ）ないし第７図（ｅ）は、第６図（ｄ）ないし第６
図（ｃ）中のＣ−Ｃ′線に沿った断面図である。
まず、第６図（ｄ）および第７図（ｄ）に示すように、
第６図（ａ）ないし第６図（ｂ）、および第７図（ａ）
ないし第７図（ｂ）までの工程と同様の方法で形成され
た装置全面に対して、例えばCVD法により、CVD酸化膜７
を形成する。次いで、このCVD酸化膜７に対して、ホト
レジストを用いた写真蝕刻法により、ソース／ドレイン
拡散層6aに通じるコンタクト孔９と、ソース／ドレイン
拡散層6bに通じるコンタクト孔10を開孔する。このコン
タクト孔９および10は、それぞれ整列配置されて開孔さ
れ、さらにコンタクト孔９と、10とが交互に配置されて
いる。このコンタクト孔９と、10との配置を見てみる
と、斜めの方向で、コンタクト孔９が一つの直線に、同
様にコンタクト孔10も一つの直線に並ぶことが分かる。
このように、整列配置させてコンタクト孔９および10を
開孔し、コンタクト孔９が直線、コンタクト孔10が一直
線上にのるように並ばせることで、後のソース／ドレイ
ン配線を形成する際に、配線の形成が簡単なものにな
る。このとき、図示しないが、ゲート電極５のコンタク
ト領域５′に通じるコンタクト孔を開孔しても良い。
第６図（ａ）ないし第６図（ｂ）、および第７図（ａ）
ないし第７図（ｂ）までの工程と同様の方法で形成され
た装置全面に対して、例えばCVD法により、CVD酸化膜７
を形成する。次いで、このCVD酸化膜７に対して、ホト
レジストを用いた写真蝕刻法により、ソース／ドレイン
拡散層6aに通じるコンタクト孔９と、ソース／ドレイン
拡散層6bに通じるコンタクト孔10を開孔する。このコン
タクト孔９および10は、それぞれ整列配置されて開孔さ
れ、さらにコンタクト孔９と、10とが交互に配置されて
いる。このコンタクト孔９と、10との配置を見てみる
と、斜めの方向で、コンタクト孔９が一つの直線に、同
様にコンタクト孔10も一つの直線に並ぶことが分かる。
このように、整列配置させてコンタクト孔９および10を
開孔し、コンタクト孔９が直線、コンタクト孔10が一直
線上にのるように並ばせることで、後のソース／ドレイ
ン配線を形成する際に、配線の形成が簡単なものにな
る。このとき、図示しないが、ゲート電極５のコンタク
ト領域５′に通じるコンタクト孔を開孔しても良い。
次に、第６図（ｅ）および第７図（ｅ）に示すように、
全面に、例えばスパッタ法により、配線となるアルミニ
ウムを蒸着する。次いで、このアルミニウムを、一直線
上にのってそれぞれ並ぶコンタクト孔９、およびコンタ
クト孔10に沿ってパターニングする。これによって、コ
ンタクト孔９を介して、ソース／ドレイン拡散層6aにコ
ンタクトする配線11、およびコンタクト孔10を介して、
ソース／ドレイン拡散層6bにコンタクトする配線12が、
それぞれ１層の配線層で形成できる。
全面に、例えばスパッタ法により、配線となるアルミニ
ウムを蒸着する。次いで、このアルミニウムを、一直線
上にのってそれぞれ並ぶコンタクト孔９、およびコンタ
クト孔10に沿ってパターニングする。これによって、コ
ンタクト孔９を介して、ソース／ドレイン拡散層6aにコ
ンタクトする配線11、およびコンタクト孔10を介して、
ソース／ドレイン拡散層6bにコンタクトする配線12が、
それぞれ１層の配線層で形成できる。
なお、上記第１ないし第３の実施例において、形成する
FETをMOS型としたが、例えばGaAs基板に形成されるFET
に代表される、NES型のFETとしてもよい。
FETをMOS型としたが、例えばGaAs基板に形成されるFET
に代表される、NES型のFETとしてもよい。
この場合には、もちろんゲート絶縁膜は必要なく、ま
た、GaAs自体半絶縁性であるので、フィールド絶縁膜に
代表される素子分離領域も、必ずしも形成する必要はな
い。
た、GaAs自体半絶縁性であるので、フィールド絶縁膜に
代表される素子分離領域も、必ずしも形成する必要はな
い。
［発明の効果］ 以上説明したように、この発明によれば、FETの素子平
面面積当たりのチャネル幅が増加することで電流駆動能
力が高まり、かつ高集積化を図ることができる高出力FE
Tを具備する半導体装置が提供される。
面面積当たりのチャネル幅が増加することで電流駆動能
力が高まり、かつ高集積化を図ることができる高出力FE
Tを具備する半導体装置が提供される。
第１図（ａ）ないし第１図（ｃ）はこの発明の第１の実
施例に係わる高出力MOSトランジスタを製造工程順に示
した平面図、第２図（ａ）ないし第２図（ｃ）は第１図
（ａ）ないし第１図（ｃ）中のＡ−Ａ′線に沿った断面
図、第３図は柱状領域の配置例を説明する平面図、第４
図（ａ）ないし第４図（ｃ）はこの発明の第２の実施例
に係わる高出力MOSトランジスタを製造工程順に示した
平面図、第５図（ａ）ないし第５図（ｃ）は第４図
（ａ）ないし第４図（ｃ）中のＢ−Ｂ′線に沿った断面
図、第６図（ａ）ないし第６図（ｃ）はこの発明の第３
の実施例に係わる高出力MOSトランジスタを製造工程順
に示した平面図、第７図（ａ）ないし第７図（ｃ）は第
６図（ａ）ないし第６図（ｃ）中のＣ−Ｃ′線に沿った
断面図、第６（ｄ）および第６図（ｅ）はこの発明に係
わる高出力MOSトランジスタのコンタクト孔をマスク合
わせで形成する一例を製造工程順に示した平面図、第７
図（ｄ）および第７図（ｅ）は第６図（ｄ）ないし第６
図（ｅ）中のＣ−Ｃ′線に沿った断面図、第８図は従来
のMOSトランジスタの断面図、第９図は第８図に示すMOS
トランジスタの平面図である。 １…ｐ型半導体基板、２…素子分離領域、３（31〜
327）…柱状領域、４…ゲート絶縁膜、５…ゲート電
極、6a,6b…ソース／ドレイン拡散層、７…CVD酸化膜、
８…コンタクト孔、９…溝部、10,11…コンタクト孔、1
2,13…配線。
施例に係わる高出力MOSトランジスタを製造工程順に示
した平面図、第２図（ａ）ないし第２図（ｃ）は第１図
（ａ）ないし第１図（ｃ）中のＡ−Ａ′線に沿った断面
図、第３図は柱状領域の配置例を説明する平面図、第４
図（ａ）ないし第４図（ｃ）はこの発明の第２の実施例
に係わる高出力MOSトランジスタを製造工程順に示した
平面図、第５図（ａ）ないし第５図（ｃ）は第４図
（ａ）ないし第４図（ｃ）中のＢ−Ｂ′線に沿った断面
図、第６図（ａ）ないし第６図（ｃ）はこの発明の第３
の実施例に係わる高出力MOSトランジスタを製造工程順
に示した平面図、第７図（ａ）ないし第７図（ｃ）は第
６図（ａ）ないし第６図（ｃ）中のＣ−Ｃ′線に沿った
断面図、第６（ｄ）および第６図（ｅ）はこの発明に係
わる高出力MOSトランジスタのコンタクト孔をマスク合
わせで形成する一例を製造工程順に示した平面図、第７
図（ｄ）および第７図（ｅ）は第６図（ｄ）ないし第６
図（ｅ）中のＣ−Ｃ′線に沿った断面図、第８図は従来
のMOSトランジスタの断面図、第９図は第８図に示すMOS
トランジスタの平面図である。 １…ｐ型半導体基板、２…素子分離領域、３（31〜
327）…柱状領域、４…ゲート絶縁膜、５…ゲート電
極、6a,6b…ソース／ドレイン拡散層、７…CVD酸化膜、
８…コンタクト孔、９…溝部、10,11…コンタクト孔、1
2,13…配線。
Claims (5)
- 【請求項１】半導体基板と、 前記半導体基板に設けられ、前記半導体基板と同一導電
型で側面を有する複数の柱状領域と、 前記各柱状領域の側面に絶縁膜を介在して設けられたゲ
ート電極と、 前記各柱状領域の相互間に位置する前記半導体基板内に
設けられ、前記半導体基板と逆導電型の第１の不純物領
域と、 前記各柱状領域の先端内に設けられ、前記半導体基板と
逆導電型の第２の不純物領域とを具備し、 前記各柱状領域は前記半導体基板の行方向、列方向に配
置され、隣接する列に配置された各柱状領域は千鳥配置
とされ、各列の相互間隔をｅ、前記ゲート電極の厚みを
ｆ、各列に配置された柱状領域の相互間隔をｄとした場
合、これらの関係がｄ＞2f≧ｅに設定されていることを
特徴とする半導体装置。 - 【請求項２】前記柱状領域は、最小幅寸法をｂ、ゲート
空乏層の幅をxjとした場合、 ｂ≦2xj の関係を満足する寸法に設定されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記半導体基板は凹部を有し、前記各柱状
領域はこの凹部内に設けられていることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】前記第１の不純物領域は第１の導電層によ
って互いに接続され、前記第２の不純物領域は第２の導
電層によって互いに接続されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項５】前記第１、第２の導電層は前記柱状領域の
配列方向に対して斜めに配置されていることを特徴とす
る請求項４記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014032A JPH07112067B2 (ja) | 1990-01-24 | 1990-01-24 | 半導体装置 |
| US07/644,510 US5185646A (en) | 1990-01-24 | 1991-01-23 | Semiconductor device with improved current drivability |
| EP91100893A EP0439165B1 (en) | 1990-01-24 | 1991-01-24 | Field-effect transistor having a vertical structure and method of manufacturing the same |
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| DE69120689T DE69120689T2 (de) | 1990-01-24 | 1991-01-24 | Feldeffekttransistor mit vertikaler Struktur und Verfahren zur Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014032A JPH07112067B2 (ja) | 1990-01-24 | 1990-01-24 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH03218679A JPH03218679A (ja) | 1991-09-26 |
| JPH07112067B2 true JPH07112067B2 (ja) | 1995-11-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014032A Expired - Fee Related JPH07112067B2 (ja) | 1990-01-24 | 1990-01-24 | 半導体装置 |
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| US6225158B1 (en) | 1998-05-28 | 2001-05-01 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
| US6107133A (en) * | 1998-05-28 | 2000-08-22 | International Business Machines Corporation | Method for making a five square vertical DRAM cell |
| US6538292B2 (en) * | 2001-03-29 | 2003-03-25 | Macronix International Co. Ltd. | Twin bit cell flash memory device |
| KR100753098B1 (ko) * | 2004-12-28 | 2007-08-29 | 주식회사 하이닉스반도체 | 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법 |
| US8354311B2 (en) | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| EP2002470B1 (en) * | 2006-04-04 | 2016-03-09 | Micron Technology, Inc. | Method fo growing nanofin transistors |
| US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| JP5614915B2 (ja) | 2007-09-27 | 2014-10-29 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP5712436B2 (ja) * | 2009-10-06 | 2015-05-07 | 国立大学法人東北大学 | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4449285A (en) * | 1981-08-19 | 1984-05-22 | The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland | Method for producing a vertical channel transistor |
| JPS59204280A (ja) * | 1983-05-07 | 1984-11-19 | Matsushita Electric Works Ltd | 縦型ｍｏｓトランジスタ |
| US4786953A (en) * | 1984-07-16 | 1988-11-22 | Nippon Telegraph & Telephone | Vertical MOSFET and method of manufacturing the same |
| JPS6189674A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5017977A (en) * | 1985-03-26 | 1991-05-21 | Texas Instruments Incorporated | Dual EPROM cells on trench walls with virtual ground buried bit lines |
| US4636825A (en) * | 1985-10-04 | 1987-01-13 | Fairchild Semiconductor Corporation | Distributed field effect transistor structure |
| JPH07112064B2 (ja) * | 1986-02-10 | 1995-11-29 | 株式会社東芝 | 絶縁ゲート電界効果型トランジスタ |
| JP2537202B2 (ja) * | 1986-07-07 | 1996-09-25 | 株式会社東芝 | 半導体装置 |
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
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| JPH01268172A (ja) * | 1988-04-20 | 1989-10-25 | Fujitsu Ltd | 半導体装置 |
| JPH01293666A (ja) * | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | 絶縁ゲート電界効果トランジスタ |
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH0770721B2 (ja) * | 1988-07-06 | 1995-07-31 | 株式会社東芝 | 半導体装置 |
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-
1990
- 1990-01-24 JP JP2014032A patent/JPH07112067B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-23 US US07/644,510 patent/US5185646A/en not_active Expired - Lifetime
- 1991-01-24 DE DE69120689T patent/DE69120689T2/de not_active Expired - Fee Related
- 1991-01-24 KR KR1019910001146A patent/KR940003604B1/ko not_active IP Right Cessation
- 1991-01-24 EP EP91100893A patent/EP0439165B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| DE69120689D1 (de) | 1996-08-14 |
| JPH03218679A (ja) | 1991-09-26 |
| EP0439165B1 (en) | 1996-07-10 |
| EP0439165A2 (en) | 1991-07-31 |
| US5185646A (en) | 1993-02-09 |
| KR940003604B1 (ko) | 1994-04-25 |
| DE69120689T2 (de) | 1996-12-05 |
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