JP3666560B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、詳しくは、自己整合コンタクト構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化や高集積化を実現するために採用される構造の一つとして自己整合コンタクトといわれる構造があり、この構造であれば、トランジスタのゲートやコンタクトホールなどの設計寸法余裕を低減することが可能であるために半導体チップの縮小化に効果があり、また、コンタクトホール径を大きく設計し得る結果として低抵抗でばらつきの少ないコンタクト電極を実現できることが知られている。そこで、図７の工程断面図に基づき、自己整合コンタクト構造を有する半導体装置の製造方法を説明する。
【０００３】
まず、図７（ａ）で示すように、半導体基板５１の表面を酸化することによって酸化シリコン膜５２を形成し、かつ、ゲート電極５３、つまり、多結晶シリコン膜５４と、タングステンシリサイド膜５５と、キャップ窒化シリコン膜５６とが順次積層されてなるゲート電極５３を酸化シリコン膜５２上に形成した後、その全面にわたるライナー窒化シリコン膜５７を形成する。そして、ボロンとリンとを含む酸化シリコン膜（ＢＰＳＧ膜）５８を層間絶縁膜としてライナー窒化シリコン膜５７上に形成し、かつ、化学機械的研磨法（ＣＭＰ法）を採用してＢＰＳＧ膜５８の表面を平坦化した後、このＢＰＳＧ膜５８上にレジストパターン５９を形成する。
【０００４】
引き続き、レジストパターン５９をマスクとしてＢＰＳＧ膜５８をドライエッチングし、図７（ｂ）で示すようなコンタクトホール６０をゲート電極５３同士間に開口する。なお、この際には、ライナー窒化シリコン膜５７とキャップ窒化シリコン膜５６とがエッチングされてタングステンシリサイド膜５５が露出することを防止するため、ＢＰＳＧ膜５８とライナー窒化シリコン膜５７とのエッチング速度の比率が高くなる条件を採用し、ライナー窒化シリコン膜５７をエッチングストッパとすることが行われる。
【０００５】
さらに、図７（ｃ）で示すように、コンタクトホール６０の底部に露出しているライナー窒化シリコン膜５７と酸化シリコン膜５２をエッチングして除去すると、自己整合コンタクト構造を有する半導体装置が得られる。なお、このような手順の製造方法は、例えば、ブイ・エル・エス・アイ・マルチレベル・インターコネクション・コンファレンス（ＶＬＳＩ Ｍultilevel Ｉnterconnection Ｃonference ）（１９９６）の第４０７頁から第４１２頁にかけて記載されている。
【０００６】
すなわち、この半導体装置であれば、コンタクトホール６０がゲート電極５３上に重なるようにして形成されているため、ゲート電極５３とコンタクトホール６０との設計寸法余裕を確保する必要がなくなり、チップ面積も小さくて済むことになる。また、コンタクトホール６０の寸法を大きく設定し得るため、低抵抗でばらつきの少ないコンタクトを実現できるというという利点が確保される。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来の製造方法を採用して製造された半導体集積回路などの半導体装置では、コンタクト抵抗が増大したり、ゲート電極とコンタクトの短絡が発生したりするという不都合が生じることになっていた。すなわち、まず、第１に、層間絶縁膜として用いられるＢＰＳＧ膜５８の段差被覆性が必ずしも良好ではないため、微細化が進んでゲート電極５３間の寸法が小さくなると、ゲート電極５３間に空洞が発生したことに伴うエッチング残渣が発生したり、エッチングが止まったりする結果、コンタクト抵抗が増大し、あるいは、コンタクトが電気的にオープンとなってしまうという不都合である。
【０００８】
また、第２に、ライナー窒化シリコン膜５７のエッチング時間が長くなると、ゲート電極５３の端縁に位置しているライナー窒化シリコン膜５７が肩落ち的に除去されてタングステンシリサイド膜５５が露出するため、ゲート電極５３とコンタクトとの短絡が発生するという不都合である。そして、これらの不都合が生じる原因としては以下のようなことが考えられるが、ここでは、図８で示す工程断面図に基づいて第１の不都合の発生原因を説明し、第２の不都合が発生する原因を図９の工程断面図に基づいて説明する。
【０００９】
まず、最初に、第１の不都合が発生する原因を図８に基づいて説明する。図８（ａ）で示すように、半導体基板５１の表面上に酸化シリコン膜５２を形成し、この酸化シリコン膜５２上にゲート電極５３を形成した後、ライナー窒化シリコン膜５７を形成したうえでＢＰＳＧ膜５８を形成する。ところが、この際におけるゲート電極５３間の寸法が小さいと、ＢＰＳＧ膜５８の段差被覆性が良好ではないため、このＢＰＳＧ膜５８の内部に空隙６１が発生することになり、空隙６１が発生しているにも拘わらず、引き続いてＢＰＳＧ膜５８を平坦化したうえでレジストパターン５９を形成することが行われる。
【００１０】
そこで、ＢＰＳＧ膜５８をドライエッチングし、図８（ｂ）で示すように、コンタクトホール６０をゲート電極５３間に開口すると、空隙６１が存在していることに起因したエッチング残渣６２が発生してしまう。なお、エッチングが完全に止まってしまうため、コンタクトホール６０の底部全面にわたるエッチング残渣６２が発生することもある。さらに、エッチング残渣６２が発生していると、コンタクトホール６０の底部に露出しているライナー窒化シリコン膜５７と酸化シリコン膜５２とをエッチングによって除去したにも拘わらず、図８（ｃ）で示すように、ライナー窒化シリコン膜５７のエッチング残渣６３及び酸化シリコン膜５２のエッチング残渣６４が残存してしまう。そして、エッチング残渣６３，６４が残存している限りは、コンタクト面積が減少する結果としてコンタクト抵抗が増大し、また、コンタクトが電気的にオープンとなることが避けられない。
【００１１】
引き続き、図９を参照しながら、第２の不都合が発生する原因を説明する。なお、理解しやすくするため、図９はゲート電極付近のみを拡大した図面となっている。すなわち、半導体集積回路の微細化が進んでコンタクトホール６０の径が縮小化されてくると、いわゆるマイクロローディング効果によってコンタクトホール６０の底部のエッチング速度が低下することとなり、エッチング時間を増やす必要が生じる。ところが、エッチング時間を増やすと、図９（ａ）で示すように、ライナー窒化シリコン膜５７をエッチングストッパとしたうえでＢＰＳＧ膜５８をエッチングした後におけるライナー窒化シリコン膜５７のエッチングに際し、図９（ｂ）で示すように、ゲート電極５３の端縁のライナー窒化シリコン膜５７が肩落ち的に除去されてタングステンシリサイド膜５５の側面がコンタクトホール６０内に露出する結果、ゲート電極とコンタクトとが短絡することになってしまう。
【００１２】
本発明はこれらの不都合に鑑みて創案されたものであり、回路の微細化が進んでゲート電極間の寸法が小さくなったことに伴うコンタクト抵抗の増大やオープン不良の発生を防止し得るとともに、コンタクトホール径の縮小化に伴う短絡が発生することを有効に防止できる構成とされた半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第１の絶縁膜を順次形成する工程と、第１の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第２の絶縁膜を形成する工程と、半導体基板に電圧を印加しない堆積方法を採用して第２の絶縁膜上に第４の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第４の絶縁膜上に第３の絶縁膜を形成した後、第２の絶縁膜をエッチングストッパとしながら第３の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第２の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする。
【００１４】
この製造方法によれば、半導体基板に電圧を印加する堆積方法、つまり、良好な段差被覆性が得られる堆積方法を採用したうえで第４の絶縁膜上に第３の絶縁膜を形成しているので、ゲート電極間の寸法が小さくても空洞が発生することは起こらず、空洞の存在に起因した第３の絶縁膜のエッチング残渣も発生しないことになる。そのため、コンタクト抵抗の増大やオープン不良の発生を容易に防止し得るという利点が確保される。また、コンタクトホール径の縮小化に伴う短絡の発生を容易に防止し得るという利点が確保される。
【００１５】
【発明の実施の形態】
本発明の請求項１に係る半導体装置の製造方法は、半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第１の絶縁膜を順次形成する工程と、第１の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第２の絶縁膜を形成する工程と、半導体基板に電圧を印加しない堆積方法を採用して第２の絶縁膜上に第４の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第４の絶縁膜上に第３の絶縁膜を形成した後、第２の絶縁膜をエッチングストッパとしながら第３の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第２の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする。なお、第４の絶縁膜は、具体的には酸化シリコン膜である。この製造方法であれば、上記した通り、ゲート電極間の寸法が小さくてもゲート電極間に空洞が発生することは起こらず、空洞の存在に起因したエッチング残渣も発生しないため、コンタクト抵抗の増大やオープン不良の発生を防止することが可能になるという利点が得られる。また、半導体基板に電圧を印加しない堆積方法を採用したうえで第２の絶縁膜上に第４の絶縁膜を予め形成しているので、コンタクトホールを開口する際のエッチングによってゲート電極の端縁に位置する第２の絶縁膜が肩落ち的に除去されることは起こらず、ゲート電極の導電膜が露出することも起こらない。そのため、ゲート電極とコンタクトとの短絡は、有効に防止されていることとなる。
【００１６】
本発明の請求項２に係る半導体装置の製造方法は請求項１に記載した方法であって、第２の絶縁膜は窒化シリコン膜であり、第３の絶縁膜は酸化シリコン膜であることを特徴としている。すなわち、酸化シリコン膜のエッチング速度よりも窒化シリコン膜のエッチング速度を低くできるので、この製造方法であれば、酸化シリコン膜のエッチング時におけるエッチングストッパとして窒化シリコン膜を用いることが可能となり、ゲート電極とコンタクトの電気的な短絡を防止し得るという利点が確保される。
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
図１及び図２の各々は本実施の形態に係る半導体装置の製造方法を示す工程断面図であり、図１は製造方法の前段工程を示す一方、図２は製造方法の後段工程を示している。また、図３は本実施の形態で採用される製造方法の課題を示す工程断面図、図４は課題を解決する第１の手法に係る製造方法を示す工程断面図、図５はカバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を示す説明図であり、図６は課題を解決する第２の手法に係る製造方法を示す工程断面図である。なお、理解しやすくするため、図３，図４，図６はゲート電極付近のみを拡大した図面となっている。
【００２１】
本実施の形態に係る半導体装置の製造方法では、図１（ａ）で示すように、半導体基板１の表面を酸化することによってゲート酸化膜である酸化シリコン膜２を形成し、かつ、多結晶シリコン膜３と、タングステンシリサイド膜４と、キャップ窒化シリコン膜５とを順次積層して形成した後、キャップ窒化シリコン膜５上にレジストパターン６を形成することが行われる。なお、ここではキャップ窒化シリコン膜５を使用しているが、キャップ窒化シリコン膜５に代えて酸化シリコン膜を用いることも可能である。
【００２２】
そして、図１（ｂ）で示すように、レジストパターン６をマスクとしてキャップ窒化シリコン膜５をエッチングし、かつ、レジストパターン６を除去した後、図１（ｃ）で示すように、キャップ窒化シリコン膜５をマスクとしたうえでタングステンシリサイド膜４及び多結晶シリコン膜３をエッチングすると、導電膜である多結晶シリコン膜３及びタングステンシリサイド膜４と、第１の絶縁膜であるキャップ窒化シリコン膜５とからなるゲート電極７が形成されたことになる。
【００２３】
つぎに、図２（ａ）で示すように、第２の絶縁膜であるライナー窒化シリコン膜８を全面にわたって形成した後、半導体基板１に電圧を印加しながら堆積する方法、例えば、高密度プラズマＣＶＤ法を採用したうえでライナー窒化シリコン膜８上に第３の絶縁膜である酸化シリコン膜９を形成する。なお、この際においては、半導体基板１に電圧を印加する堆積方法を採用しているので、ゲート電極７の端縁近くに位置する酸化シリコン膜９がスパッタエッチングされる結果として傾斜面ができるため、ゲート電極７間に空洞を発生させないままで酸化シリコン膜９を埋め込むことが可能となる。
【００２４】
そして、ＣＭＰ法を採用して酸化シリコン膜９の表面を平坦化し、さらに、ボロンとリンとを含む酸化シリコン膜（ＢＰＳＧ膜）１０を層間絶縁膜として酸化シリコン膜９上に形成した後、ＢＰＳＧ膜１０の表面上にレジストパターン１１を形成する。引き続き、図２（ｂ）で示すように、レジストパターン１１をマスクとしてライナー窒化シリコン膜８が露出するまでＢＰＳＧ膜１０及び酸化シリコン膜９をドライエッチングし、ゲート電極７間にコンタクトホール１２を開口させる。
【００２５】
すなわち、これらＢＰＳＧ膜１０及び酸化シリコン膜９をエッチングするに際しては、ライナー窒化シリコン膜８がエッチングストッパとされている。なお、この際においては、酸化シリコン膜及び窒化シリコン膜のエッチング速度の選択比が高いエッチングガス、例えば、炭素原子とフッ素原子とを含んだガスが用いられることになるが、エッチングストッパがライナー窒化シリコン膜８に限定されることはなく、酸化シリコン膜とのエッチング速度の選択比が高ければ、窒化シリコン膜以外のものを使用することも可能である。
【００２６】
さらに、引き続き、図２（ｃ）で示すように、コンタクトホール１２の底部に露出しているライナー窒化シリコン膜８と酸化シリコン膜２とをエッチングして除去すると、自己整合コンタクト構造を有する半導体装置が得られる。そして、本実施の形態に係る製造方法を採用している際には、半導体基板１に電圧を印加する堆積方法を採用したうえでライナー窒化シリコン膜８上に酸化シリコン膜９を形成しているので、酸化シリコン膜９の内部に空洞が発生することは起こらず、また、空隙の存在に起因したエッチング残渣も発生しないため、コンタクト抵抗が増大したり、オープン不良が発生したりすることは生じない。
【００２７】
ところで、半導体基板１に電圧を印加する堆積方法を採用したうえで酸化シリコン膜９を形成している際には、電圧を印加しない堆積方法に比べて下地段差を緩和する効果が高いため、ＣＭＰ法を採用して平坦化された酸化シリコン膜９の膜厚ばらつきが低減されることにもなる。すなわち、本発明の発明者らが行った実験によれば、半導体基板１に電圧を印加しない堆積方法によって酸化シリコン膜９、例えば、ＢＰＳＧ膜を形成した際におけるＣＭＰ後の残膜厚、つまり、メモリセルアレイの中央付近における酸化シリコン膜９の残膜厚はメモリセルアレイの端縁付近に比べて９０ｎｍ程度も厚くなっている。
【００２８】
これに対し、半導体基板１に電圧を印加する堆積方法、具体的には高密度プラズマＣＶＤ法によって酸化シリコン膜９を形成した場合のＣＭＰ後における酸化シリコン膜９の残膜厚は、中央付近の方が端縁付近よりも１５ｎｍ程度厚いだけに過ぎないことが確認されている。そして、メモリセルアレイ内の残膜厚のばらつきが低減することに伴っては、膜厚ばらつきの少ない半導体集積回路を実現し得るのみならず、コンタクトホール１２のアスペクト比、つまり、コンタクトホール径と深さとの比であるアスペクト比が低くなる結果、コンタクトホール１２のエッチングが容易になるという利点も確保される。
【００２９】
しかしながら、高密度プラズマＣＶＤ法を採用したうえで酸化シリコン膜９を形成する際には、半導体基板１に電圧を印加してスパッタエッチングを実行しながらの堆積が行われるため、ゲート電極７の端縁に位置するライナー窒化シリコン膜８がエッチングされることになり、肩落ち的に除去されてしまうことが起こる。そして、ゲート電極７間の設計寸法が比較的大きければ、多少の肩落ちは問題ないのであるが、微細化が進んで設計寸法が小さくなると、コンタクトホール１２のアスペクト比が大きくなってエッチング速度が低下するため、エッチング時間を増やす必要があり、半導体基板１に向かって加速されたプラズマ中のイオンによってライナー窒化シリコン膜８がスパッタイオンエッチングされる結果、図３で示すようなライナー窒化シリコン膜８の肩落ちが発生してしまう。
【００３０】
そこで、ライナー窒化シリコン膜８の肩落ちを防止する必要があり、そのための第１の手法としては、半導体基板１に電圧を印加しない堆積方法、例えば、減圧ＣＶＤ法を採用することによって第２の絶縁膜であるライナー窒化シリコン膜８上に第４の絶縁膜であるカバー酸化シリコン膜１５を形成し、かつ、半導体基板１に電圧を印加する堆積方法を採用してカバー酸化シリコン膜１５上に第３の絶縁膜である酸化シリコン膜９を形成する工程を追加的に含んでなる製造方法を採用することが考えられる。すなわち、この際においては、図４（ａ）で示すように、ライナー窒化シリコン膜８上の全面にわたるカバー酸化シリコン膜１５を形成しておいたうえ、高密度プラズマＣＶＤ法を採用してカバー酸化シリコン膜１５上に酸化シリコン膜９を形成することが行われる。そして、この製造方法であれば、カバー酸化シリコン膜１５で被覆されているライナー窒化シリコン膜８がスパッタエッチングされないため、ライナー窒化シリコン膜８の肩落ちは発生しないこととなる。
【００３１】
ところで、本発明の発明者らがライナー窒化シリコン膜８の肩落ちに関する調査、つまり、カバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を調査してみたところによれば、図５で示すような調査結果が得られている。なお、図５の説明図は、高密度プラズマＣＶＤ法を採用して酸化シリコン膜９を形成した後におけるライナー窒化シリコン膜８の残膜厚とカバー酸化シリコン膜１５の膜厚との相互関係を示しており、図中のデータ（黒丸印）それぞれは半導体ウエハの面内における５点の平均値を表している。
【００３２】
この調査によれば、ライナー窒化シリコン膜８の堆積膜厚をともに約８０ｎｍとしたにも拘わらず、カバー酸化シリコン膜１５の膜厚が０ｎｍ、つまり、カバー酸化シリコン膜１５を形成していない場合におけるライナー窒化シリコン膜８の残膜厚は６１ｎｍであり、スパッタエッチングによって約２０ｎｍも肩落ちするのに対し、カバー酸化シリコン膜１５の膜厚が２０ｎｍであればライナー窒化シリコン膜８の残膜厚は７３ｎｍとなる一方、カバー酸化シリコン膜１５の膜厚が５０ｎｍであればライナー窒化シリコン膜８の残膜厚は７８ｎｍとなり、カバー酸化シリコン膜１５の膜厚が５０ｎｍである際には完全に肩落ちが防止できていることが分かる。従って、カバー酸化シリコン膜１５をライナー窒化シリコン膜８上に形成しておいた際には、カバー酸化シリコン膜１５でもって被覆されたライナー窒化シリコン膜８がスパッタエッチングされず、ライナー窒化シリコン膜８の肩落ちが有効に防止されることが確認されたといえる。
【００３３】
さらにまた、上記した第１の手法はライナー窒化シリコン膜８の肩落ちを防止する製造方法であったが、ライナー窒化シリコン膜８の肩落ちが発生してもゲート電極７のタングステンシリサイド膜４がコンタクトホール１２内に露出しない構造とするための第２の手法を採用することも考えられる。すなわち、この第２の手法は、図６で示すように、ゲート電極７を形成した後にはゲート酸化膜である酸化シリコン膜２上の全面にわたる第５の絶縁膜である酸化シリコン膜１６を形成し、かつ、酸化シリコン膜１６を形成した後には第２の絶縁膜であるライナー窒化シリコン膜８を酸化シリコン膜１６上の全面にわたって形成する工程を追加的に含んだ製造方法である。
【００３４】
そして、この製造方法を採用している場合には、ライナー窒化シリコン膜８の肩落ちが大きくなってもタングステンシリサイド膜４の側面が酸化シリコン膜１６でもって被覆されたままであり、タングステンシリサイド膜４がコンタクトホール１２内に露出することが起こらないため、ゲート電極７とコンタクトとの短絡も起こり得ないこととなる。なお、この第２の手法は、酸化シリコン膜に対してはサイドエッチが入りにくく、横方向にはエッチングしにくいという特性を利用したものであり、このような特性そのものについては一般的にも知られているところである。
【００３５】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法においては、半導体基板に電圧を印加する堆積方法、つまり、良好な段差被覆性が得られる堆積方法を採用したうえで第４の絶縁膜上に第３の絶縁膜を形成しているので、ゲート電極間の寸法が小さくてもゲート電極間に空洞が発生することは起こらず、空洞の存在に起因した第３の絶縁膜のエッチング残渣が発生することも起こらないことになる。そのため、エッチング残渣が発生していることに伴ってコンタクト抵抗が増大したり、オープン不良が発生したりすることはなくなり、コンタクト抵抗の増大やオープン不良の発生を容易に防止できるという優れた効果が得られる。
【００３６】
また、半導体基板に電圧を印加しない堆積方法を採用したうえで第２の絶縁膜上に第４の絶縁膜を形成しておいた際には、コンタクトホールを開口するエッチングによってゲート電極の端縁に位置する第２の絶縁膜が肩落ち的に除去されることが起こらず、ゲート電極の導電膜が露出することも起こらないため、コンタクトホール径が縮小化されていてもゲート電極とコンタクトとの短絡が有効に防止されることとなる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造方法における前段工程を示す工程断面図である。
【図２】実施の形態に係る半導体装置の製造方法における後段工程を示す工程断面図である。
【図３】本実施の形態で採用される製造方法の課題を示す工程断面図である。
【図４】課題を解決する第１の手法に係る製造方法を示す工程断面図である。
【図５】カバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を示す説明図である。
【図６】課題を解決する第２の手法に係る製造方法を示す工程断面図である。
【図７】従来の形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】従来の形態に係る半導体装置の第１の不都合が発生する原因を説明する工程断面図である。
【図９】従来の形態に係る半導体装置の第２の不都合が発生する原因を説明する工程断面図である。
【符号の説明】
１ 半導体基板
２ 酸化シリコン膜（ゲート酸化膜）
３ 多結晶シリコン膜（導電膜）
４ タングステンシリサイド膜（導電膜）
５ キャップ窒化シリコン膜（第１の絶縁膜）
６ レジストパターン
７ ゲート電極
８ ライナー窒化シリコン膜（第２の絶縁膜）
９ 酸化シリコン膜（第３の絶縁膜）
１０ ＢＰＳＧ膜
１１ レジストパターン
１２ コンタクトホール
１５ カバー酸化シリコン膜（第４の絶縁膜）
１６ 酸化シリコン膜（第５の絶縁膜）
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、詳しくは、自己整合コンタクト構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化や高集積化を実現するために採用される構造の一つとして自己整合コンタクトといわれる構造があり、この構造であれば、トランジスタのゲートやコンタクトホールなどの設計寸法余裕を低減することが可能であるために半導体チップの縮小化に効果があり、また、コンタクトホール径を大きく設計し得る結果として低抵抗でばらつきの少ないコンタクト電極を実現できることが知られている。そこで、図７の工程断面図に基づき、自己整合コンタクト構造を有する半導体装置の製造方法を説明する。
【０００３】
まず、図７（ａ）で示すように、半導体基板５１の表面を酸化することによって酸化シリコン膜５２を形成し、かつ、ゲート電極５３、つまり、多結晶シリコン膜５４と、タングステンシリサイド膜５５と、キャップ窒化シリコン膜５６とが順次積層されてなるゲート電極５３を酸化シリコン膜５２上に形成した後、その全面にわたるライナー窒化シリコン膜５７を形成する。そして、ボロンとリンとを含む酸化シリコン膜（ＢＰＳＧ膜）５８を層間絶縁膜としてライナー窒化シリコン膜５７上に形成し、かつ、化学機械的研磨法（ＣＭＰ法）を採用してＢＰＳＧ膜５８の表面を平坦化した後、このＢＰＳＧ膜５８上にレジストパターン５９を形成する。
【０００４】
引き続き、レジストパターン５９をマスクとしてＢＰＳＧ膜５８をドライエッチングし、図７（ｂ）で示すようなコンタクトホール６０をゲート電極５３同士間に開口する。なお、この際には、ライナー窒化シリコン膜５７とキャップ窒化シリコン膜５６とがエッチングされてタングステンシリサイド膜５５が露出することを防止するため、ＢＰＳＧ膜５８とライナー窒化シリコン膜５７とのエッチング速度の比率が高くなる条件を採用し、ライナー窒化シリコン膜５７をエッチングストッパとすることが行われる。
【０００５】
さらに、図７（ｃ）で示すように、コンタクトホール６０の底部に露出しているライナー窒化シリコン膜５７と酸化シリコン膜５２をエッチングして除去すると、自己整合コンタクト構造を有する半導体装置が得られる。なお、このような手順の製造方法は、例えば、ブイ・エル・エス・アイ・マルチレベル・インターコネクション・コンファレンス（ＶＬＳＩ Ｍultilevel Ｉnterconnection Ｃonference ）（１９９６）の第４０７頁から第４１２頁にかけて記載されている。
【０００６】
すなわち、この半導体装置であれば、コンタクトホール６０がゲート電極５３上に重なるようにして形成されているため、ゲート電極５３とコンタクトホール６０との設計寸法余裕を確保する必要がなくなり、チップ面積も小さくて済むことになる。また、コンタクトホール６０の寸法を大きく設定し得るため、低抵抗でばらつきの少ないコンタクトを実現できるというという利点が確保される。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来の製造方法を採用して製造された半導体集積回路などの半導体装置では、コンタクト抵抗が増大したり、ゲート電極とコンタクトの短絡が発生したりするという不都合が生じることになっていた。すなわち、まず、第１に、層間絶縁膜として用いられるＢＰＳＧ膜５８の段差被覆性が必ずしも良好ではないため、微細化が進んでゲート電極５３間の寸法が小さくなると、ゲート電極５３間に空洞が発生したことに伴うエッチング残渣が発生したり、エッチングが止まったりする結果、コンタクト抵抗が増大し、あるいは、コンタクトが電気的にオープンとなってしまうという不都合である。
【０００８】
また、第２に、ライナー窒化シリコン膜５７のエッチング時間が長くなると、ゲート電極５３の端縁に位置しているライナー窒化シリコン膜５７が肩落ち的に除去されてタングステンシリサイド膜５５が露出するため、ゲート電極５３とコンタクトとの短絡が発生するという不都合である。そして、これらの不都合が生じる原因としては以下のようなことが考えられるが、ここでは、図８で示す工程断面図に基づいて第１の不都合の発生原因を説明し、第２の不都合が発生する原因を図９の工程断面図に基づいて説明する。
【０００９】
まず、最初に、第１の不都合が発生する原因を図８に基づいて説明する。図８（ａ）で示すように、半導体基板５１の表面上に酸化シリコン膜５２を形成し、この酸化シリコン膜５２上にゲート電極５３を形成した後、ライナー窒化シリコン膜５７を形成したうえでＢＰＳＧ膜５８を形成する。ところが、この際におけるゲート電極５３間の寸法が小さいと、ＢＰＳＧ膜５８の段差被覆性が良好ではないため、このＢＰＳＧ膜５８の内部に空隙６１が発生することになり、空隙６１が発生しているにも拘わらず、引き続いてＢＰＳＧ膜５８を平坦化したうえでレジストパターン５９を形成することが行われる。
【００１０】
そこで、ＢＰＳＧ膜５８をドライエッチングし、図８（ｂ）で示すように、コンタクトホール６０をゲート電極５３間に開口すると、空隙６１が存在していることに起因したエッチング残渣６２が発生してしまう。なお、エッチングが完全に止まってしまうため、コンタクトホール６０の底部全面にわたるエッチング残渣６２が発生することもある。さらに、エッチング残渣６２が発生していると、コンタクトホール６０の底部に露出しているライナー窒化シリコン膜５７と酸化シリコン膜５２とをエッチングによって除去したにも拘わらず、図８（ｃ）で示すように、ライナー窒化シリコン膜５７のエッチング残渣６３及び酸化シリコン膜５２のエッチング残渣６４が残存してしまう。そして、エッチング残渣６３，６４が残存している限りは、コンタクト面積が減少する結果としてコンタクト抵抗が増大し、また、コンタクトが電気的にオープンとなることが避けられない。
【００１１】
引き続き、図９を参照しながら、第２の不都合が発生する原因を説明する。なお、理解しやすくするため、図９はゲート電極付近のみを拡大した図面となっている。すなわち、半導体集積回路の微細化が進んでコンタクトホール６０の径が縮小化されてくると、いわゆるマイクロローディング効果によってコンタクトホール６０の底部のエッチング速度が低下することとなり、エッチング時間を増やす必要が生じる。ところが、エッチング時間を増やすと、図９（ａ）で示すように、ライナー窒化シリコン膜５７をエッチングストッパとしたうえでＢＰＳＧ膜５８をエッチングした後におけるライナー窒化シリコン膜５７のエッチングに際し、図９（ｂ）で示すように、ゲート電極５３の端縁のライナー窒化シリコン膜５７が肩落ち的に除去されてタングステンシリサイド膜５５の側面がコンタクトホール６０内に露出する結果、ゲート電極とコンタクトとが短絡することになってしまう。
【００１２】
本発明はこれらの不都合に鑑みて創案されたものであり、回路の微細化が進んでゲート電極間の寸法が小さくなったことに伴うコンタクト抵抗の増大やオープン不良の発生を防止し得るとともに、コンタクトホール径の縮小化に伴う短絡が発生することを有効に防止できる構成とされた半導体装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第１の絶縁膜を順次形成する工程と、第１の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第２の絶縁膜を形成する工程と、半導体基板に電圧を印加しない堆積方法を採用して第２の絶縁膜上に第４の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第４の絶縁膜上に第３の絶縁膜を形成した後、第２の絶縁膜をエッチングストッパとしながら第３の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第２の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする。
【００１４】
この製造方法によれば、半導体基板に電圧を印加する堆積方法、つまり、良好な段差被覆性が得られる堆積方法を採用したうえで第４の絶縁膜上に第３の絶縁膜を形成しているので、ゲート電極間の寸法が小さくても空洞が発生することは起こらず、空洞の存在に起因した第３の絶縁膜のエッチング残渣も発生しないことになる。そのため、コンタクト抵抗の増大やオープン不良の発生を容易に防止し得るという利点が確保される。また、コンタクトホール径の縮小化に伴う短絡の発生を容易に防止し得るという利点が確保される。
【００１５】
【発明の実施の形態】
本発明の請求項１に係る半導体装置の製造方法は、半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第１の絶縁膜を順次形成する工程と、第１の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第２の絶縁膜を形成する工程と、半導体基板に電圧を印加しない堆積方法を採用して第２の絶縁膜上に第４の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第４の絶縁膜上に第３の絶縁膜を形成した後、第２の絶縁膜をエッチングストッパとしながら第３の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第２の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする。なお、第４の絶縁膜は、具体的には酸化シリコン膜である。この製造方法であれば、上記した通り、ゲート電極間の寸法が小さくてもゲート電極間に空洞が発生することは起こらず、空洞の存在に起因したエッチング残渣も発生しないため、コンタクト抵抗の増大やオープン不良の発生を防止することが可能になるという利点が得られる。また、半導体基板に電圧を印加しない堆積方法を採用したうえで第２の絶縁膜上に第４の絶縁膜を予め形成しているので、コンタクトホールを開口する際のエッチングによってゲート電極の端縁に位置する第２の絶縁膜が肩落ち的に除去されることは起こらず、ゲート電極の導電膜が露出することも起こらない。そのため、ゲート電極とコンタクトとの短絡は、有効に防止されていることとなる。
【００１６】
本発明の請求項２に係る半導体装置の製造方法は請求項１に記載した方法であって、第２の絶縁膜は窒化シリコン膜であり、第３の絶縁膜は酸化シリコン膜であることを特徴としている。すなわち、酸化シリコン膜のエッチング速度よりも窒化シリコン膜のエッチング速度を低くできるので、この製造方法であれば、酸化シリコン膜のエッチング時におけるエッチングストッパとして窒化シリコン膜を用いることが可能となり、ゲート電極とコンタクトの電気的な短絡を防止し得るという利点が確保される。
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
図１及び図２の各々は本実施の形態に係る半導体装置の製造方法を示す工程断面図であり、図１は製造方法の前段工程を示す一方、図２は製造方法の後段工程を示している。また、図３は本実施の形態で採用される製造方法の課題を示す工程断面図、図４は課題を解決する第１の手法に係る製造方法を示す工程断面図、図５はカバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を示す説明図であり、図６は課題を解決する第２の手法に係る製造方法を示す工程断面図である。なお、理解しやすくするため、図３，図４，図６はゲート電極付近のみを拡大した図面となっている。
【００２１】
本実施の形態に係る半導体装置の製造方法では、図１（ａ）で示すように、半導体基板１の表面を酸化することによってゲート酸化膜である酸化シリコン膜２を形成し、かつ、多結晶シリコン膜３と、タングステンシリサイド膜４と、キャップ窒化シリコン膜５とを順次積層して形成した後、キャップ窒化シリコン膜５上にレジストパターン６を形成することが行われる。なお、ここではキャップ窒化シリコン膜５を使用しているが、キャップ窒化シリコン膜５に代えて酸化シリコン膜を用いることも可能である。
【００２２】
そして、図１（ｂ）で示すように、レジストパターン６をマスクとしてキャップ窒化シリコン膜５をエッチングし、かつ、レジストパターン６を除去した後、図１（ｃ）で示すように、キャップ窒化シリコン膜５をマスクとしたうえでタングステンシリサイド膜４及び多結晶シリコン膜３をエッチングすると、導電膜である多結晶シリコン膜３及びタングステンシリサイド膜４と、第１の絶縁膜であるキャップ窒化シリコン膜５とからなるゲート電極７が形成されたことになる。
【００２３】
つぎに、図２（ａ）で示すように、第２の絶縁膜であるライナー窒化シリコン膜８を全面にわたって形成した後、半導体基板１に電圧を印加しながら堆積する方法、例えば、高密度プラズマＣＶＤ法を採用したうえでライナー窒化シリコン膜８上に第３の絶縁膜である酸化シリコン膜９を形成する。なお、この際においては、半導体基板１に電圧を印加する堆積方法を採用しているので、ゲート電極７の端縁近くに位置する酸化シリコン膜９がスパッタエッチングされる結果として傾斜面ができるため、ゲート電極７間に空洞を発生させないままで酸化シリコン膜９を埋め込むことが可能となる。
【００２４】
そして、ＣＭＰ法を採用して酸化シリコン膜９の表面を平坦化し、さらに、ボロンとリンとを含む酸化シリコン膜（ＢＰＳＧ膜）１０を層間絶縁膜として酸化シリコン膜９上に形成した後、ＢＰＳＧ膜１０の表面上にレジストパターン１１を形成する。引き続き、図２（ｂ）で示すように、レジストパターン１１をマスクとしてライナー窒化シリコン膜８が露出するまでＢＰＳＧ膜１０及び酸化シリコン膜９をドライエッチングし、ゲート電極７間にコンタクトホール１２を開口させる。
【００２５】
すなわち、これらＢＰＳＧ膜１０及び酸化シリコン膜９をエッチングするに際しては、ライナー窒化シリコン膜８がエッチングストッパとされている。なお、この際においては、酸化シリコン膜及び窒化シリコン膜のエッチング速度の選択比が高いエッチングガス、例えば、炭素原子とフッ素原子とを含んだガスが用いられることになるが、エッチングストッパがライナー窒化シリコン膜８に限定されることはなく、酸化シリコン膜とのエッチング速度の選択比が高ければ、窒化シリコン膜以外のものを使用することも可能である。
【００２６】
さらに、引き続き、図２（ｃ）で示すように、コンタクトホール１２の底部に露出しているライナー窒化シリコン膜８と酸化シリコン膜２とをエッチングして除去すると、自己整合コンタクト構造を有する半導体装置が得られる。そして、本実施の形態に係る製造方法を採用している際には、半導体基板１に電圧を印加する堆積方法を採用したうえでライナー窒化シリコン膜８上に酸化シリコン膜９を形成しているので、酸化シリコン膜９の内部に空洞が発生することは起こらず、また、空隙の存在に起因したエッチング残渣も発生しないため、コンタクト抵抗が増大したり、オープン不良が発生したりすることは生じない。
【００２７】
ところで、半導体基板１に電圧を印加する堆積方法を採用したうえで酸化シリコン膜９を形成している際には、電圧を印加しない堆積方法に比べて下地段差を緩和する効果が高いため、ＣＭＰ法を採用して平坦化された酸化シリコン膜９の膜厚ばらつきが低減されることにもなる。すなわち、本発明の発明者らが行った実験によれば、半導体基板１に電圧を印加しない堆積方法によって酸化シリコン膜９、例えば、ＢＰＳＧ膜を形成した際におけるＣＭＰ後の残膜厚、つまり、メモリセルアレイの中央付近における酸化シリコン膜９の残膜厚はメモリセルアレイの端縁付近に比べて９０ｎｍ程度も厚くなっている。
【００２８】
これに対し、半導体基板１に電圧を印加する堆積方法、具体的には高密度プラズマＣＶＤ法によって酸化シリコン膜９を形成した場合のＣＭＰ後における酸化シリコン膜９の残膜厚は、中央付近の方が端縁付近よりも１５ｎｍ程度厚いだけに過ぎないことが確認されている。そして、メモリセルアレイ内の残膜厚のばらつきが低減することに伴っては、膜厚ばらつきの少ない半導体集積回路を実現し得るのみならず、コンタクトホール１２のアスペクト比、つまり、コンタクトホール径と深さとの比であるアスペクト比が低くなる結果、コンタクトホール１２のエッチングが容易になるという利点も確保される。
【００２９】
しかしながら、高密度プラズマＣＶＤ法を採用したうえで酸化シリコン膜９を形成する際には、半導体基板１に電圧を印加してスパッタエッチングを実行しながらの堆積が行われるため、ゲート電極７の端縁に位置するライナー窒化シリコン膜８がエッチングされることになり、肩落ち的に除去されてしまうことが起こる。そして、ゲート電極７間の設計寸法が比較的大きければ、多少の肩落ちは問題ないのであるが、微細化が進んで設計寸法が小さくなると、コンタクトホール１２のアスペクト比が大きくなってエッチング速度が低下するため、エッチング時間を増やす必要があり、半導体基板１に向かって加速されたプラズマ中のイオンによってライナー窒化シリコン膜８がスパッタイオンエッチングされる結果、図３で示すようなライナー窒化シリコン膜８の肩落ちが発生してしまう。
【００３０】
そこで、ライナー窒化シリコン膜８の肩落ちを防止する必要があり、そのための第１の手法としては、半導体基板１に電圧を印加しない堆積方法、例えば、減圧ＣＶＤ法を採用することによって第２の絶縁膜であるライナー窒化シリコン膜８上に第４の絶縁膜であるカバー酸化シリコン膜１５を形成し、かつ、半導体基板１に電圧を印加する堆積方法を採用してカバー酸化シリコン膜１５上に第３の絶縁膜である酸化シリコン膜９を形成する工程を追加的に含んでなる製造方法を採用することが考えられる。すなわち、この際においては、図４（ａ）で示すように、ライナー窒化シリコン膜８上の全面にわたるカバー酸化シリコン膜１５を形成しておいたうえ、高密度プラズマＣＶＤ法を採用してカバー酸化シリコン膜１５上に酸化シリコン膜９を形成することが行われる。そして、この製造方法であれば、カバー酸化シリコン膜１５で被覆されているライナー窒化シリコン膜８がスパッタエッチングされないため、ライナー窒化シリコン膜８の肩落ちは発生しないこととなる。
【００３１】
ところで、本発明の発明者らがライナー窒化シリコン膜８の肩落ちに関する調査、つまり、カバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を調査してみたところによれば、図５で示すような調査結果が得られている。なお、図５の説明図は、高密度プラズマＣＶＤ法を採用して酸化シリコン膜９を形成した後におけるライナー窒化シリコン膜８の残膜厚とカバー酸化シリコン膜１５の膜厚との相互関係を示しており、図中のデータ（黒丸印）それぞれは半導体ウエハの面内における５点の平均値を表している。
【００３２】
この調査によれば、ライナー窒化シリコン膜８の堆積膜厚をともに約８０ｎｍとしたにも拘わらず、カバー酸化シリコン膜１５の膜厚が０ｎｍ、つまり、カバー酸化シリコン膜１５を形成していない場合におけるライナー窒化シリコン膜８の残膜厚は６１ｎｍであり、スパッタエッチングによって約２０ｎｍも肩落ちするのに対し、カバー酸化シリコン膜１５の膜厚が２０ｎｍであればライナー窒化シリコン膜８の残膜厚は７３ｎｍとなる一方、カバー酸化シリコン膜１５の膜厚が５０ｎｍであればライナー窒化シリコン膜８の残膜厚は７８ｎｍとなり、カバー酸化シリコン膜１５の膜厚が５０ｎｍである際には完全に肩落ちが防止できていることが分かる。従って、カバー酸化シリコン膜１５をライナー窒化シリコン膜８上に形成しておいた際には、カバー酸化シリコン膜１５でもって被覆されたライナー窒化シリコン膜８がスパッタエッチングされず、ライナー窒化シリコン膜８の肩落ちが有効に防止されることが確認されたといえる。
【００３３】
さらにまた、上記した第１の手法はライナー窒化シリコン膜８の肩落ちを防止する製造方法であったが、ライナー窒化シリコン膜８の肩落ちが発生してもゲート電極７のタングステンシリサイド膜４がコンタクトホール１２内に露出しない構造とするための第２の手法を採用することも考えられる。すなわち、この第２の手法は、図６で示すように、ゲート電極７を形成した後にはゲート酸化膜である酸化シリコン膜２上の全面にわたる第５の絶縁膜である酸化シリコン膜１６を形成し、かつ、酸化シリコン膜１６を形成した後には第２の絶縁膜であるライナー窒化シリコン膜８を酸化シリコン膜１６上の全面にわたって形成する工程を追加的に含んだ製造方法である。
【００３４】
そして、この製造方法を採用している場合には、ライナー窒化シリコン膜８の肩落ちが大きくなってもタングステンシリサイド膜４の側面が酸化シリコン膜１６でもって被覆されたままであり、タングステンシリサイド膜４がコンタクトホール１２内に露出することが起こらないため、ゲート電極７とコンタクトとの短絡も起こり得ないこととなる。なお、この第２の手法は、酸化シリコン膜に対してはサイドエッチが入りにくく、横方向にはエッチングしにくいという特性を利用したものであり、このような特性そのものについては一般的にも知られているところである。
【００３５】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法においては、半導体基板に電圧を印加する堆積方法、つまり、良好な段差被覆性が得られる堆積方法を採用したうえで第４の絶縁膜上に第３の絶縁膜を形成しているので、ゲート電極間の寸法が小さくてもゲート電極間に空洞が発生することは起こらず、空洞の存在に起因した第３の絶縁膜のエッチング残渣が発生することも起こらないことになる。そのため、エッチング残渣が発生していることに伴ってコンタクト抵抗が増大したり、オープン不良が発生したりすることはなくなり、コンタクト抵抗の増大やオープン不良の発生を容易に防止できるという優れた効果が得られる。
【００３６】
また、半導体基板に電圧を印加しない堆積方法を採用したうえで第２の絶縁膜上に第４の絶縁膜を形成しておいた際には、コンタクトホールを開口するエッチングによってゲート電極の端縁に位置する第２の絶縁膜が肩落ち的に除去されることが起こらず、ゲート電極の導電膜が露出することも起こらないため、コンタクトホール径が縮小化されていてもゲート電極とコンタクトとの短絡が有効に防止されることとなる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の製造方法における前段工程を示す工程断面図である。
【図２】実施の形態に係る半導体装置の製造方法における後段工程を示す工程断面図である。
【図３】本実施の形態で採用される製造方法の課題を示す工程断面図である。
【図４】課題を解決する第１の手法に係る製造方法を示す工程断面図である。
【図５】カバー酸化シリコン膜厚と窒化シリコン残膜厚との関係を示す説明図である。
【図６】課題を解決する第２の手法に係る製造方法を示す工程断面図である。
【図７】従来の形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】従来の形態に係る半導体装置の第１の不都合が発生する原因を説明する工程断面図である。
【図９】従来の形態に係る半導体装置の第２の不都合が発生する原因を説明する工程断面図である。
【符号の説明】
１ 半導体基板
２ 酸化シリコン膜（ゲート酸化膜）
３ 多結晶シリコン膜（導電膜）
４ タングステンシリサイド膜（導電膜）
５ キャップ窒化シリコン膜（第１の絶縁膜）
６ レジストパターン
７ ゲート電極
８ ライナー窒化シリコン膜（第２の絶縁膜）
９ 酸化シリコン膜（第３の絶縁膜）
１０ ＢＰＳＧ膜
１１ レジストパターン
１２ コンタクトホール
１５ カバー酸化シリコン膜（第４の絶縁膜）
１６ 酸化シリコン膜（第５の絶縁膜）
Claims (2)
- 半導体基板の表面上にゲート酸化膜を形成した後、ゲート酸化膜上に導電膜及び第１の絶縁膜を順次形成する工程と、第１の絶縁膜及び導電膜をエッチングしてゲート電極を形成した後、全面にわたる第２の絶縁膜を形成する工程と、半導体基板に電圧を印加しない堆積方法を採用して第２の絶縁膜上に第４の絶縁膜を形成する工程と、半導体基板に電圧を印加する堆積方法を採用して第４の絶縁膜上に第３の絶縁膜を形成した後、第２の絶縁膜をエッチングストッパとしながら第３の絶縁膜をエッチングしてゲート電極間にコンタクトホールを開口する工程と、コンタクトホールの底部に露出した第２の絶縁膜とゲート酸化膜とをエッチングする工程とを含んでいることを特徴とする半導体装置の製造方法。
- 請求項１に記載した半導体装置の製造方法であって、
第２の絶縁膜は窒化シリコン膜であり、第３の絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18559799A JP3666560B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18559799A JP3666560B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015596A JP2001015596A (ja) | 2001-01-19 |
| JP3666560B2 true JP3666560B2 (ja) | 2005-06-29 |
Family
ID=16173594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18559799A Expired - Fee Related JP3666560B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3666560B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7316972B2 (en) | 2002-08-30 | 2008-01-08 | Matsushita Electric Industrial Co., Ltd. | Contact hole formation method |
| KR100753098B1 (ko) * | 2004-12-28 | 2007-08-29 | 주식회사 하이닉스반도체 | 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법 |
-
1999
- 1999-06-30 JP JP18559799A patent/JP3666560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001015596A (ja) | 2001-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040806 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
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