JP4726612B2 - チャネル長の長い半導体素子の製造方法 - Google Patents

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Description

本発明は半導体装置に関し、特に、チャネル長の長い半導体素子の製造方法に関する。
サブ１００ｎｍ技術では、ＤＲＡＭのセルトランジスタに対しては、要求されるチャネル部のドーパントの濃度が、１０１８原子／ｃｍ３を超えるため、電界に基因する接合部の漏れ電流により、データのリテンション及びリフレッシュに対して要求される条件が満たされない。
したがって、一般のプレーナ型セルトランジスタをリセストチャネル(Recessed channel)構造に変えることによって有効チャネル長を増加させ、チャネル部のドーパントの濃度を１０１７原子／ｃｍ３のレベルに低くすることにより、電界を低下させている。このようなリセスゲート(Recess Gate：ＲＧ)構造が提案され、現在研究開発が積極的に行われている。
図１Ａ及び図１Ｂは、従来の技術に係るリセスゲートを有する半導体素子の製造方法を説明するための素子の構造を示す図である。なお、図１Ａ及び図１Ｂには、左側にリセスゲートに直交する方向の断面図、右側にリセスゲートに平行な方向の断面図を示した。
図１Ａに示されているように、シリコン基板１１の所定の領域にトレンチ構造の素子分離膜１２を形成する。ここで、シリコン基板１１のうち素子分離膜１２を除いた残りの領域が活性領域１３として画定される。
次に、シリコン基板１１上に犠牲酸化膜１４用の膜を形成した後、犠牲酸化膜１４上に感光膜を用いてリセスマスク１５を形成する。
次いで、リセスマスク１５をエッチングバリアとして用いて、犠牲酸化膜１４用の膜にエッチングを施し、さらに、ドライエッチングにより、シリコン基板１１の活性領域１３を所定の深さまで除去する。その処理により、リセスされた活性領域１６を形成する。
ここで、活性領域１３を選択的にドライエッチング（以下、「活性領域リセス処理」と略記する）することによりリセスされた活性領域１６を形成する際、ＩＣＰ（誘導結合プラズマ）をプラズマソースとする高密度プラズマ装置において、Ｃｌ２／ＨＢｒ／Ｏ２混合ガスのプラズマを使用する。その理由は、リセスされた活性領域１６の底部の形状に丸味を持たせるためであり、それによって、素子が動作する際、漏れ電流の発生を極力減らすことができる。
図１Ｂに示されているように、リセスマスク１５及び犠牲酸化膜１４を順に除去した後、リセスされた活性領域１６の表面を含む全面にゲート絶縁膜１７を形成する。
続いて、ゲート絶縁膜１７上にポリシリコン膜１８用の膜及びタングステンシリサイド膜１９用の膜からなるゲート配線膜用の膜を成膜した後、ゲート配線膜用の膜上にシリコン窒化膜からなるゲートハードマスク２０用の膜を蒸着する。
次いで、感光膜を用いたゲートマスク（図示せず）をエッチングバリアとして用いて選択的なドライエッチングを行い、ゲートハードマスク２０を形成した後、ゲートマスクを除去する。
次に、ゲートハードマスク２０をエッチングバリアとして用いて選択的なドライエッチングを行い、ゲートハードマスク２０、タングステンシリサイド膜１９及びポリシリコン膜１８で構成されたリセスゲート１００を形成する。
上述したように、従来の技術の場合には、リセスゲート１００は、リセスされた活性領域１６に、下部が埋め込まれ、上部がシリコン基板１１の表面上に突出した形状となっている。したがって、リセスゲート１００の下部において基板１１と接触する部分の長さ（Ｌｅｆｆ）、すなわちチャネルの有効長さが長くなっている。
しかし、従来の技術の場合には、活性領域にリセス部を形成する際、素子分離膜１２と基板１１の境界部に、鋭角状の角（図１Ａにおける符号１６Ａを参照）が発生するという問題がある。
活性領域にリセスを形成する際のエッチング、すなわち、ＩＣＰをプラズマソースとする高密度プラズマ装置において、Ｃｌ２／ＨＢｒ／Ｏ２混合ガスのプラズマを使用するエッチングでは、リセスされた活性領域１６の底部の形状に丸味を持たせることができる。しかし、素子分離膜１２と接触する箇所であるリセスされた活性領域１６の端部では、リセスされた活性領域１６の上部は縦断面形状が尖ったものとなる。このような尖った部分を便宜的に「角（つの：ホーン）」１６Ａと呼ぶことにする。この「角」１６Ａは、活性領域をリセスする際、素子分離膜１２である酸化膜がエッチングバリアとして作用し、エッチングが完全に行われないために発生する。
このように、素子分離膜１２に隣接するリセスされた活性領域１６の上部に角１６Ａが存在すると、素子が動作する際、漏れ電流が多くなり、素子のリフレッシュ特性を低下させるという問題がある。例えば、「角」１６Ａが残留するとトランジスタの特性が低下し、極めて低いしきい値電圧Ｖｔでチャネルが形成されるハンプ(Hump)現象が生じるという問題がある。
リセスゲートを有する半導体素子は、リフレッシュ特性を向上させるために提案されたものであるが、リセス部の上端部に形成される「角」によってハンプ現象が生じるため、半導体素子のリフレッシュ特性が低下するという問題がある。
本発明は、上記従来の技術の問題点を解決するために提案されたものであって、その目的は、リセスゲートを適用することなく、一般のプレーナ型トランジスタに比べて、有効チャネル長が長い半導体素子の製造方法を提供することにある。
本発明に係る半導体素子の製造方法は、複数の素子分離膜及び前記素子分離膜間に形成されたプレーナ活性領域を有するシリコン基板を準備するステップと、前記プレーナ活性領域上に、選択的エピタキシャル成長法によって突起形活性領域を形成するステップと、前記突起形活性領域を含む全面に犠牲酸化膜を形成した後、該犠牲酸化膜を除去することにより、前記突起形活性領域上部の角部に丸味を形成するステップと、前記突起形活性領域を含む表面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に、ゲート用ポリシリコン膜、ゲート用メタル膜及びハードマスクを順に形成した後エッチングを行うことにより、前記突起形活性領域の両側側面及び上面を覆うように形成されたゲートポリシリコン膜と、該ゲートポリシリコン膜の上面に形成されたメタル膜とで構成されたゲート配線膜を備えたゲートを形成するステップとを含み、前記突起形活性領域を形成するステップが、前記プレーナ活性領域上に、前記突起形活性領域を形成するための開口部を提供する絶縁膜の枠を形成するステップと、前記開口部の底部に露出した前記プレーナ活性領域の表面を洗浄するステップと、選択的エピタキシャル成長法により、前記開口部を埋め込むシリコンエピタキシャル層を形成するステップと、前記シリコンエピタキシャル層の表面を平坦化するステップと、前記絶縁膜の枠を選択的に除去するステップとを含み、前記開口部を提供する前記絶縁膜の枠を形成するステップが、前記プレーナ活性領域上に窒化膜及び酸化膜を積層するステップと、該酸化膜上にマスクパターンを形成するステップと、該マスクパターンをエッチングバリアとして用いて、エッチングにより前記酸化膜及び前記窒化膜を選択的に除去するステップと、前記マスクパターンを除去するステップとを含むことを特徴としている。
本発明に係る半導体素子の製造方法によって得られる半導体素子によれば、プレーナ型トランジスタに比べて有効チャネル長が長く、従来の技術ではリセスゲートと活性領域との間に形成される「角」部が存在しないので、有効チャネル長が長く、漏れ電流の少ない半導体素子を得ることができる。また、半導体素子の製造歩留まりを向上させることができる。
以下、本発明の属する技術分野において通常の知識を有する者が、本発明に係る技術的思想を容易に実施することができるように、本発明に係る最も好ましい実施の形態を、添付した図面を参照して詳細に説明する。
図２は、本発明の実施の形態に係る半導体素子の製造方法によって得られる素子（以下、本発明の実施の形態に係る半導体素子と略記する）の構造を示す断面図である。図２に示したように、本発明の実施の形態に係る半導体素子は、表面が平坦な活性領域であるプレーナ活性領域(Planar active region)２０１及びプレーナ活性領域２０１上に突出した活性領域である突起形活性領域(Prominence active region)２０２Ｂを有するシリコン基板３１と、シリコン基板３１のうちプレーナ活性領域２０１及び突起形活性領域２０２Ｂとゲート４００との間に形成されたゲート絶縁膜３９と、ゲート絶縁膜３９上に位置し突起形活性領域２０２Ｂを覆う形状のゲート４００とを備えている。
図２において、ゲート４００は、突起形活性領域２０２Ｂの上面及び両側面を覆い、表面が平坦なゲートポリシリコン膜４０と、ゲートポリシリコン膜４０上のゲートメタル膜４１と、ゲートメタル膜４１上のゲートハードマスク４２とが順に積層された構造となっている。ここで、ゲートポリシリコン膜４０とゲートメタル膜４１とによって、ゲート配線膜が構成されている。
突起形活性領域２０２Ｂは、エッチングにより形成されたものではなく、選択的エピタキシャル成長（ＳＥＧ）法により、プレーナ活性領域２０１の表面上に成長させたシリコンエピタキシャル層によって構成されている。その上部の角部は、丸味を帯びた形状となっている。
上述のように、本発明の実施の形態に係る半導体素子は、突起形活性領域２０２Ｂを覆うようにゲート４００が形成されており、有効チャネル長Ｌｅｆｆがゲート４００の底部の凹部によって画定される。そのために、プレーナ型トランジスタに比べて、有効チャネル長Ｌｅｆｆを長くすることができる。
上記のように、突起形活性領域２０２Ｂは、エッチングによってリセスされた形状に形成されるのではなく、選択的エピタキシャル成長（Selective Epitaxial Growth：ＳＥＧ）により突出した形状に形成されるので、先端部が尖った「角」部が形成されることがない。
図３Ａ〜図３Ｇは、本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。
図３Ａに示したように、シリコン基板３１にＳＴＩ(Shallow Trench Isolation)法を用いて素子分離膜３２を形成する。素子分離膜３２が形成されると、シリコン基板３１のうち素子分離膜３２を除いた領域が活性領域として画定される。以下、この領域を「プレーナ活性領域２０１」と記す。
次いで、図示されていないが、セルトランジスタの形成で必要な種々のイオン注入処理及び洗浄処理を行う。
次に、素子分離膜３２が形成されたシリコン基板３１の全面に、窒化膜３３及び酸化膜３４を順に積層する。ここで、窒化膜３３及び酸化膜３４は、後に実施される選択的エピタキシャル成長の際、エピタキシャル層が成長する領域を囲む枠の役割を果たす絶縁膜である。これらの絶縁膜の厚さは、例えば、窒化膜３３が１００Å〜２００Å、全体の厚さが５００Å〜１０００Åの範囲である。なお、窒化膜３３及び酸化膜３４が積層された全体の厚さが厚いほど、有効チャネル長が長くなる。
次いで、酸化膜３４上に感光膜を塗布し、露光及び現像によりパターニングを行うことにより、マスクパターン３５を形成する。ここで、マスクパターン３５は、従来の技術におけるリセスゲートの形成の際に用いられるリセスマスクのＣＤ(Critical Dimension)と同じＣＤの開口を有している。
次に、マスクパターン３５をエッチングバリアとしてエッチングを行い、マスクパターン３５の開口部に位置する酸化膜３４及び窒化膜３３を除去する。
上記一連の工程による酸化膜３４及び窒化膜３３のエッチングにより形成された開口部３６の底部には、シリコン基板３１が露出している。この底部にシリコン基板３１が露出した開口部３６が、選択的エピタキシャル成長により、ゲートが形成される領域である。
図３Ｂに示したように、マスクパターン３５を除去した後、窒化膜３３と酸化膜３４とで構成された枠（以下、「ＳＥＧ枠３００」と略記する）によって囲まれた開口部３６の底部のシリコン基板３１上に、選択的エピタキシャル成長法により、シリコンエピタキシャル層３７を形成する。
上記の選択的エピタキシャル成長法によりシリコンエピタキシャル層３７を形成する際には、ＳＥＧ枠３００内の開口部３６が十分に埋め込まれ、さらにＳＥＧ枠３００の上面に盛り上がるまで、シリコンエピタキシャル層３７を成長させる。
なお、シリコンエピタキシャル層３７を成長させるための選択的エピタキシャル成長を行う前に、例えば、ＮＨ３プラズマ洗浄法によりシリコン基板３１の表面を洗浄して、自然酸化膜などの不純物を除去しておくことが好ましく、その洗浄により、シリコンエピタキシャル層３７の特性をより向上させることができる。
次に、図３Ｃに示したように、エッチバック又は化学的機械研磨（ＣＭＰ）により、ＳＥＧ枠３００を構成する酸化膜３４の表面が露出するまで、シリコンエピタキシャル層３７を除去することにより、上面全体を平坦化する。
このようなエッチバックまたはＣＭＰ処理後には、ＳＥＧ枠３００内の開口部３６のみに平坦化されたシリコンエピタキシャル層３７Ａが残留し、シリコンエピタキシャル層３７Ａを含むウェーハ全面が均一な高さに平坦化される。
次に、図３Ｄに示したように、ＳＥＧ枠３００を構成する窒化膜３３及び酸化膜３４を順に除去する。この時、窒化膜３３及び酸化膜３４は、ウェットエッチング法によって除去することが好ましい。
例えば、酸化膜３４のウェットエッチングには、フッ化水素（ＨＦ）を含むフッ酸溶液、窒化膜３３のウェットエッチングには、リン酸（Ｈ３ＰＯ４）を含むリン酸溶液を用いることができる。
ここで、窒化膜３３は、酸化膜３４を除去する際、酸化物で形成された下部の素子分離膜３２に損傷が生じることを防止する役割を果たす。なお、シリコンエピタキシャル層３７Ａは、フッ酸を含む溶液やリン酸を含む溶液に対して選択比を持つので、ウェットエッチングの際に損傷を受けることがない。
上述のように、ＳＥＧ枠３００を除去した後の段階では、活性領域はプレーナ活性領域２０１とシリコンエピタキシャル層３７Ａとで構成されている。したがって、活性領域は、表面が平坦なプレーナ活性領域２０１と、プレーナ活性領域２０１の表面上に突出した形状を有するシリコンエピタキシャル層３７Ａで形成された活性領域とで構成される。
このシリコンエピタキシャル層３７Ａが、突起形活性領域２０２である。突起形活性領域２０２の厚さ（窒化膜３３及び酸化膜３４を合わせた厚さ）は、５００Å〜１０００Åの範囲であることが好ましい。
従来の技術では、リセス活性領域構造を形成するためのエッチング処理の際に、「角」の発生を防止することができなかった。しかし、本発明の実施の形態に係る方法の場合には、選択的エピタキシャル成長（ＳＥＧ）法により、リセス活性領域に代えて、突起形活性領域２０２を形成する。したがって、「角」の生成を防止することができるとともに、後に説明するように、有効チャネル長を長くすることができる。
次に、図３Ｅに示したように、突起形活性領域２０２を含む全面に犠牲酸化膜３８を形成する。この犠牲酸化膜３８は、突起形活性領域２０２Ｂ及びプレーナ活性領域２０１の表面をドライ酸化させることによって形成する。なお、犠牲酸化膜３８を形成する際に、突起形活性領域２０２の角部が丸味を有する形状に変わる。以下、角部に丸味を有する突起形活性領域を突起形活性領域２０２Ｂと表記する。突起形活性領域２０２Ｂの上部角部が丸味を有しているので、ゲートに電圧が印加された際、電界が角部に集中する現象が防止される。
次いで、しきい値電圧を調節するために、所定のドーズ量となるようにイオン注入を行う。
なお、犠牲酸化膜３８の形成時に、突起形活性領域２０２Ｂの角部が丸味を有するようになる理由は、突起形活性領域２０２の角部では、シリコンの酸化が他の平坦部より顕著に進行するからである。このように、犠牲酸化膜３８を形成する際に、突起形活性領域２０２の角部に丸味を持たせるためには、酸化膜の厚さを８００Å〜１０００Åの範囲とすることが好ましい。また、犠牲酸化膜３８の厚さが厚いほど、突起形活性領域２０２Ｂの角部には、より顕著に丸味が形成される。
次に、図３Ｆに示したように、犠牲酸化膜３８を除去した後、突起形活性領域２０２Ｂを含む全面にゲート絶縁膜３９を形成する。
次いで、ゲート絶縁膜３９上にゲートポリシリコン膜４０を形成する。この時、ゲートポリシリコン膜４０は、突起形活性領域２０２Ｂとシリコン基板３１との表面の凹凸に沿って形成されるので、表面に凹凸が生じる。このような表面の凹凸がある場合には、後の段階における均一なゲートメタル膜の形成及びゲートパターニングに支障をきたす。
その問題を回避するために、ゲートポリシリコン膜４０に対してＣＭＰ処理を施すことにより、ゲートポリシリコン膜４０の表面を平坦化する。
図３Ｇに示したように、表面が平坦化されたゲートポリシリコン膜４０上にゲートメタル膜４１用の膜を形成する。ここで、ゲートメタル膜４１は、ゲート電極の抵抗を低くするために設けられるものであり、タングステンシリサイド膜またはタングステン膜で形成される。
次に、ゲートメタル膜４１用の膜上に、ゲートハードマスク４２用の膜を形成する。ここで、ゲートハードマスク４２は、例えばシリコン窒化膜によって形成する。
次いで、ゲートマスク（図示せず）を用いてエッチングを行うことにより、ゲートハードマスク４２、ゲートメタル膜４１及びゲートポリシリコン膜４０で構成されたゲート４００を形成する。
図３Ｇから、形成されたゲート４００のＣＤは、活性領域を構成している突起形活性領域２０２ＢのＣＤより大きいことが分かる。また、ゲート４００の下部で画定されるチャネル領域の有効チャネル長（図３Ｇに示した符号Ｌｅｆｆ部）が長くなる。
上述の一連の工程により形成されるゲート４００は、ゲートポリシリコン膜４０が活性領域を構成する突起形活性領域２０２Ｂを完全に覆う態様、すなわち、ゲートポリシリコン膜４０が突起形活性領域２０２Ｂの両側側面及び上面を覆う形態となっているので、有効チャネル長が長い。
つまり、上述した実施の形態によれば、本発明の実施の形態に係る半導体素子は、プレーナ型トランジスタに比べて有効チャネル長さが長く、かつ、突起形活性領域２０２Ｂが選択的エピタキシャル成長法によって形成されるので、従来の技術の場合のようなリセス部がなく、素子分離膜と基板の境界部に、尖った「角」部が生じることがない。
上記のように、本発明に係る技術的思想を好ましい実施の形態によって具体的に記載したが、上記実施の形態は、その説明のためのものであり、本発明を限定するためのものでない。また、本発明に係る技術分野における通常の知識を有するものであれば、本発明の技術的思想の範囲内で様々な改良、変更が可能であることが理解されるであろう。
従来の技術に係るリセスゲートを有する半導体素子の製造方法を説明するための素子の構造を示す図であり、左側がリセスゲートに直交する方向の断面図、右側がリセスゲートに平行な方向の断面図である。 従来の技術に係るリセスゲートを有する半導体素子の製造方法を説明するための素子の構造を示す図であり、左側がリセスゲートに直交する方向の断面図、右側がリセスゲートに平行な方向の断面図である。 本発明の実施の形態に係る半導体の製造方法によって得られる素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。 本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図であり、製造過程の各段階における素子の断面構造を示している。
３１ シリコン基板
３２ 素子分離膜
３３ 窒化膜
３４ 酸化膜
３５ マスクパターン
３７、３７Ａ シリコンエピタキシャル層
３８ 犠牲酸化膜
３９ ゲート絶縁膜
４０ ゲートポリシリコン膜
４１ ゲートメタル膜
４２ ゲートハードマスク
２０１ プレーナ活性領域
２０２ 突起形活性領域
３００ ＳＥＧ枠
４００ ゲート

Claims (4)

  1. 複数の素子分離膜及び前記素子分離膜間に形成されたプレーナ活性領域を有するシリコン基板を準備するステップと、
    前記プレーナ活性領域上に、選択的エピタキシャル成長法によって突起形活性領域を形成するステップと、
    前記突起形活性領域を含む全面に犠牲酸化膜を形成した後、該犠牲酸化膜を除去することにより、前記突起形活性領域上部の角部に丸味を形成するステップと、
    前記突起形活性領域を含む表面に、ゲート絶縁膜を形成するステップと、
    該ゲート絶縁膜上に、ゲート用ポリシリコン膜、ゲート用メタル膜及びハードマスクを順に形成した後エッチングを行うことにより、前記突起形活性領域の両側側面及び上面を覆うように形成されたゲートポリシリコン膜と、該ゲートポリシリコン膜の上面に形成されたメタル膜とで構成されたゲート配線膜を備えたゲートを形成するステップとを含み、
    前記突起形活性領域を形成するステップが、
    前記プレーナ活性領域上に、前記突起形活性領域を形成するための開口部を提供する絶縁膜の枠を形成するステップと、
    前記開口部の底部に露出した前記プレーナ活性領域の表面を洗浄するステップと、
    選択的エピタキシャル成長法により、前記開口部を埋め込むシリコンエピタキシャル層を形成するステップと、
    前記シリコンエピタキシャル層の表面を平坦化するステップと、
    前記絶縁膜の枠を選択的に除去するステップとを含み、
    前記開口部を提供する前記絶縁膜の枠を形成するステップが、
    前記プレーナ活性領域上に窒化膜及び酸化膜を積層するステップと、
    該酸化膜上にマスクパターンを形成するステップと、
    該マスクパターンをエッチングバリアとして用いて、エッチングにより前記酸化膜及び前記窒化膜を選択的に除去するステップと、
    前記マスクパターンを除去するステップとを含むことを特徴とする半導体素子の製造方法。
  2. 前記絶縁膜の枠を選択的に除去するステップを、
    ウェットエッチングにより行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記洗浄するステップを、
    ＮＨ３ガスをプラズマ源とするプラズマ洗浄により行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記シリコンエピタキシャル層を平坦化するステップを、
    エッチバックまたはＣＭＰ処理により行うことを特徴とする請求項１に記載の半導体素子の製造方法。
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