JP2008166747A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】セルチャネルイオン注入によるドーピング領域とソース／ドレインイオン注入による接合領域とのオーバーラップ、及び、バルブ型リセスのバルブパターン形成のための等方性エチング時の基板の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能な半導体素子の製造方法を提供すること。
【解決手段】素子分離用パッド絶縁膜を用いて半導体基板３１Ｂに素子分離構造３４を形成するステップと、パッド絶縁膜を含む基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、ハードマスクパターンをマスクとしてパッド絶縁膜及び基板をエッチングして所定リセスパターンを形成するステップと、エッチングされたパッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域３２０を形成するステップと、所定リセスパターン上にゲートパターン３８を形成するステップとを含む。
【選択図】図３Ｆ

Description

本発明は、半導体素子の製造技術に関し、特に、バルブ型リセス（ｂｕｌｂ ｔｙｐｅ ｒｅｃｅｓｓ）を備えるリセスゲートを有する半導体素子の製造方法に関する。
半導体素子の高集積化に伴い、セルトランジスタのチャネル長が急激に減少し、いわゆる短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）が発生するため、素子の特性が低下しているが、これまでの平面型（ｐｌａｎａｒ ｔｙｐｅ）トランジスタ構造では、こうした問題の解決は難しい。
これに対し、半導体基板の活性領域の所定部分をエッチングして形成されたリセス上にゲートを形成してトランジスタを製造することによって、セルトランジスタのチャネル長を増大させることのできるリセスゲート工程が提案された。このようなリセスゲート工程を適用すれば、これまでの平面型トランジスタ構造に比べて、ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、ＢＶＤＳ（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｂｅｔｗｅｅｎ Ｄｒａｉｎ ａｎｄ Ｓｏｕｒｃｅ）、接合漏れ（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）などの特性が改善され、素子のリフレッシュ（ｒｅｆｒｅｓｈ）特性を向上することができる。
しかし、半導体素子の高集積化が継続的に要求され、素子のデザインルールが６０ｎｍ以下となると、このようなリセスゲート工程を利用しても、セルのしきい電圧（Ｖｔ：ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）マージン（ｍａｒｇｉｎ）及びリフレッシュ特性は限界に達している。これを解決するために、近年、バルブ型リセスゲートの研究が進められている。このバルブ型リセスゲートの製造工程においては、２段階のエッチングによってリセスを形成し、特に、２番目のエッチングの際にリセスの下部を球状に形成することによって、これまでのリセスゲート工程に比べ、チャネル長を増大させてリフレッシュ特性を向上させることができる。
図１Ａ〜図１Ｆは、従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を、工程の順序に従って説明するための断面図であって、特に、リセス形成後にセルチャネルイオン注入（ｃｅｌｌ ｃｈａｎｎｅｌ ｉｍｐｌａｎｔ）を実施する場合を示している。
図１Ａに示すように、パターニングされた半導体基板１１上にパターニングされた酸化膜１２及びパターニングされた窒化膜１３を形成し、素子分離用トレンチを形成する。上記の構造の形成過程を説明すると、パッド酸化膜及びパッド窒化膜を形成した後、パッド酸化膜及びパッド窒化膜を所定パターンにパターニングし、このパターンをマスクとして、露出する基板部をエッチングすることによって、素子分離用トレンチを形成する。
続いて、トレンチを形成した基板の全面に絶縁膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの処理によって、この絶縁膜がトレンチ内に埋め込まれた素子分離構造１４を形成する。
図１Ｂに示すように、パッド窒化膜１３を除去してパッド酸化膜１２を残留させる。パッド酸化膜１２は、後続のリセス形成の際に犠牲酸化膜として用いることができる。
図１Ｃに示すように、パッド酸化膜１２を含む構造全体の上に、後続のリセス形成の際にエッチングバリアとして用いられるハードマスク層１５を形成する。ハードマスク層１５は、例えば、非晶質炭素（ａｍｏｕｒｐｈｏｕｓ ｃａｒｂｏｎ）膜１５Ａ及びＳｉＯＮ膜１５Ｂを積層して形成することができる。
続いて、ハードマスク層１５上にリセス予定領域を画定するフォトレジストパターン１６を形成する。
図１Ｄに示すように、フォトレジストパターン１６をマスクとして、ハードマスク層１５をエッチングすることによって、ハードマスクパターン（図示せず）を形成する。その後、フォトレジストパターン１６を除去する。
続いて、ハードマスクパターン（図示せず）をエッチングバリアとしてパッド酸化膜１２をエッチングした後、第１のパターニングされたパッド酸化膜１２Ａを形成する。第１のパターニングされたパッド酸化膜１２Ａによって露出する半導体基板１１をエッチングして垂直形状を有するリセス１１０Ａ、すなわち、側壁が半導体基板１１の表面に垂直なリセス１１０Ａを形成する。以下、このリセス１１０Ａをネックパターン（ｎｅｃｋ ｐａｔｔｅｒｎ）という。ここで、符号１１Ａは、第１のパターニングされた半導体基板を表す。
続いて、ハードマスクパターン（図示せず）を除去した後、ネックパターン１１０Ａを含む基板全面に、後続のバルブパターン１１０Ｂ形成の際のエッチングバリアとして作用するスペーサ絶縁膜１７を形成する。
図１Ｅに示すように、スペーサ絶縁膜１７を全面エッチングする。スペーサ絶縁膜１７の全面エッチングは、露出したネックパターン１１０Ａ下の第１のパターニングされた半導体基板１１Ａを等方性エッチングして球状を有するリセス、すなわち、バルブパターン１１０Ｂを形成する処理である。したがって、ネックパターン１１０Ａ及びバルブパターン１１０Ｂがバルブ型リセス１１０を形成する。符号１１Ｂは、第２のパターニングされた半導体基板を表す。
続いて、Ｖｔスクリーン酸化膜（図示せず）形成後、しきい電圧調節のためのセルチャネルイオン注入を実施して、第２のパターニングされた半導体基板１１Ｂの所定領域にドーピング領域１２０を形成する。
図１Ｆに示すように、洗浄処理を実施してパッド酸化膜１２及びエッチング残留物を除去した後、バルブ型リセス１１０を含む第２のパターニングされた半導体基板１１Ｂの全面にゲート酸化膜（図示せず）を形成し、バルブ型リセス１１０に一部が埋め込まれ、残りは、第２のパターニングされた半導体基板１１Ｂの上に突き出たゲートパターン１８を形成する。ゲートパターン１８は、例えば、ポリシリコン膜１８Ａ、タングステンシリサイド膜１８Ｂ及びゲートハードマスク窒化膜１８Ｃが積層されて形成される。
続いて、ソース／ドレインイオン注入（ｓｏｕｒｃｅ／ｄｒａｉｎ ｉｍｐｌａｎｔ）処理を行い、接合領域１３０を形成することによってバルブ型リセスゲートを有する半導体素子の製造が完了する。
図２Ａ〜図２Ｆは、従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を、工程の順序に従って説明するための断面図であって、特に、リセス形成前にセルチャネルイオン注入を行なう場合を示している。以下、図２Ａ〜２Ｆの工程のうち、図１Ａ〜１Ｆの工程と同じ部分は、図１Ａ〜１Ｆを参照して説明を簡略にする。
図２Ａに示すように、パターニングされた半導体基板２１に、パターニングされたパッド酸化膜２２、パターニングされたパッド窒化膜２３及び素子分離構造２４を形成する（図１Ａ参照）。
図２Ｂに示すように、パターニングされたパッド窒化膜２３を除去し、続いて、Ｖｔスクリーン酸化膜（図示せず）の形成のために、その前に湿式洗浄処理によってパターニングされたパッド酸化膜２２を除去する。
続いて、パターニングされたパッド酸化膜２２を除去することによって露出した、パターニングされた半導体基板２１に対し、Ｖｔスクリーン酸化処理を行って、Ｖｔスクリーン酸化膜（図示せず）を形成した後、しきい電圧調節のためのセルチャネルイオン注入を行なってパターニングされた半導体基板２１の所定領域にドーピング領域２１０を形成する。
続いて、パターニングされた半導体基板２１上に後続のリセス形成のための犠牲酸化膜２５を形成する。
図２Ｃに示すように、犠牲酸化膜２５上に、非晶質炭素膜２６Ａ及びＳｉＯＮ膜２６Ｂを積層したハードマスク層２６が形成され、リセス予定領域を画定するフォトレジストパターン２７がハードマスク層２６に形成される（図１Ｃ参照）。
図２Ｄに示すように、フォトレジストパターン２７をマスクとして、ハードマスク層２６、犠牲酸化膜２５及びパターニングされた半導体基板２１をエッチングしてネックパターン２２０Ａを形成する。ハードマスク層２６がエッチングされて形成されたハードマスクパターン（図示せず）をエッチングバリアとしてエッチングすることによって、パターニングされた犠牲酸化膜２５Ａ、第１のパターニングされた半導体基板２１Ａが得られる。そして、後続のバルブパターン形成のためのスペーサ絶縁膜２８を形成する（図１Ｄ参照）。
図２Ｅに示すように、スペーサ絶縁膜２８を利用して露出したネックパターン２２０Ａ下の第１のパターニングされた半導体基板２１Ａを等方性エッチングする。その結果、バルブパターン２２０Ｂを形成する。これによって、バルブパターン２２０Ｂ及びネックパターン２２０Ａを備えたバルブ型リセス２２０が形成される（図１Ｅ参照）。
図２Ｆに示すように、洗浄処理後、バルブ型リセス２２０を含む第１のパターニングされた半導体基板２１Ａの全面にゲート酸化膜（図示せず）を形成し、ポリシリコン膜２９Ａ、タングステンシリサイド膜２９Ｂ及びゲートハードマスク窒化膜２９Ｃが積層されたゲートパターン２９を形成した後、ソース／ドレインイオン注入による接合領域２３０を形成する（図１Ｆ参照）。
図１Ａ〜１Ｆ及び図２Ａ〜２Ｆから分かるように、従来技術に係るバルブ型リセスゲートを有する半導体素子の製造工程には、２つの問題点がある。
まず、セルチャネルイオン注入によるドーピング領域１２０、２１０の分布においては、チャネル領域以外の部分にまでドーパント（ｄｏｐａｎｔ）が無駄に存在し、後続のソース／ドレインイオン注入による接合領域１３０、２３０とオーバーラップする部分Ａ、Ｂが発生する。このようなオーバーラップＡ、Ｂ（図１Ｆ及び図２Ｆ参照）による電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）の増加により、接合漏れが増加し、素子のリフレッシュ特性が低下するという問題がある。
また、バルブパターン１１０Ｂ、２２０Ｂの形成のためのエッチングを行う際にバリアとして利用されるスペーサ絶縁膜１７、２８の厚さが薄いため、相対的に等方性エッチングのエッチング率（速度）が高すぎることになり、エッチングを行う際に第１のパターニングされた半導体基板１１Ａ、２１Ａの上面が損傷を受ける問題がある。スペーサ絶縁膜１７、２８下に存在するパッド酸化膜１２又は犠牲酸化膜２５は、このような損傷を防止するには十分ではない。
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、素子分離を行う際に用いられるパッド窒化膜を残留させることによって、セルチャネルイオン注入によるドーピング領域と後続のソース／ドレインイオン注入による接合領域とのオーバーラップを防止し、また、バルブ型リセスのバルブパターン形成のための等方性エチングを行う際の基板上面の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能な半導体素子の製造方法を提供することにある。
上記の目的を達成するために、本発明の第１の半導体素子の製造方法は、素子分離用のパッド絶縁膜を用いて半導体基板に素子分離構造を形成するステップと、前記パッド絶縁膜を含む前記半導体基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、該ハードマスクパターンをマスクとして前記パッド絶縁膜及び前記半導体基板をエッチングして所定リセスパターンを形成するステップと、前記エッチングされたパッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域を形成するステップと、前記所定リセスパターン上にゲートパターンを形成するステップとを含む。
また、上記の目的を達成するために、本発明の第２の半導体素子の製造方法は、素子分離用のパッド絶縁膜を用いて半導体基板に素子分離構造を形成するステップと、前記パッド絶縁膜を含む前記半導体基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、該ハードマスクパターンをマスクとして前記パッド絶縁膜及び前記基板をエッチングしてバルブ型リセスのネックパターンを形成するステップと、該ネックパターンの側壁にスペーサを形成するステップと、前記エッチングされたパッド絶縁膜及び前記スペーサをエッチングバリアとして前記ネックパターンの下の前記半導体基板を等方性エッチングしてバルブ型リセスのバルブパターンを形成するステップと、前記ネックパターン及び前記バルブパターンで構成された前記バルブ型リセス上にゲートパターンを形成するステップとを含む。
本発明に係る半導体素子の製造方法は、素子分離の際に用いられるパッド窒化膜を残留させることによって、セルチャネルイオン注入によるドーピング領域と後続のソース／ドレインイオン注入による接合領域とのオーバーラップを防止し、また、バルブ型リセスのバルブパターン形成のための等方性エッチングの際の半導体基板上の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能となるという効果を奏する。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図３Ａ〜図３Ｆは、本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を、工程の順序に従って説明するための断面図である。
図３Ａに示すように、パターニングされた半導体基板３１上にパターニングされたパッド酸化膜３２及びパターニングされたパッド窒化膜３３を形成し、素子分離用トレンチをパターニングされた半導体基板３１に形成する。パターニングされたパッド酸化膜３２及びパターニングされたパッド窒化膜３３は、素子分離の際に用いられるパッド絶縁膜の役割を果す。上の構造の形成過程を説明すると、半導体基板３１上にパッド酸化膜とパッド窒化膜とを順に形成した後、所定パターンにパターニングし、このパターンをマスクとして露出する基板部（半導体基板３１）をエッチングすることによって素子分離用トレンチを形成する。
続いて、形成されたトレンチを含むパターニングされた半導体基板３１全面に絶縁膜を形成した後、パターニングされたパッド窒化膜３３が露出するまで平坦化エッチングを行い、この絶縁膜がトレンチ内に埋め込まれた素子分離構造３４を形成する。平坦化エッチングは、例えば、ＣＭＰによって行われる。
このときに形成されるパッド窒化膜３３は、従来技術に係る半導体素子の製造工程とは異なり、素子分離構造３４形成後に除去せず、後続のリセス形成及びセルチャネルイオン注入に用いる。特に、パッド窒化膜３３は、後続のセルチャネルイオン注入のイオン注入バリアとして作用するように、高い密度、例えば３．２ｇ／ｃｍ３程度の密度を有するように形成することができる。
図３Ｂに示すように、パターニングされたパッド窒化膜３３を有する全体構造上に、後続のリセス形成の際にエッチングバリアとして作用するハードマスク層３５を形成する。本明細書においては、一例として非晶質炭素膜３５Ａ及びＳｉＯＮ膜３５Ｂが積層されたハードマスク層３５を用いる。しかし、非晶質炭素膜３５Ａ及びＳｉＯＮ膜３５Ｂが積層されたハードマスク層３５の代わりにポリシリコン膜で形成したハードマスク層又は窒化膜で形成されたハードマスク層を用いることができる。
続いて、ＳｉＯＮ膜３５Ｂ上にリセス予定領域を画定するフォトレジストパターン３６を形成する。フォトレジストパターン３６の下には、露光の際の反射を防止するための反射防止膜（図示せず）を介在させることもできる。
図３Ｃに示すように、フォトレジストパターン３６をマスクとしてＳｉＯＮ膜３５Ｂ及び非晶質炭素膜３５Ａをエッチングし、エッチングされたＳｉＯＮ膜（図示せず）及び非晶質炭素膜（図示せず）で構成されたハードマスクパターン（図示せず）を形成した後、フォトレジストパターン３６を除去する。
続いて、このハードマスクパターン（図示せず）をエッチングバリアとして、パターニングされたパッド窒化膜３３及びパターニングされたパッド酸化膜３２をエッチングする。このエッチングによって形成される第１のパターニングされたパッド窒化膜３３Ａ及び第１のパターニングされたパッド酸化膜３２Ａによって露出するパターニングされた半導体基板３１をエッチングし、垂直形状を有する後続のバルブ型リセスのネックパターン３１０Ａを形成する。ネックパターン３１０Ａは、好ましくは、４００Å〜１０００Åの範囲の深さに形成することができる。ここでパターニングされた半導体基板を第１のパターニングされた半導体基板と称し、符号３１Ａで表す。
続いて、ハードマスクパターン（図示せず）を除去した後、ネックパターン３１０Ａを含む基板の全面に、後続のバルブパターンを形成する際にエッチングバリアとして作用するスペーサ絶縁膜３７を形成する。スペーサ絶縁膜３７は、例えば、ＨＴＯ（Ｈｏｔ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）酸化膜であり、３０Å〜７０Åの範囲の厚さに形成することができる。
図３Ｄに示すように、Ｖｔスクリーン酸化膜（図示せず）の形成後、しきい電圧調節のためのセルチャネルイオン注入を実施する。このとき、残留する第１のパターニングされたパッド窒化膜３３Ａは、イオン注入のバリアとして作用することによって、チャネル領域以外の部分、すなわち、ＳＮＣ（Ｓｔｏｒａｇｅ Ｎｏｄｅ Ｃｏｎｔａｃｔ）領域やＢＬＣ（Ｂｉｔ Ｌｉｎｅ Ｃｏｎｔａｃｔ）領域へのイオン注入を防止する。したがって、セルチャネルイオン注入によるドーピング領域は、チャネル領域に限定されるが、これをローカル（ｌｏｃａｌ）チャネル領域３２０という。このとき、セルチャネルイオン注入の際に傾斜（ｔｉｌｔ）及び回転（ｒｏｔａｔｉｏｎ）を調節してローカルチャネル領域３２０のドーパント濃度をさらに増加させることによって、チャネルのしきい電圧を高めることができる。例えば、セルチャネルイオン注入は４度〜８度の範囲の傾斜及び０度〜１８０度の範囲の回転によって行われる。
図３Ｅに示すように、スペーサ絶縁膜３７を全面エッチングしてネックパターン３１０Ａの側壁を保護するスペーサ（図示せず）を形成し、かつ、ネックパターン３１０Ａ下の第１のパターニングされた半導体基板３１Ａを露出させた後、このスペーサ及び第１のパターニングされたパッド窒化膜３３Ａをバリアとして、露出するネックパターン３１０Ａ下の第１のパターニングされた半導体基板３１Ａを等方性エッチングして、球状を有するバルブパターン３１０Ｂを形成する。これによって、バルブパターン３１０Ｂ及びネックパターン３１０Ａを備えるバルブ型リセス３１０が形成される。バルブパターン３１０Ｂは、好ましくは、４００Å〜１０００Åの範囲の深さに形成することができる。ここで、符号３１Ｂは、第２のパターニングされた半導体基板を表す。
上述のように、スペーサ絶縁膜３７は、３０Å〜７０Åの範囲程度の厚さに薄く形成され、その上、全面エッチングされるため、後続の等方性エッチングの際に第１のパターニングされた半導体基板３１Ａ上の損傷を防止することは難しいため、スペーサ絶縁膜３７の代わりに、残留する第１のパターニングされたパッド窒化膜３３Ａが、第１のパターニングされた半導体基板３１Ａ上の損傷を防止する役割を果す。
続いて、湿式洗浄処理を実施して、残留する第１のパターニングされたパッド窒化膜３３Ａ、第１のパターニングされたパッド酸化膜３２Ａ及びエッチング残留物などを除去する。
その結果、バルブ型リセス３１０の下にのみローカルチャネル領域３２０が存在するようになる。
図３Ｆに示すように、バルブ型リセス３１０を含む第２のパターニングされた半導体基板３１Ｂの全面にゲート酸化膜（図示せず）を形成し、バルブ型リセス３１０に一部が埋め込まれ、残りの一部は、第２のパターニングされた半導体基板３１Ｂの上に突き出るゲートパターン３８を形成する。ゲートパターン３８は、例えば、パターニングされたポリシリコン膜３８Ａ、パターニングされたタングステンシリサイド膜３８Ｂ及びパターニングされたゲートハードマスク窒化膜３８Ｃを積層して形成する。ゲートパターン３８の形成過程を説明すると、ポリシリコン膜、タングステンシリサイド膜、ゲートハードマスク窒化膜を順に積層した後、マスク及びエッチング処理を介してパターニングされたポリシリコン膜３８Ａ、パターニングされたタングステンシリサイド膜３８Ｂ、及びパターニングされたゲートハードマスト窒化膜３８Ｃを形成する。
続いて、ソース／ドレインイオン注入を行なって、接合領域３３０を形成する。
上述の図３Ａ〜図３Ｆの工程の結果、形成された本発明に係るバルブ型リセスゲートを有する半導体素子には、接合領域３３０とローカルチャネル領域３２０とのオーバーラップが発生しないことが分かる。したがって、電界の減少及び接合漏れの減少を実現することができ、素子のリフレッシュ特性を改善することができる。また、バルブ型リセス３１０をエッチングする際に残留するパッド窒化膜３３が、半導体基板３１上の損傷を防止する役割を果すことによって、バルブ型リセスゲート形成の安定化を可能とする。
上述の本発明による半導体素子の製造方法は、素子分離の際に用いられるパッド窒化膜を残留させることによって、セルチャネルイオン注入によるドーピング領域と後続のソース／ドレインイオン注入による接合領域とのオーバーラップを防止し、また、バルブ型リセスのバルブパターン形成のための等方性エッチングの際の半導体基板上の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能となるという効果を奏する。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
すなわち、上述の本発明の一実施形態によると、素子分離用パッド窒化膜をセルチャネルイオン注入のバリア及びバルブ型リセスのバルブパターン形成の際のエッチングバリアとして用いているが、本発明は、これに限定されるものではなく、素子分離用パッド窒化膜をセルチャネルイオン注入のバリアとして用い、又は、バルブ型リセスのバルブパターン形成の際にエッチングバリアとして用いる技術は、それぞれ、本発明の技術的範囲に含まれる。また、素子分離用パッド窒化膜は、バルブ型リセスの他に、さらに別のリセスパターン下のローカルチャネル領域形成のためのイオン注入バリアとして利用することができる。
従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 従来技術に係るバルブ型リセスゲートを有する半導体素子のさらに別の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。
符号の説明
３１ 半導体基板
３１Ａ 第１のパターニングされた半導体基板
３２Ｂ 第２のパターニングされた半導体基板
３２ パッド酸化膜
３２Ａ 第１のパターニングされたパッド酸化膜
３３ パッド窒化膜
３３Ａ 第１のパターニングされたパッド窒化膜
３４ 素子分離構造
３５ ハードマスク層
３５Ａ 非晶質炭素膜
３５Ｂ ＳｉＯＮ膜
３６ フォトレジストパターン
３７ スペーサ絶縁膜
３８ ゲートパターン
３８Ａ ポリシリコン膜
３８Ｂ タングステンシリサイド膜
３８Ｃ ゲートハードマスク窒化膜
３１０ バルブ型リセス
３１０Ａ ネックパターン
３１０Ｂ バルブパターン
３２０ ローカルチャネル領域
３３０ 接合領域

Claims (21)

  1. 素子分離用のパッド絶縁膜を用いて半導体基板に素子分離構造を形成するステップと、
    前記パッド絶縁膜を含む前記半導体基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、
    該ハードマスクパターンをマスクとして前記パッド絶縁膜及び前記半導体基板をエッチングして所定リセスパターンを形成するステップと、
    前記エッチングされたパッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域を形成するステップと、
    前記所定リセスパターン上にゲートパターンを形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記素子分離構造を形成する前記ステップが、
    前記半導体基板にパッド酸化膜及びパッド窒化膜を形成するステップと、
    前記パッド酸化膜及び前記パッド窒化膜を所定パターンとしてパターニングするステップと、
    該パターニング後に露出する前記半導体基板をエッチングして素子分離用のトレンチを形成するステップと、
    該トレンチを含む前記半導体基板の全面に絶縁膜を形成するステップと、
    前記パッド窒化膜が露出するまで前記絶縁膜を平坦化エッチングするステップと
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記パッド絶縁膜が窒化膜を備えることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記ハードマスクパターンが、非晶質炭素膜及びＳｉＯＮ膜が積層されて形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記ハードマスクパターンが、ポリシリコン膜又は窒化膜を備える膜として形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記セルチャネルイオン注入が、
    ４度〜８度の範囲の傾斜（ｔｉｌｔ）及び０度〜１８０度の範囲の回転（ｒｏｔａｔｉｏｎ）を有する条件の下で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記ゲートパターンが、ポリシリコン膜、タングステンシリサイド膜及びゲートハードマスク窒化膜が積層されて形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記ゲートパターンを形成する前記ステップ後に、ソース／ドレインイオン注入を行って接合領域を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 素子分離用のパッド絶縁膜を用いて半導体基板に素子分離構造を形成するステップと、
    前記パッド絶縁膜を含む前記半導体基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、
    該ハードマスクパターンをマスクとして前記パッド絶縁膜及び前記基板をエッチングしてバルブ型リセスのネックパターンを形成するステップと、
    該ネックパターンの側壁にスペーサを形成するステップと、
    前記エッチングされたパッド絶縁膜及び前記スペーサをエッチングバリアとして前記ネックパターンの下の前記半導体基板を等方性エッチングしてバルブ型リセスのバルブパターンを形成するステップと、
    前記ネックパターン及び前記バルブパターンで構成された前記バルブ型リセス上にゲートパターンを形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  10. 前記素子分離構造を形成するステップが、
    前記半導体基板にパッド酸化膜及びパッド窒化膜を形成するステップと、
    前記パッド酸化膜及び前記パッド窒化膜を所定パターンにパターニングするステップと、
    該パターニング後に露出する前記半導体基板をエッチングして素子分離用のトレンチを形成するステップと、
    該トレンチを含む前記半導体基板の全面に絶縁膜を形成するステップと、
    前記パッド窒化膜が露出するまで前記絶縁膜を平坦化エッチングするステップと
    を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記パッド絶縁膜が窒化膜を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記ハードマスクパターンが、非晶質炭素膜及びＳｉＯＮ膜が積層されて形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記ハードマスクパターンが、ポリシリコン膜又は窒化膜を備える膜で形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記バルブ型リセスのネックパターンが、４００Å〜１０００Åの範囲の深さに形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  15. 前記バルブ型リセスのバルブパターンが、４００Å〜１０００Åの範囲の深さに形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  16. 前記ネックパターンの側壁にスペーサを形成する前記ステップが、
    前記パッド絶縁膜及び前記ネックパターンを含む基板の全面に前記スペーサ形成のためのスペーサ用絶縁膜を形成するステップと、
    該スペーサ用絶縁膜を全面エッチングするステップと
    を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  17. 前記スペーサ用絶縁膜が、ＨＴＯ（Ｈｏｔ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）酸化膜であって、３０Å〜７０Åの範囲の厚さに形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記ゲートパターンが、ポリシリコン膜、タングステンシリサイド膜及びゲートハードマスク窒化膜が積層されて形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  19. 前記バルブ型リセスのネックパターンを形成する前記ステップの後、
    前記パッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  20. 前記セルチャネルイオン注入が、
    ４度〜８度の範囲の傾斜及び０度〜１８０度の範囲の回転を有する条件の下で行われることを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記ゲートパターンを形成する前記ステップの後、
    ソース／ドレインイオン注入を行って接合領域を形成するステップをさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
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