JP2009088522A - 半導体装置のリセスゲート製造方法 - Google Patents
半導体装置のリセスゲート製造方法 Download PDFInfo
- Publication number
- JP2009088522A JP2009088522A JP2008248821A JP2008248821A JP2009088522A JP 2009088522 A JP2009088522 A JP 2009088522A JP 2008248821 A JP2008248821 A JP 2008248821A JP 2008248821 A JP2008248821 A JP 2008248821A JP 2009088522 A JP2009088522 A JP 2009088522A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- recess
- region
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 144
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 230000009977 dual effect Effects 0.000 claims abstract description 8
- 239000007789 gas Substances 0.000 claims description 44
- 239000000460 chlorine Substances 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 12
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052801 chlorine Inorganic materials 0.000 claims description 6
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052794 bromium Inorganic materials 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002156 mixing Methods 0.000 claims description 4
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 claims description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 2
- 238000003475 lamination Methods 0.000 abstract 1
- 238000009616 inductively coupled plasma Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 238000013400 design of experiment Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- GZZMEFFUSRGCNW-UHFFFAOYSA-N [Br].[Br] Chemical compound [Br].[Br] GZZMEFFUSRGCNW-UHFFFAOYSA-N 0.000 description 1
- WBLXMRIMSGHSAC-UHFFFAOYSA-N [Cl].[Cl] Chemical compound [Cl].[Cl] WBLXMRIMSGHSAC-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
【課題】リセスゲート工程中にリセス領域のエッチング工程で尖状のホーン(Horn)が発生することを抑制できる半導体装置のリセスゲート製造方法を提供すること。
【解決手段】シリコン基板21をエッチングし、活性領域を画定するトレンチ22を形成するステップと、該トレンチをギャップフィルする素子分離膜23を形成するステップと、前記活性領域のチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁(エッチングマスク)として前記チャネル予定領域を1次エッチングおよび2次エッチング(前記2次エッチングは前記非晶質カーボン膜を取除いた後に行う)の順序でエッチングし、デュアルプロファイルを有するリセス領域100を形成するステップとを含む。
【選択図】図4E
【解決手段】シリコン基板21をエッチングし、活性領域を画定するトレンチ22を形成するステップと、該トレンチをギャップフィルする素子分離膜23を形成するステップと、前記活性領域のチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁(エッチングマスク)として前記チャネル予定領域を1次エッチングおよび2次エッチング(前記2次エッチングは前記非晶質カーボン膜を取除いた後に行う)の順序でエッチングし、デュアルプロファイルを有するリセス領域100を形成するステップとを含む。
【選択図】図4E
Description
本発明は半導体の製造技術に関し、特に半導体装置のリセスゲート製造方法に関する。
半導体装置の製造において、平面ゲート(Planar Gate)の形成方法は、ゲートを平坦な活性領域上に形成する方法である。しかし、パターンサイズの縮小化によりチャネル長が減少し、基板のイオン注入ドーピング(Implant doping)濃度が増加することに伴って電界の増加に起因した接合漏れにより素子のリフレッシュ特性を確保することが困難になっている。
これを改善するためのゲート形成方法として、活性領域のエッチング後にゲートを形成する3次元リセスゲート(Recess Gate)の工程が新たな代案として提示されている。リセスゲートの工程を適用すればチャネル長の増加およびイオン注入ドーピング濃度の減少が可能になり、素子のリフレッシュ特性を大きく改善することができる。
図1Aないし図1Cは、従来技術に係る半導体装置のリセスゲート製造方法を示した図である。ここで、各図面の右側には、ラインI−I’に沿った断面図を示す。
図1Aに示すように、シリコン基板11の素子分離領域をエッチングしてトレンチ12を形成し、トレンチ12に素子分離膜13を形成する。かかる工程をSTI(Silicon Trench Isolation)工程という。
次に、非晶質カーボン膜14を形成した後、非晶質カーボン膜14上にリセス領域の形成用マスク工程を行ってフォトレジストパターン15を形成する。
次に、フォトレジストパターン15をエッチング障壁(エッチングマスク)として非晶質カーボン膜14をエッチングする。
図1Bに示すように、非晶質カーボン膜14をエッチング障壁としてシリコン基板11をエッチングして、トランジスタのチャネルの役割を行うリセス領域(Recess region)16を形成する。リセス領域16は、リセスチャネル(Recess channel)とも称される。
図1Cに示すように、リセス領域16に形成されたシリコン基板11上にゲート絶縁膜17を形成する。次に、リセス領域16を完全に埋め込むようにゲート絶縁膜17上に導電膜を蒸着してからエッチングしてゲート電極18を形成する。
しかし、半導体素子の超微細パターン化が行われる過程で、3次元リセスゲートのリセス領域を形成できるサイズの減少によって、プラズマエッチングにおいてリセス領域16のボトムプロファイル(Bottom profile)は、V字型のプロファイルを成す。これに伴い素子分離膜13と隣接する領域ではホーン(Horn、図面符号「H」参照)というシリコン残留物(Si residue)が尖状に残留する現象(Horn high effect)が発生する。このようなシリコン残留物は、非晶質カーボン膜のカーボンが再蒸着(Redeposition)したポリマー(Polymer)によって発生する。
図2は、従来技術に係る尖状ホーンを示したSEM写真であって、素子分離膜と隣接する上部領域でホーンが尖状に残留していることが分かる。
尖状ホーン(H)は、後続のゲート絶縁膜17の特性の劣化をまねく。尖状ホーン(H)はストレスの集中ポイントとなり、漏れ電流ソースとして作用し、素子製造時に歩留まりを低下させるなどの問題によってDRAM生産を困難にする。
このような尖状ホーン(H)の原因は、素子分離膜13がギャップフィルされる、即ち埋め込まれるトレンチ12の側壁の傾斜角度(以下、側壁角度と記す)を90゜以下に形成するとき(図3参照)、リセス領域16のプロファイルがV字型を成すことによって発生する。
図3は、従来技術に係る素子分離膜がギャップフィルされたトレンチの側壁角度(STI Angle)を表すSEM写真であって、トレンチが90゜以下(より具体的には85°以下)の角度を有して形成されたことが分かる。
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、リセスゲートの工程中に、リセス領域のエッチング工程で尖状ホーンが発生することを抑制できる半導体装置のリセスゲート製造方法を提供することにその目的がある。
また、本発明の他の目的は、リセスチャネルの線幅を減少させつつも、チャネル長をより増加させることができる半導体装置のリセスチャネル形成方法を提供することにある。
上記の目的を達成するために、本発明の第1の半導体装置のリセスゲート製造方法は、シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、該トレンチをギャップフィルする素子分離膜を形成するステップと、前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁として、前記チャネル予定領域を1次エッチングおよび2次エッチングの順序でエッチングし、デュアルプロファイルを有するリセス領域を形成するステップとを含み、前記2次エッチングは、前記非晶質カーボン膜を取除いた後に行われることを特徴とする。好ましくは、前記2次エッチング後に、前記リセス領域の側面を更に拡張するための3次エッチングをインサイチュで行うステップを更に含む。好ましくは、前記リセス領域を形成する前記ステップが、前記非晶質カーボン膜をエッチング障壁として前記1次エッチングを行い、第1リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記酸化膜をエッチング障壁として前記2次エッチングを行い、前記第1リセス領域より更に広い第2リセス領域を形成するステップとを含む。
そして、本発明の第1の半導体装置のリセスチャネル形成方法は、半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として前記チャネル予定領域をエッチングして、第1リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記保護膜をエッチング障壁として前記第1リセス領域の底面をエッチングして、第2リセス領域を形成するステップとを含むことを特徴とする。
また、本発明の第2の半導体装置のリセスゲート製造方法は、シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、該トレンチ内部に素子分離膜を形成するステップと、前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を1次エッチングして第1リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記酸化膜をエッチング障壁として、前記第1リセス領域の底面を2次エッチングし、前記第1リセス領域よりも広い第2リセス領域を形成するステップとを含むことを特徴とする。
そして、本発明の第2の半導体装置のリセスチャネル形成方法は、半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を1次エッチングして第1リセス領域を形成するステップと、前記非晶質カーボン膜を除去するステップと、前記保護膜をエッチング障壁として、前記第1リセス領域の底面を2次エッチングし、前記第1リセス領域よりも広い第2リセス領域を形成するステップとを含むことを特徴とする。
本発明によれば、半導体装置におけるホーンを最小化することができ、これによって漏れ電流を抑制し、素子のリフレッシュ特性を向上させることができる。したがって、半導体装置の製造において歩留まりの向上、コストの減少などが可能になる。
また、STI工程時においてトレンチの側壁角度を90゜以下に形成する場合であっても、リセス領域のホーンを最小化することが可能である。したがって、ゲート絶縁膜の特性劣化およびそれによるストレスの集中を防止できる効果がある。
また、デュアルプロファイルを有するリセス領域を形成することによって、チャネル長をより一層増加させることができる効果がある。
更に、ホーンの減少とともにパスゲートの形成される領域の素子分離膜の損失を最小化できる。したがって、半導体装置の特性を向上させることができる効果がある。
以下、本発明が属する技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするため、本発明の好ましい実施形態を紹介する。
本発明の実施形態において、リセス領域(またはリセスチャネル)を形成するためのリセスエッチング工程時に、保護膜(酸化膜)および非晶質カーボン膜が積層されたハードマスク膜をエッチング障壁として用いる。このとき、リセスエッチング工程は、非晶質カーボン膜をエッチング障壁として用いた1次リセスエッチングと、保護膜をエッチング障壁として用いた2次リセスエッチングとに区分される。1次リセスエッチングおよび2次リセスエッチングは、エッチングガス、圧力、ソースパワーおよびバイアスパワーを同一にして行うものの、2次リセスエッチングの前に非晶質カーボン膜を予め取除く。このように非晶質カーボン膜のない状態で2次リセスエッチングを行うと、1次リセスエッチングよりもポリマーの発生量が減り、より広いリセス領域を形成することができ、素子分離膜と隣接する領域で尖状ホーンの発生を防止することができる。
図4Aないし図4Fは、本発明の実施形態に係る半導体装置のリセスゲート製造方法を説明するための断面図である。ここで、各図面の右側には、ラインII―II’に沿った断面図を示す。
図4Aに示すように、STI(Shallow Trench Isolation)工程によって、シリコン基板21にトレンチ22を埋め込んだ形の素子分離膜23を形成する。トレンチ22により活性領域が画定され、トレンチ22の側壁角度は90°以下になりうる。
次に、シリコン基板21の上部にハードマスク膜24を形成する。ここで、ハードマスク膜24は、酸化膜(Oxide)または非晶質カーボン膜(Amorphous Carbon)を備えることができる。好ましくは、ハードマスク膜24は、酸化膜24Aおよび非晶質カーボン膜24Bを積層して形成することができる。酸化膜24Aは、シリコン基板21の表面を保護するための保護膜の役割をも果たす。
次に、ハードマスク膜24上に反射防止膜(ARC)25を形成した後、リセス領域形成用のマスク工程を行ってフォトレジストパターン26を形成する。ここで、反射防止膜25は、有機反射防止膜(Organic Bottom Anti Reflective Coating Layer;OBARC)を使用し得る。
図4Bに示すように、フォトレジストパターンをエッチング障壁として反射防止膜25およびハードマスク膜24をエッチングする。このような一連のエッチング工程は、CCP(Capacitively Coupled Plasma)またはMERIE(Magnetically Enhanced Reactive Ion Etching)タイプのプラズマソースを用いて行う。反射防止膜25および非晶質カーボン膜24Bは、N2ガスとO2ガスとが混合したプラズマを用い、ソースパワーおよびバイアスパワーを同時に印加しつつエッチングを行う。非晶質カーボン膜24Bのエッチングは、酸化膜24Aをエッチング停止膜として行う。次に、酸化膜24Aは、CFX(例えば、CF4)またはCHFX(例えば、CHF3)で表されるガスのうちから選択されたいずれか1つのガスとO2ガスとを混合したプラズマを用いてエッチングを行う。
図4Cに示すように、フォトレジストパターン26および残っている反射防止膜25’を取除く。次に、残っている非晶質カーボン膜24B’をエッチング障壁として、シリコン基板21を一定の深さにエッチングする1次リセスエッチングを行う。第1リセス領域27は、前記1次リセスエッチングによって形成される。1次リセスエッチングは、TCP(Transformer Couled Plasma)またはICP(Inductively Coupled Plasma)タイプのプラズマソースを利用し、塩素(Chlorine)系のガスとブロム(臭素、Bromine)系のガスとを混合して行う。例えば、1次リセスエッチングは、HBr対Cl2の流量比率を約5:1にし、0.67Pa〜2.67Pa(5mTorr〜20mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワーおよび100V〜300Vの範囲のバイアスパワー(電圧)を印加して行うことが好ましい。
上述した1次リセスエッチングによって、第1リセス領域27は、垂直プロファイル(Vertical profile)を有し、その深さは200Å〜500Å程度になる。他の実施形態において、1次リセスエッチングは、非晶質カーボン膜24Bのエッチングが行われたチャンバーにおいてインサイチュで行うことができる。
図4Dに示すように、1次リセスエッチングが行われたエッチング装置において、インサイチュで、残っている非晶質カーボン膜24B’を取除くが、このときは200sccm〜1000sccm程度の多量の酸素プラズマ(O2 Plasma)のみで、バイアスパワーの印加なしにソースパワーのみを印加すればよい。
図4Eに示すように、残っている酸化膜24A’をエッチング障壁として、第1リセス領域27の底面をエッチングして第2リセス領域28を形成する2次リセスエッチングを行う。このとき、2次リセスエッチングは、1次リセスエッチングおよび残っている非晶質カーボン膜24B’を取除いたエッチング装置においてインサイチュで行う。例えば、2次リセスエッチングは、TCPまたはICPタイプのプラズマソース下で、塩素系のガスとブロム系のガスとを混合して行うことができる。例えば、2次リセスエッチングは、1.33Pa〜3.40Pa(10mTorr〜30mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワーおよび100V〜300Vの範囲のバイアスパワー(電圧)を印加することが好ましい。特に、ブロム系のガスとしてHBrを使用し、塩素系のガスとしてCl2を使用する場合、HBr対Cl2の流量比率は5:1であるのが好ましい。このようなエッチングの条件下で、第1リセス領域27の底面をエッチングすることで形成される第2リセス領域28は、第2リセス領域28の深さが深くなるほどますます広がるプロファイルを有する。好ましくは、第2リセス領域28は、第1リセス領域27よりも更に深く形成するが、例えば700Å〜1000Åの範囲の深さに形成する。
前述によると、第1リセス領域27および第2リセス領域28は、上部および下部のプロファイルが異なるデュアル(dual)プロファイルを有するリセス領域100を構成する。
第1リセス領域27および第2リセス領域28のプロファイルが異なる理由は次の通りである。
第1リセス領域27は、残っている非晶質カーボン膜24B’をエッチング障壁としてエッチングされて形成されるため、残っている非晶質カーボン膜24B’の炭素によるポリマーが多量に発生する。このように発生したポリマーが再蒸着されることでエッチングプロファイルが垂直プロファイルを有することとなる。
その一方、第2リセス領域28は、残っている非晶質カーボン膜24B’を取除いた後にエッチングによって形成されるため、炭素によるポリマーの発生が比較的少ない。これによって炭素ポリマーによるエッチングの妨害がないことから、第2リセス領域28は、第1リセス領域27よりも更に広がる。
このように、第2リセス領域28が広がるということは、その分だけ第1リセス領域27よりエッチングされることを意味しているため、素子分離膜23に隣接した領域においてホーンの発生を抑制でき、ホーンが発生したとしてもその高さを著しく減少させることができる。
デュアルプロファイルを有するリセス領域100は、従来技術に比べてリセス領域100の下部の幅が約数十nm程度広いプロファイルを有する。したがって、従来技術とは異なって、ホーンが最小化されたリセス領域を形成することができる。再度図4Eを参照すると、図面符号「P1」で示す破線のプロファイルは従来技術に係るプロファイルであり、「P2」で示す実線のプロファイルは本発明の実施形態に係るプロファイルを表すものであって、従来技術よりホーンの高さが著しく低くなったことが分かる。
広がった第2リセス領域28を形成するための2次リセスエッチングの条件として、圧力、パワーおよびガスの比率が極めて重要である。好ましくは、2次リセスエッチングは、1.33Pa〜3.40Pa(10mTorr〜30mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワーおよび100V〜300Vの範囲のバイアスパワー(電圧)を印加すれば可能である。
他の実施形態においては、第2リセス領域28を形成した後、追加的に第2リセス領域28の幅をより広げるために3次リセスエッチングを行う。このとき、3次リセスエッチングはインサイチュで行う。例えば、3次リセスエッチングは、TCPまたはICPタイプのプラズマソースを利用し、HBr/Cl2の混合ガスにSF6/O2の混合ガスを少量添加した混合ガスを使って行うことができる。エッチング条件として、2.67Pa〜13.3Pa(20mTorr〜100mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワーおよび50W以下のバイアスパワー(電圧)を印加することが好ましい。前述したように、3次リセスエッチングは、塩素系のガスとフッ素系ガスとを混合した混合ガスに、フッ素系ガスおよび酸素ガスを少量添加した混合ガスを用いて行う。フッ素系ガスは、SF6ガスのようなフッ化硫黄ガス以外に、フッ化窒素(NFx)またはフッ化炭素(CFx)ガスを使用することもできる。フッ化窒素ガスとしてはNF3ガスを使用することができ、フッ化炭素ガスとしてはCF4ガスを使用することができる。前述したフッ素系ガスおよび酸素ガスは、等方性エッチングを誘導するガスであるので、3次リセスエッチングにより第2リセス領域28の幅を更に広げることができる。
前記のようなエッチング条件下で3次リセスエッチングを行うと、等方性エッチングの特性を有するようにエッチングすることで、第2リセス領域28が、例えば10nm〜15nm程度更に広げられることができる。このような3次リセスエッチング工程を追加的に行うと、ホーンの高さをより一層減少させ得る。
前述した本発明の実施形態に係る1次エッチングおよび2次エッチングは、TCPまたはICPタイプのプラズマソースを用いる高密度エッチング装置で行われる。他の一実施形態として、1次エッチングおよび2次エッチングは、ファラデーシールド(Faraday Shield)の装備されたICPタイプのエッチング装置で行うことができる。更に、MDS(Microwave Down Stream)、ECR(Electron Cyclotron Resonance)、ヘリカル(Helical)タイプのプラズマソースのうち、いずれか1つのプラズマソースを用いるエッチング装置で行うこともできる。
図4Fに示すように、残っている酸化膜24A’を取除いた後、リセス領域100の形成されたシリコン基板21上にゲート絶縁膜29を形成する。次に、リセス領域100を完全に埋め込むようにゲート絶縁膜29上に導電膜を蒸着してから、エッチングして、ゲート電極30を形成する。このように、ゲート電極30下のリセス領域100は、トランジスタのリセスチャネルとなる。
図5は本発明の実施形態に係るリセス領域のプロファイルおよびホーンを表したSEM写真である。
同図に示すように、従来技術に比べてホーンの高さが著しく減少したことが分かる。そして、リセス領域100が尖状のプロファイルの代わりにデュアルプロファイルを有することが分かる。これによって、素子分離膜が埋め込まれたトレンチの側壁角度が90°以下になる場合であっても、ホーンの大きさを最小化することができる。そして、本発明は2次リセスエッチングにより更に広くなった第2リセス領域を形成することによって、第1リセス領域の線幅を更に狭く形成しても、チャネル長を増加させる効果を奏することができる。このように、第1リセス領域の線幅を減少させることで、後続するゲート電極との誤整列を防止することができる。参考に、従来技術では、リセス領域の線幅を39nmに形成したが、本発明を適用すれば31nmまで線幅を狭く形成することができる。
結果的に、ホーンが最小化されることで漏れ電流を抑制し、素子のリフレッシュ特性が向上される。したがって、素子の製造において歩留まりの向上、コストの減少などが可能である。
ホーンの高さを低くするために最適化されたエッチング条件は、DOE(Design Of Experiment)により獲得し得る。
前述した実施形態によると、STI工程時においてトレンチの側壁角度を90゜以下に形成する場合であってもリセス領域のホーンを最小化することが可能である。したがって本発明は、ゲート絶縁膜の特性劣化およびそれによるストレスの集中を防止できる効果がある。
また、デュアルプロファイルを有するリセス領域を形成することによって、チャネル長をより一層増加させることができる効果がある。
更に、本発明は、ホーンの減少とともにパスゲート(Passing Gate)の形成される領域の素子分離膜の損失(Field Oxide Loss)を最小化できる。したがって本発明は、半導体装置の特性を向上させることができる効果がある。なお、パスゲートとは、活性領域の終端に隣接した素子分離膜の上部を横切るゲート電極のことを意味し、2次エッチングが酸化物の膜である素子分離膜に対して高い選択比を有することから、素子分離膜の損失を防止することができる。
本発明の技術的な思想は、前述した好ましい実施形態によって具体的に記述されたが、前述した実施形態は、本発明を説明するためのものであり、本発明を制限するためのものではないことに注意しなければならない。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
21 シリコン基板
22 トレンチ
23 素子分離膜
24A 酸化膜
24B 非晶質カーボン膜
27 第1リセス領域
28 第2リセス領域
22 トレンチ
23 素子分離膜
24A 酸化膜
24B 非晶質カーボン膜
27 第1リセス領域
28 第2リセス領域
Claims (23)
- シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、
該トレンチをギャップフィルする素子分離膜を形成するステップと、
前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、
前記ハードマスク膜をエッチング障壁として、前記チャネル予定領域を1次エッチングおよび2次エッチングの順序でエッチングし、デュアルプロファイルを有するリセス領域を形成するステップとを含み、
前記2次エッチングは、前記非晶質カーボン膜を取除いた後に行われることを特徴とする半導体装置のリセスゲート製造方法。 - 前記2次エッチング後に、前記リセス領域の幅を拡張するための3次エッチングをインサイチュで行うステップを更に含むことを特徴とする請求項1に記載の半導体装置のリセスゲート製造方法。
- 前記リセス領域を形成する前記ステップが、
前記非晶質カーボン膜をエッチング障壁として前記1次エッチングを行い、第1リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記酸化膜をエッチング障壁として前記2次エッチングを行い、前記第1リセス領域より更に広い第2リセス領域を形成するステップと
を含むことを特徴とする請求項1に記載の半導体装置のリセスゲート製造方法。 - 前記1次エッチング、前記非晶質カーボン膜を除去する前記ステップ、および前記2次エッチングが、プラズマエッチング装置においてインサイチュで行われることを特徴とする請求項3に記載の半導体装置のリセスゲート製造方法。
- 前記1次エッチングおよび2次エッチングが、塩素系のガスとブロム系のガスとを混合したガスを用いて行われることを特徴とする請求項4に記載の半導体装置のリセスゲート製造方法。
- 前記1次エッチングおよび2次エッチングが、HBr対Cl2の流量比率を5:1にし、0.67Pa〜2.67Pa(5mTorr〜20mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワー、および100V〜300Vの範囲のバイアスパワーを印加して行われることを特徴とする請求項5に記載の半導体装置のリセスゲート製造方法。
- 前記非晶質カーボン膜を除去する前記ステップが、200sccm〜1000sccmの範囲の流量を有するO2プラズマを使用し、バイアスパワーを印加せずに、ソースパワーを印加して実行されることを特徴とする請求項4に記載の半導体装置のリセスゲート製造方法。
- 前記3次エッチングが、塩素系のガスとブロム系のガスとを混合したガスを用いて行われることを特徴とする請求項2に記載の半導体のリセスゲート装置製造方法。
- 前記フッ素系ガスが、フッ化硫黄ガス、フッ化窒素ガスおよびフッ化炭素ガスからなる群の中から選択されたいずれか1つのガスを含むことを特徴とする請求項8に記載の半導体装置のリセスゲート製造方法。
- 前記3次エッチングが、2.67Pa〜13.3Pa(20mTorr〜100mTorr)の範囲の圧力、500W〜1500Wの範囲のソースパワー、および50W以下のバイアスパワーを印加して行われることを特徴とする請求項8に記載の半導体装置のリセスゲート製造方法。
- 前記ブロム系のガスはHBrであり、前記塩素系のガスはCl2であることを特徴とする請求項8に記載の半導体装置のリセスゲート製造方法。
- 前記プラズマエッチング装置が、MERIE、TCP、ICP、MDS、ECRおよびヘリカルタイプのプラズマソースからなる群の中から選択されたいずれか1つのプラズマソースを使用することを特徴とする請求項4に記載の半導体装置のリセスゲート製造方法。
- 半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として前記チャネル予定領域をエッチングして、第1リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記保護膜をエッチング障壁として前記第1リセス領域の底面をエッチングして、第2リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスチャネル形成方法。 - 前記チャネル予定領域をエッチングする前記ステップ、前記非晶質カーボン膜を除去する前記ステップおよび前記第1リセス領域の底面をエッチングする前記ステップが、プラズマエッチング装置においてインサイチュで行われることを特徴とする請求項13に記載の半導体装置のリセスチャネル形成方法。
- 前記チャネル予定領域をエッチングする前記ステップおよび前記第1リセス領域の底面をエッチングする前記ステップが、エッチングガス、圧力、ソースパワーおよびバイアスパワーを同一にして行われることを特徴とする請求項14に記載の半導体装置のリセスチャネル形成方法。
- 前記非晶質カーボン膜を除去する前記ステップが、O2プラズマを使用し、バイアスパワーを印加せずに、ソースパワーを印加して行われることを特徴とする請求項14に記載の半導体装置のリセスチャネル形成方法。
- 前記プラズマエッチング装置が、MERIE、TCP、ICP、MDS、ECRおよびヘリカルタイプのプラズマソースからなる群の中から選択されたいずれか1つのプラズマソースを使用することを特徴とする請求項14に記載の半導体装置のリセスチャネル形成方法。
- 前記半導体基板がシリコン基板を有し、前記保護膜が酸化膜を有することを特徴とする請求項13に記載の半導体装置のリセスチャネル形成方法。
- 前記第1リセス領域の底面をエッチングする前記ステップの後に、前記第2リセス領域の幅を拡張するためのエッチングをインサイチュで行うステップを更に含むことを特徴とする請求項13に記載の半導体装置のリセスチャネル形成方法。
- シリコン基板をエッチングし、活性領域を画定するトレンチを形成するステップと、
該トレンチ内部に素子分離膜を形成するステップと、
前記活性領域においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を1次エッチングして第1リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記酸化膜をエッチング障壁として、前記第1リセス領域の底面を2次エッチングし、前記第1リセス領域よりも広い第2リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスゲート製造方法。 - 前記第2リセス領域を更に拡張するために前記リセス領域を3次エッチングするステップを更に含むことを特徴とする請求項20に記載の半導体装置のリセスゲート製造方法。
- 半導体基板においてチャネルを形成する予定の領域であるチャネル予定領域を開口させ、保護膜と非晶質カーボン膜とが積層されたハードマスク膜を半導体基板上に形成するステップと、
前記非晶質カーボン膜をエッチング障壁として、前記チャネル予定領域を1次エッチングして第1リセス領域を形成するステップと、
前記非晶質カーボン膜を除去するステップと、
前記保護膜をエッチング障壁として、前記第1リセス領域の底面を2次エッチングし、前記第1リセス領域よりも広い第2リセス領域を形成するステップと
を含むことを特徴とする半導体装置のリセスチャネル形成方法。 - 前記第2リセス領域の幅を拡張するために前記第2リセス領域の側面をエッチングするステップを更に含むことを特徴とする請求項22に記載の半導体装置のリセスチャネル形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20070098221 | 2007-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009088522A true JP2009088522A (ja) | 2009-04-23 |
Family
ID=40508847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008248821A Pending JP2009088522A (ja) | 2007-09-28 | 2008-09-26 | 半導体装置のリセスゲート製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7838361B2 (ja) |
JP (1) | JP2009088522A (ja) |
KR (1) | KR101070292B1 (ja) |
CN (1) | CN101399194B (ja) |
TW (1) | TWI425578B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013197286A (ja) * | 2012-03-19 | 2013-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (124)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9484462B2 (en) * | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
US9324576B2 (en) | 2010-05-27 | 2016-04-26 | Applied Materials, Inc. | Selective etch for silicon films |
US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
US8999856B2 (en) | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
US9064815B2 (en) | 2011-03-14 | 2015-06-23 | Applied Materials, Inc. | Methods for etch of metal and metal-oxide films |
US8975137B2 (en) * | 2011-07-11 | 2015-03-10 | Nanya Technology Corporation | Process of forming slit in substrate |
US8808563B2 (en) | 2011-10-07 | 2014-08-19 | Applied Materials, Inc. | Selective etch of silicon by way of metastable hydrogen termination |
CN102496576A (zh) * | 2011-12-28 | 2012-06-13 | 上海先进半导体制造股份有限公司 | 沟槽功率器件的制作方法 |
KR20130107628A (ko) | 2012-03-22 | 2013-10-02 | 삼성디스플레이 주식회사 | 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법 |
US8872260B2 (en) * | 2012-06-05 | 2014-10-28 | Macronix International Co., Ltd. | Semiconductor device formation |
US9267739B2 (en) | 2012-07-18 | 2016-02-23 | Applied Materials, Inc. | Pedestal with multi-zone temperature control and multiple purge capabilities |
US9373517B2 (en) | 2012-08-02 | 2016-06-21 | Applied Materials, Inc. | Semiconductor processing with DC assisted RF power for improved control |
US9023734B2 (en) | 2012-09-18 | 2015-05-05 | Applied Materials, Inc. | Radical-component oxide etch |
US9390937B2 (en) | 2012-09-20 | 2016-07-12 | Applied Materials, Inc. | Silicon-carbon-nitride selective etch |
US9132436B2 (en) | 2012-09-21 | 2015-09-15 | Applied Materials, Inc. | Chemical control features in wafer process equipment |
US8969212B2 (en) | 2012-11-20 | 2015-03-03 | Applied Materials, Inc. | Dry-etch selectivity |
US8980763B2 (en) | 2012-11-30 | 2015-03-17 | Applied Materials, Inc. | Dry-etch for selective tungsten removal |
US8921234B2 (en) | 2012-12-21 | 2014-12-30 | Applied Materials, Inc. | Selective titanium nitride etching |
US10256079B2 (en) | 2013-02-08 | 2019-04-09 | Applied Materials, Inc. | Semiconductor processing systems having multiple plasma configurations |
US9362130B2 (en) | 2013-03-01 | 2016-06-07 | Applied Materials, Inc. | Enhanced etching processes using remote plasma sources |
US9040422B2 (en) | 2013-03-05 | 2015-05-26 | Applied Materials, Inc. | Selective titanium nitride removal |
US20140271097A1 (en) | 2013-03-15 | 2014-09-18 | Applied Materials, Inc. | Processing systems and methods for halide scavenging |
US9493879B2 (en) | 2013-07-12 | 2016-11-15 | Applied Materials, Inc. | Selective sputtering for pattern transfer |
US9773648B2 (en) | 2013-08-30 | 2017-09-26 | Applied Materials, Inc. | Dual discharge modes operation for remote plasma |
US9576809B2 (en) | 2013-11-04 | 2017-02-21 | Applied Materials, Inc. | Etch suppression with germanium |
US9520303B2 (en) | 2013-11-12 | 2016-12-13 | Applied Materials, Inc. | Aluminum selective etch |
US9245762B2 (en) | 2013-12-02 | 2016-01-26 | Applied Materials, Inc. | Procedure for etch rate consistency |
US9396989B2 (en) | 2014-01-27 | 2016-07-19 | Applied Materials, Inc. | Air gaps between copper lines |
US9385028B2 (en) | 2014-02-03 | 2016-07-05 | Applied Materials, Inc. | Air gap process |
US9499898B2 (en) | 2014-03-03 | 2016-11-22 | Applied Materials, Inc. | Layered thin film heater and method of fabrication |
US9299537B2 (en) | 2014-03-20 | 2016-03-29 | Applied Materials, Inc. | Radial waveguide systems and methods for post-match control of microwaves |
US9903020B2 (en) | 2014-03-31 | 2018-02-27 | Applied Materials, Inc. | Generation of compact alumina passivation layers on aluminum plasma equipment components |
US9309598B2 (en) | 2014-05-28 | 2016-04-12 | Applied Materials, Inc. | Oxide and metal removal |
US9406523B2 (en) | 2014-06-19 | 2016-08-02 | Applied Materials, Inc. | Highly selective doped oxide removal method |
US9378969B2 (en) | 2014-06-19 | 2016-06-28 | Applied Materials, Inc. | Low temperature gas-phase carbon removal |
US9425058B2 (en) | 2014-07-24 | 2016-08-23 | Applied Materials, Inc. | Simplified litho-etch-litho-etch process |
US9378978B2 (en) | 2014-07-31 | 2016-06-28 | Applied Materials, Inc. | Integrated oxide recess and floating gate fin trimming |
US9496167B2 (en) | 2014-07-31 | 2016-11-15 | Applied Materials, Inc. | Integrated bit-line airgap formation and gate stack post clean |
US9659753B2 (en) | 2014-08-07 | 2017-05-23 | Applied Materials, Inc. | Grooved insulator to reduce leakage current |
US9553102B2 (en) | 2014-08-19 | 2017-01-24 | Applied Materials, Inc. | Tungsten separation |
US9478434B2 (en) * | 2014-09-24 | 2016-10-25 | Applied Materials, Inc. | Chlorine-based hardmask removal |
US9368364B2 (en) | 2014-09-24 | 2016-06-14 | Applied Materials, Inc. | Silicon etch process with tunable selectivity to SiO2 and other materials |
US9613822B2 (en) | 2014-09-25 | 2017-04-04 | Applied Materials, Inc. | Oxide etch selectivity enhancement |
US9966240B2 (en) | 2014-10-14 | 2018-05-08 | Applied Materials, Inc. | Systems and methods for internal surface conditioning assessment in plasma processing equipment |
US9355922B2 (en) | 2014-10-14 | 2016-05-31 | Applied Materials, Inc. | Systems and methods for internal surface conditioning in plasma processing equipment |
US11637002B2 (en) | 2014-11-26 | 2023-04-25 | Applied Materials, Inc. | Methods and systems to enhance process uniformity |
US10573496B2 (en) | 2014-12-09 | 2020-02-25 | Applied Materials, Inc. | Direct outlet toroidal plasma source |
US10224210B2 (en) | 2014-12-09 | 2019-03-05 | Applied Materials, Inc. | Plasma processing system with direct outlet toroidal plasma source |
US9502258B2 (en) | 2014-12-23 | 2016-11-22 | Applied Materials, Inc. | Anisotropic gap etch |
US11257693B2 (en) | 2015-01-09 | 2022-02-22 | Applied Materials, Inc. | Methods and systems to improve pedestal temperature control |
US9373522B1 (en) | 2015-01-22 | 2016-06-21 | Applied Mateials, Inc. | Titanium nitride removal |
US9449846B2 (en) | 2015-01-28 | 2016-09-20 | Applied Materials, Inc. | Vertical gate separation |
US20160225652A1 (en) | 2015-02-03 | 2016-08-04 | Applied Materials, Inc. | Low temperature chuck for plasma processing systems |
US9728437B2 (en) | 2015-02-03 | 2017-08-08 | Applied Materials, Inc. | High temperature chuck for plasma processing systems |
US9881805B2 (en) | 2015-03-02 | 2018-01-30 | Applied Materials, Inc. | Silicon selective removal |
US9741593B2 (en) | 2015-08-06 | 2017-08-22 | Applied Materials, Inc. | Thermal management systems and methods for wafer processing systems |
US9691645B2 (en) | 2015-08-06 | 2017-06-27 | Applied Materials, Inc. | Bolted wafer chuck thermal management systems and methods for wafer processing systems |
US9349605B1 (en) | 2015-08-07 | 2016-05-24 | Applied Materials, Inc. | Oxide etch selectivity systems and methods |
US10504700B2 (en) | 2015-08-27 | 2019-12-10 | Applied Materials, Inc. | Plasma etching systems and methods with secondary plasma injection |
KR102262750B1 (ko) * | 2016-03-28 | 2021-06-10 | 주식회사 히타치하이테크 | 플라스마 처리 방법 및 플라스마 처리 장치 |
US10522371B2 (en) | 2016-05-19 | 2019-12-31 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
US10504754B2 (en) | 2016-05-19 | 2019-12-10 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
US9865484B1 (en) | 2016-06-29 | 2018-01-09 | Applied Materials, Inc. | Selective etch using material modification and RF pulsing |
US10062575B2 (en) | 2016-09-09 | 2018-08-28 | Applied Materials, Inc. | Poly directional etch by oxidation |
US10629473B2 (en) | 2016-09-09 | 2020-04-21 | Applied Materials, Inc. | Footing removal for nitride spacer |
US9721789B1 (en) | 2016-10-04 | 2017-08-01 | Applied Materials, Inc. | Saving ion-damaged spacers |
US10062585B2 (en) | 2016-10-04 | 2018-08-28 | Applied Materials, Inc. | Oxygen compatible plasma source |
US10546729B2 (en) | 2016-10-04 | 2020-01-28 | Applied Materials, Inc. | Dual-channel showerhead with improved profile |
US9934942B1 (en) | 2016-10-04 | 2018-04-03 | Applied Materials, Inc. | Chamber with flow-through source |
US10062579B2 (en) | 2016-10-07 | 2018-08-28 | Applied Materials, Inc. | Selective SiN lateral recess |
US9947549B1 (en) | 2016-10-10 | 2018-04-17 | Applied Materials, Inc. | Cobalt-containing material removal |
US9768034B1 (en) | 2016-11-11 | 2017-09-19 | Applied Materials, Inc. | Removal methods for high aspect ratio structures |
US10163696B2 (en) | 2016-11-11 | 2018-12-25 | Applied Materials, Inc. | Selective cobalt removal for bottom up gapfill |
US10242908B2 (en) | 2016-11-14 | 2019-03-26 | Applied Materials, Inc. | Airgap formation with damage-free copper |
US10026621B2 (en) | 2016-11-14 | 2018-07-17 | Applied Materials, Inc. | SiN spacer profile patterning |
US10566206B2 (en) | 2016-12-27 | 2020-02-18 | Applied Materials, Inc. | Systems and methods for anisotropic material breakthrough |
US10403507B2 (en) | 2017-02-03 | 2019-09-03 | Applied Materials, Inc. | Shaped etch profile with oxidation |
US10431429B2 (en) | 2017-02-03 | 2019-10-01 | Applied Materials, Inc. | Systems and methods for radial and azimuthal control of plasma uniformity |
US10043684B1 (en) | 2017-02-06 | 2018-08-07 | Applied Materials, Inc. | Self-limiting atomic thermal etching systems and methods |
US10319739B2 (en) | 2017-02-08 | 2019-06-11 | Applied Materials, Inc. | Accommodating imperfectly aligned memory holes |
US10943834B2 (en) | 2017-03-13 | 2021-03-09 | Applied Materials, Inc. | Replacement contact process |
US10319649B2 (en) | 2017-04-11 | 2019-06-11 | Applied Materials, Inc. | Optical emission spectroscopy (OES) for remote plasma monitoring |
US11276590B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Multi-zone semiconductor substrate supports |
US11276559B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Semiconductor processing chamber for multiple precursor flow |
US10049891B1 (en) | 2017-05-31 | 2018-08-14 | Applied Materials, Inc. | Selective in situ cobalt residue removal |
US10497579B2 (en) | 2017-05-31 | 2019-12-03 | Applied Materials, Inc. | Water-free etching methods |
US10920320B2 (en) | 2017-06-16 | 2021-02-16 | Applied Materials, Inc. | Plasma health determination in semiconductor substrate processing reactors |
US10541246B2 (en) | 2017-06-26 | 2020-01-21 | Applied Materials, Inc. | 3D flash memory cells which discourage cross-cell electrical tunneling |
US10727080B2 (en) | 2017-07-07 | 2020-07-28 | Applied Materials, Inc. | Tantalum-containing material removal |
US10541184B2 (en) | 2017-07-11 | 2020-01-21 | Applied Materials, Inc. | Optical emission spectroscopic techniques for monitoring etching |
US10354889B2 (en) | 2017-07-17 | 2019-07-16 | Applied Materials, Inc. | Non-halogen etching of silicon-containing materials |
US10043674B1 (en) | 2017-08-04 | 2018-08-07 | Applied Materials, Inc. | Germanium etching systems and methods |
US10170336B1 (en) | 2017-08-04 | 2019-01-01 | Applied Materials, Inc. | Methods for anisotropic control of selective silicon removal |
US10297458B2 (en) | 2017-08-07 | 2019-05-21 | Applied Materials, Inc. | Process window widening using coated parts in plasma etch processes |
US10283324B1 (en) | 2017-10-24 | 2019-05-07 | Applied Materials, Inc. | Oxygen treatment for nitride etching |
US10128086B1 (en) | 2017-10-24 | 2018-11-13 | Applied Materials, Inc. | Silicon pretreatment for nitride removal |
US10256112B1 (en) | 2017-12-08 | 2019-04-09 | Applied Materials, Inc. | Selective tungsten removal |
US10903054B2 (en) | 2017-12-19 | 2021-01-26 | Applied Materials, Inc. | Multi-zone gas distribution systems and methods |
US11328909B2 (en) | 2017-12-22 | 2022-05-10 | Applied Materials, Inc. | Chamber conditioning and removal processes |
US10453738B2 (en) * | 2017-12-22 | 2019-10-22 | Texas Instruments Incorporated | Selective etches for reducing cone formation in shallow trench isolations |
US10854426B2 (en) | 2018-01-08 | 2020-12-01 | Applied Materials, Inc. | Metal recess for semiconductor structures |
US10964512B2 (en) | 2018-02-15 | 2021-03-30 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus and methods |
US10679870B2 (en) | 2018-02-15 | 2020-06-09 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus |
TWI766433B (zh) | 2018-02-28 | 2022-06-01 | 美商應用材料股份有限公司 | 形成氣隙的系統及方法 |
US10593560B2 (en) | 2018-03-01 | 2020-03-17 | Applied Materials, Inc. | Magnetic induction plasma source for semiconductor processes and equipment |
US10319600B1 (en) | 2018-03-12 | 2019-06-11 | Applied Materials, Inc. | Thermal silicon etch |
US10497573B2 (en) | 2018-03-13 | 2019-12-03 | Applied Materials, Inc. | Selective atomic layer etching of semiconductor materials |
US10573527B2 (en) | 2018-04-06 | 2020-02-25 | Applied Materials, Inc. | Gas-phase selective etching systems and methods |
US10490406B2 (en) | 2018-04-10 | 2019-11-26 | Appled Materials, Inc. | Systems and methods for material breakthrough |
US10699879B2 (en) | 2018-04-17 | 2020-06-30 | Applied Materials, Inc. | Two piece electrode assembly with gap for plasma control |
US10886137B2 (en) | 2018-04-30 | 2021-01-05 | Applied Materials, Inc. | Selective nitride removal |
US10872778B2 (en) | 2018-07-06 | 2020-12-22 | Applied Materials, Inc. | Systems and methods utilizing solid-phase etchants |
US10755941B2 (en) | 2018-07-06 | 2020-08-25 | Applied Materials, Inc. | Self-limiting selective etching systems and methods |
US10672642B2 (en) | 2018-07-24 | 2020-06-02 | Applied Materials, Inc. | Systems and methods for pedestal configuration |
US11049755B2 (en) | 2018-09-14 | 2021-06-29 | Applied Materials, Inc. | Semiconductor substrate supports with embedded RF shield |
US10892198B2 (en) | 2018-09-14 | 2021-01-12 | Applied Materials, Inc. | Systems and methods for improved performance in semiconductor processing |
US11062887B2 (en) | 2018-09-17 | 2021-07-13 | Applied Materials, Inc. | High temperature RF heater pedestals |
US11417534B2 (en) | 2018-09-21 | 2022-08-16 | Applied Materials, Inc. | Selective material removal |
US11682560B2 (en) | 2018-10-11 | 2023-06-20 | Applied Materials, Inc. | Systems and methods for hafnium-containing film removal |
US11121002B2 (en) | 2018-10-24 | 2021-09-14 | Applied Materials, Inc. | Systems and methods for etching metals and metal derivatives |
US11437242B2 (en) | 2018-11-27 | 2022-09-06 | Applied Materials, Inc. | Selective removal of silicon-containing materials |
US11721527B2 (en) | 2019-01-07 | 2023-08-08 | Applied Materials, Inc. | Processing chamber mixing systems |
US10920319B2 (en) | 2019-01-11 | 2021-02-16 | Applied Materials, Inc. | Ceramic showerheads with conductive electrodes |
CN113594031A (zh) * | 2021-07-29 | 2021-11-02 | 上海华力微电子有限公司 | 半导体器件的制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006237356A (ja) * | 2005-02-25 | 2006-09-07 | Toshiba Corp | 半導体装置の製造方法 |
JP2006295031A (ja) * | 2005-04-14 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2006310749A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子のトランジスタ製造方法 |
JP2007184533A (ja) * | 2005-12-29 | 2007-07-19 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル用トレンチ形成方法 |
JP2007194333A (ja) * | 2006-01-18 | 2007-08-02 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2007300066A (ja) * | 2006-04-28 | 2007-11-15 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル形成方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003092349A (ja) * | 2001-09-18 | 2003-03-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US20030057184A1 (en) * | 2001-09-22 | 2003-03-27 | Shiuh-Sheng Yu | Method for pull back SiN to increase rounding effect in a shallow trench isolation process |
US20060113590A1 (en) * | 2004-11-26 | 2006-06-01 | Samsung Electronics Co., Ltd. | Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor |
KR20060118072A (ko) | 2005-05-16 | 2006-11-23 | 삼성전자주식회사 | 리세스형 트랜지스터 및 그 제조방법 |
KR100954116B1 (ko) * | 2006-11-06 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스패턴 형성방법 |
KR100818654B1 (ko) * | 2006-12-01 | 2008-04-01 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법 |
KR100780658B1 (ko) * | 2006-12-27 | 2007-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US20080160742A1 (en) * | 2006-12-27 | 2008-07-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
-
2008
- 2008-09-26 TW TW097137008A patent/TWI425578B/zh not_active IP Right Cessation
- 2008-09-26 US US12/239,492 patent/US7838361B2/en not_active Expired - Fee Related
- 2008-09-26 JP JP2008248821A patent/JP2009088522A/ja active Pending
- 2008-09-26 KR KR1020080094722A patent/KR101070292B1/ko not_active IP Right Cessation
- 2008-09-28 CN CN2008101695375A patent/CN101399194B/zh not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006237356A (ja) * | 2005-02-25 | 2006-09-07 | Toshiba Corp | 半導体装置の製造方法 |
JP2006295031A (ja) * | 2005-04-14 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2006310749A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子のトランジスタ製造方法 |
JP2007184533A (ja) * | 2005-12-29 | 2007-07-19 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル用トレンチ形成方法 |
JP2007194333A (ja) * | 2006-01-18 | 2007-08-02 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2007300066A (ja) * | 2006-04-28 | 2007-11-15 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル形成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013197286A (ja) * | 2012-03-19 | 2013-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7838361B2 (en) | 2010-11-23 |
US20090087960A1 (en) | 2009-04-02 |
CN101399194B (zh) | 2010-12-22 |
TWI425578B (zh) | 2014-02-01 |
TW200915439A (en) | 2009-04-01 |
KR101070292B1 (ko) | 2011-10-06 |
CN101399194A (zh) | 2009-04-01 |
KR20090033124A (ko) | 2009-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009088522A (ja) | 半導体装置のリセスゲート製造方法 | |
US8003485B2 (en) | Semiconductor device and method of fabricating the same | |
KR100744068B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
US7910438B2 (en) | Method for fabricating semiconductor device including recess gate | |
US20060138474A1 (en) | Recess gate and method for fabricating semiconductor device with the same | |
US7582532B2 (en) | Method for fabricating semiconductor device | |
US7629242B2 (en) | Method for fabricating semiconductor device having recess gate | |
KR100628378B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
US7345338B1 (en) | Bulb-shaped recess gate of a semiconductor device and method for fabricating the same | |
US7858476B2 (en) | Method for fabricating semiconductor device with recess gate | |
US20080102624A1 (en) | Method of fabricating semiconductor device with recess gate | |
KR100792365B1 (ko) | 반도체 소자의 리세스 게이트 제조 방법 | |
US20080160742A1 (en) | Method for fabricating semiconductor device with recess gate | |
US7575974B2 (en) | Method for fabricating semiconductor device including recess gate | |
KR100799133B1 (ko) | 반도체소자의 리세스게이트 제조 방법 | |
KR100849188B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조 방법 | |
KR100825028B1 (ko) | 리세스 게이트를 갖는 반도체 소자 제조방법 | |
KR100920043B1 (ko) | 반도체 소자의 리세스 게이트 및 그의 형성방법 | |
KR20110022267A (ko) | 반도체 장치 제조방법 | |
JP2005116837A (ja) | 半導体装置の製造方法 | |
KR20060112854A (ko) | 반도체 소자의 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130129 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130702 |