JP2013197286A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11の主面11aに設けられた溝16と、溝16の一方の側方に位置する半導体基板11である第1の側方部16Aの上部に位置する主面11aに接触するように配置されたビットコンタクトプラグ29と、溝16の他方の側方に位置する半導体基板11である第2の側方部16Bの上部の主面11aに接触するように配置された容量コンタクトプラグ41と、溝16内にゲート絶縁膜24を介して形成されたゲート電極25であって、その上面の主面11aからの深さが第1の側方部16Aに近い部分よりも第2の側方部16Bに近い部分の方が深くなるように構成されたゲート電極と、を有する。
【選択図】図2
Description
そして、S/D領域の一方をビット線に、他方をキャパシタに接続することで、DRAMセルを実現している。
このため、埋め込みゲート電極にオン電圧が加わった際、シリコン基板の深さ方向に見て、埋め込みゲート電極の上面と同じレベルから深い位置に反転層(チャネル)が形成されることになる。
したがって、ゲート電極を埋め込む深さは、素子特性に影響を及ぼす。この点で、埋め込みゲート型MISトランジスタの構造には改善の余地があった。
第1の不純物拡散領域208の上面208aには、ビットコンタクトプラグ211を介して、ビット線212が電気的に接続されている。
第2の不純物拡散領域209の上面209aには、キャパシタ215と電気的に接続されたコンタクトプラグ213が接続されている。
J3は、第1の不純物拡散領域208の上面208aを基準としたときの埋め込みゲート電極206の上面206aの深さ(以下、「深さJ3」という)を示しており、J4は、第2の不純物拡散領域209の上面209aを基準としたときの埋め込みゲート電極206の上面206aの深さ(以下、「深さJ4」という)を示している。
このため、埋め込みゲート電極206にオン電圧が加わった際、半導体基板201の深さ方向に見て、埋め込みゲート電極206の上面206aと同じレベルから深い位置に反転層(チャネル)が形成されることになる。
図1は、本発明の第1の実施の形態に係る半導体装置のメモリセルアレイの概略構成を示す平面図であり、ゲート電極25及びビット線31の延在方向、第2の不純物拡散領域21の位置、及びキャパシタ46のレイアウトを説明するための平面図である。
図1では、第1の実施の形態の半導体装置10の構成要素のうち、ゲート電極25、ビット線31、第2の不純物拡散領域21、及びキャパシタ46のみを図示する。図2は、図1に示す半導体装置のA−A線方向の断面図である。
さらに、図2では、図1に示す半導体装置10を構成する構成要素と同一構成部分には、同一符号を付す。なお、第1の実施の形態では、半導体装置10としてDRAMを例に挙げて説明する。
また、素子分離領域13は、平坦な面とされ、かつ半導体基板11の主面11aに対して面一とされた上面13aを有する。
溝16は、1つの活性領域14に対して2つ配置されている。溝16は、半導体基板11の主面11a側からを半導体基板11の厚さ方向に半導体基板11を掘り下げることで形成されている。
また、半導体基板11の主面11aを基準としたときの溝16の深さは、素子分離領域13の深さよりも浅くなるように構成されている。
第1の不純物拡散領域17は、ビットコンタクトプラグ29(第1の導電体)と電気的に接続された、半導体基板11とは逆導電型(第1の実施の形態の場合、n型)の半導体領域により構成されている。
第1の不純物拡散領域17は、2つの溝16の間に位置する半導体基板11に配置されている。
なお、第1の実施の形態の場合、溝16の第1の側方部16Aとは、半導体基板11のうち、活性領域14に配置された2つの溝16間に位置する部分のことをいう。
これにより、第1の不純物拡散領域17の上面17aとビットコンタクトプラグ29との間に、第1のコンタクト部18A(ビットコンタクト)が形成され、第1の不純物拡散領域17の側壁面17bとビットコンタクトプラグ29との間に、第2のコンタクト部18B(ビットコンタクト)が形成される。
第2の不純物拡散領域21は、容量コンタクトプラグ41(第2の導電体)と電気的に接続された、半導体基板11と逆導電型(第1の実施の形態の場合、n型)の半導体領域により構成されている。
第2の不純物拡散領域21は、素子分離領域13のうち、Y方向に延在する部分と溝16との間に位置する半導体基板11に配置されている。
言い換えれば、第1の不純物拡散領域17の上面17a(第1の側方部16Aの半導体基板11の主面11a)と第2の不純物拡散領域21の上面21a(第2の側方部16Bの半導体基板11の主面11a)とが同一平面内に配置されている。
ゲート電極25の上面25aは、溝16の第1の側方部16Aの上部に近い側(ビットコンタクト側)に配置されており、ゲート電極25の上面25bは、溝16の第2の側方部16Bの上部に近い側(容量コンタクト側)に配置されている。
ゲート電極25は、複数の選択トランジスタ26(電界効果トランジスタ)間で共有されている。
このように、埋め込みゲート電極型の電界効果トランジスタにおいて、ソース領域とドレイン領域とでコンタクトプラグと基板との接触面からチャネル領域までの距離を非対称とすることができるので、トランジスタ特性の自由度を向上させることができる。
ビットコン用層間絶縁膜27のうち、溝16内に配置された部分は、埋め込み絶縁膜として機能しており、段差が設けられたゲート電極25の上面25a,25bを覆っている。
ビットコンタクトプラグ29は、溝16の第1の側方部16Aの上部に位置する第1の不純物拡散領域17の上面17a(半導体基板11の主面11a)と接触するように配置されている。ビットコンタクトプラグ29は、ビット線31と電気的に接続されている。
ビット線31は、ビットコンタクトプラグ29と電気的に接続され、複数の選択トランジスタ26(電界効果トランジスタ)間で共有されている。
図1に示すように、ビット線31は、X方向に延在しており、Y方向に対して所定の間隔で複数配置されている。ビット線31は、ゲート電極25に対して直交している。
ライナー膜34のうち、ビット線31の側壁に設けられた部分は、ビット線31の側壁を保護する機能を有する。ライナー膜34としては、窒化シリコン膜(SiN膜)を用いることができる。
容量コンタクト用層間絶縁膜35は、例えば、塗布系絶縁膜(ポリシラザン等の材料で構成された絶縁膜)を用いることができる。
容量コンタクトプラグ41の上面41aは、容量コンタクト用層間絶縁膜35の上面35aに対して面一とされている。
容量コンタクトプラグ41は、容量コンタクトパッド42を介して、キャパシタ46と電気的に接続されている。
容量コンタクトパッド42は、各容量コンタクトプラグ41に対してそれぞれ1つ設けられている。
1つのキャパシタ46は、1つの下部電極47と、複数の下部電極47に対して共通の容量絶縁膜48と、複数の下部電極47に対して共通の電極である上部電極49と、を有する。
上部電極49は、容量絶縁膜48の表面を覆うように設けられている。
低濃度不純物拡散領域56は、後述する図4A〜図4Dに示す工程において、3つに分離されることで、1つの活性領域14において、1つの第1の不純物拡散領域17と、2つの第2の不純物拡散領域21となる領域である。
具体的には、半導体基板11の主面11a上に、エッチングマスク57の母材となる窒化シリコン膜(SiN膜)を成膜し、次いで、フォトリソグラフィ技術及びドライエッチング技術により、開口溝57Aを加工することで、エッチングマスク57を形成する。
このとき、半導体基板11の主面11aを基準としたときの溝16の深さが、素子分離領域13の深さよりも浅くなるように溝16を形成する。
これにより、溝16の第1の側方部16Aの上部に位置する半導体基板11の主面11aに、低濃度不純物拡散領域56よりなる第1の不純物拡散領域17が形成されると共に、溝16の第2の側方部16Bの上部に位置する半導体基板11の主面11aに、低濃度不純物拡散領域56よりなる第2の不純物拡散領域21が形成される。
第1及び第2の不純物拡散領域17,21の上面17a,21aは、同一平面内に配置されると共に、半導体基板11の主面11aと一致している。第1及び第2の不純物拡散領域17,21は、ソース/ドレイン領域として機能する領域である。
その後、導電膜59をエッチバックすることで、半導体基板11の主面11a(第1及び第2の不純物拡散領域17,21の上面17a,21a)よりも下方の位置に導電膜59の平坦な上面59aを配置する。
この溝部60は、導電膜59の上面59aが第1及び第2の不純物拡散領域17,21の上面17a,21aよりも下方に配置されることで、第1及び第2の不純物拡散領域17,21の側面(第1の側方部16Aの上部の側壁及び第2の側方部16Bの上部の側壁)の一部を露出している。
このとき、開口溝65Aは、溝部60の幅よりも広くなるように形成する。これにより、溝部60の内面に形成されたアモルファスカーボン膜62、及び溝部60の上端の両側に配置され、かつエッチングマスク57の上方に形成されたアモルファスカーボン膜62が、フォトレジスト膜65から露出される。
以下、注入領域Fで囲まれ、かつ改質されたアモルファスカーボン膜62を改質アモルファスカーボン膜62−1という。
以下、注入領域Kで囲まれ、かつ改質されたアモルファスカーボン膜62を改質アモルファスカーボン膜62−2という。
例えば、ヒドラジンを含むエッチング液、或いはNH4OH及びH2O2を含むエッチング液等を用いることで、改質アモルファスカーボン62−1,62−2に対して選択的に未改質アモルファスカーボン膜62を除去できる。これにより、改質されていないアモルファスカーボン膜62に覆われていた保護膜61の表面61aが露出される。
これにより、エッチングマスク57の上面57a、及び図7Bに示す第2の側方部16B側に位置する溝60の側壁、及び図7Bに示す溝16の第2の側方部16B側に位置する導電膜59の上面59aを露出させる。
このように、エッチングマスク57及び保護膜61を構成する膜として窒化シリコン膜(SiN膜)を用いることで、エッチングマスク57及び保護膜61を一括して除去することが可能となるので、半導体装置10の製造工程を簡略化することができる。
次いで、CVD(Chemical Vapor Deposition)法により、該窒化シリコン膜(SiN膜)の表面に、溝16を埋め込む厚さで酸化シリコン膜(SiO2膜)を成膜する。
その後、フォトリソグラフィ技術及び異方性ドライエッチング技術により、該導電膜及び該絶縁膜をエッチングしてパターニングすることで、ビットビットコン開口部27Aを埋め込むビットコンタクトプラグ29、X方向に延在するビット線31、及びビット線31の上面を覆うキャップ絶縁膜32を一括形成する。
これにより、第1の不純物活性領域17の上面17aとビットコンタクトプラグ29との境界には、第1のコンタクト部18Aが形成され、第1の不純物活性領域17の側壁面17bの上部とビットコンタクトプラグ29との境界には、第2のコンタクト部18Bが形成される。
このとき、ライナー膜34は、ビット線31間に形成された空間を埋め込まない厚さで形成する。
具体的には、ALD法により、窒化シリコン膜(SiN膜)を成膜することで、該窒化シリコン膜(SiN膜)よりなるライナー膜34を形成する。
このとき、上面35aがキャップ絶縁膜32上に形成されたライナー膜34の上面34aに対して面一となるように、容量コンタクト用層間絶縁膜35を形成する。
容量コンタクト用層間絶縁膜35の母材としては、例えば、スピンナ法により形成された塗布系絶縁膜(ポリシラザン等の材料で構成された絶縁膜)を用いることができる。
そのため、マスク形成用絶縁膜71の母材となる絶縁膜としては、ライナー膜34とは異なる膜であり、かつ容量コンタクト用層間絶縁膜35よりもエッチング速度の遅い膜が好ましい。
この段階において、第2の不純物拡散領域21の上面21aは、サイドウォール膜38から露出されている。
容量コンタクトプラグ41は、コンタクト孔37を埋め込むことで、第2の不純物拡散領域21の上面21aと接触する。
これにより、容量コンタクトパッド42は、容量コンタクトプラグ41を介して、第2の不純物拡散領域21と電気的に接続される。
これにより、下部電極47は、容量コンタクトパッド42を介して、第2の不純物拡散領域21と電気的に接続される。
これにより、1つの下部電極47と、複数の下部電極47に対して共通の容量絶縁膜48と、複数の下部電極47に対して共通の電極である上部電極49と、を有したキャパシタ46が複数形成されると共に、1つの選択トランジスタ26及び1つのキャパシタ46よりなるメモリセル51が複数形成される。
図13は、本発明の第2の実施の形態に係る半導体装置のメモリセルアレイの構成要素のうちの一部を示す平面図である。図13では、第2の実施の形態の半導体装置75の構成要素のうち、ゲート電極76、ビット線31、容量コンタクト用層間絶縁膜35、及び容量コンタクトプラグ41のみ図示する。
図13において、第1の実施の形態で説明した図11Aに示す構造体と同一構成部分には、同一符号を付す。
また、図16において、第1の実施の形態で説明した図11Dに示す構造体と同一構成部分には、同一符号を付す。また、図15及び図16に示すPは、ゲート電極76の位置を示している。
また、第2の実施の形態では、半導体装置75の一例としてDRAMを例に挙げて以下の説明をする。
ゲート電極76の上面76aは、半導体基板11の主面11b(第1の不純物拡散領域17の上面17a)、及び半導体基板11の主面11a(第2の不純物拡散領域21の上面21a)よりも下方に配置されている。
ゲート電極76は、第1の実施の形態で説明したゲート電極25を構成する材料と同様な材料により構成されている。
第2の不純物拡散領域21の上面21a(半導体基板11の主面11a)を基準としたときのゲート電極76の上面76aまでの深さD2は、第1の不純物拡散領域17の上面17a(半導体基板11の主面11b)を基準としたときのゲート電極76の上面76aまでの深さD1よりも深くなるように構成されている。
このように、埋め込みゲート電極型の電界効果トランジスタにおいて、ソース領域とドレイン領域とでコンタクトプラグと半導体基板11との接触面からチャネル領域までの距離を非対称とすることができるので、トランジスタ特性の自由度を向上させることができる。
Claims (19)
- 半導体基板の主面を厚さ方向に掘り下げて形成された溝と、
前記溝の一方の側方に位置する前記半導体基板である第1の側方部の上部の前記主面に接触するように形成された第1の導電体と、
前記溝の他方の側方に位置する前記半導体基板である第2の側方部の上部の前記主面に接触するように形成された第2の導電体と、
前記溝内にゲート絶縁膜を介して形成されたゲート電極であって、その上面の前記主面からの深さが、前記第1の側方部に近い部分よりも前記第2の側方部に近い部分の方が深くなるように形成されたゲート電極と、
を有することを特徴とする半導体装置。 - 前記第1の側方部において前記半導体基板の主面側に設けられ、前記第1の導電体と電気的に接続された、前記半導体基板と逆導電型の半導体領域からなる第1の不純物拡散領域と、
前記第2の側方部において前記半導体基板の主面側に設けられ、前記第2の導電体と電気的に接続された、前記半導体基板と逆導電型の半導体領域からなる第2の不純物拡散領域と、
を有することを特徴とする請求項1に記載の半導体装置。 - 前記溝、前記ゲート絶縁膜、及び前記ゲート電極は、メモリセルの選択トランジスタを構成することを特徴とする請求項1または2に記載の半導体装置。
- 前記溝、前記ゲート絶縁膜、及び前記ゲート電極からなる電界効果トランジスタを複数有し、
前記第1の導電体に電気的に接続され、複数の前記電界効果トランジスタ間で共有された導体配線と、
前記第2の導電体に電気的に接続され、個々の前記電界効果トランジスタが個別に有しているキャパシタと、をさらに有することを特徴とする請求項1または2に記載の半導体装置。 - 前記ゲート電極は、複数の前記電界効果トランジスタ間で共有されていることを特徴とする請求項4に記載の半導体装置。
- 前記第1の側方部の前記半導体基板の主面と前記第2の側方部の前記半導体基板の主面とは同一平面内にあり、
前記ゲート電極の上面は、段差を有することを特徴とする請求項1ないし5のうち、いずれか1項に記載の半導体装置。 - 前記第1の側方部の前記半導体基板の主面は、前記第2の側方部の前記半導体基板の主面よりも低い位置に配置されていることを特徴とする請求項1ないし5のうち、いずれか1項に記載の半導体装置。
- 前記ゲート電極の上面は、段差のない平坦な面であることを特徴とする請求項7に記載の半導体装置。
- 前記第1及び第2の導電体は、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコンを主体とする導電体であることを特徴とする請求項1ないし8のうち、いずれか1項に記載の半導体装置。
- 半導体基板の主面を厚さ方向に掘り下げて溝を形成する工程と、
前記溝の第1の側方部の上部の前記主面に接触する第1の導電体を形成する工程と、
前記溝の第2の側方部の上部の前記主面に接触する第2の導電体を形成する工程と、
ゲート絶縁膜を介して、前記溝内にゲート電極を形成する工程と、
を含み、
前記ゲート電極を形成する工程では、前記半導体基板の主面を基準としたときの前記ゲート電極の上面の深さが、前記第1の側方部に近い部分よりも前記第2の側方部に近い部分の方が深くなるように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。 - 前記第1の側方部の上部に位置する前記半導体基板の主面に、前記第1の導電体と電気的に接続される第1の不純物拡散領域を形成する工程と、
前記第2の側方部の上部に位置する前記半導体基板の主面に、前記第2の導電体と電気的に接続される第2の不純物拡散領域を形成する工程と、
を含むことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第1の導電体と電気的に接続されるビット線を形成する工程と、
前記第2の導電体と電気的に接続されるキャパシタを形成する工程と、
を含むことを特徴とする請求項10または11に記載の半導体装置の製造方法。 - 前記第1の側方部の上部に位置する前記半導体基板の主面と前記第2の側方部の上部に位置する前記半導体基板の主面とを同一平面内に配置し、
前記ゲート電極を形成する工程では、前記ゲート電極の上面側に段差を形成することを特徴とする請求項10ないし12のうち、いずれか1項に記載の半導体装置の製造方法。 - 前記溝を形成する工程では、前記半導体基板の主面上に開口溝を有したエッチングマスクを形成し、その後、該エッチングマスクを介した異方性エッチングにより、前記溝を形成し、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜を介して、前記溝に前記ゲート電極の母材となる導電膜を埋め込む段階と、
前記開口溝を埋め込まない厚さで、前記エッチングマスクの表面、及び前記導電膜の平坦な上面を覆うアモルファスカーボン膜を形成する段階と、
斜めイオン注入法により、前記アモルファスカーボン膜のうち、前記第1の側方部側に位置する前記導電膜の上面に形成された部分に選択的に不純物を注入することで、該不純物が注入された部分の前記アモルファスカーボン膜を改質する段階と、
改質されていない前記アモルファスカーボン膜を選択的に除去することで、前記第2の側方部側に位置する前記導電膜の上面を露出する段階と、
改質された前記アモルファスカーボン膜をマスクとする異方性エッチングにより、前記第2の側方部側に位置する前記導電膜の上部をエッチングして、前記段差を形成する段階と、
前記段差を形成後に、改質された前記アモルファスカーボン膜を除去する段階と、
改質された前記アモルファスカーボン膜を除去後に、前記エッチングマスクを除去する段階と、
を含むことを特徴とする請求項13に記載の半導体装置の製造方法。 - 前記アモルファスカーボン膜を形成する段階の前に、前記開口溝を埋め込まない厚さで、前記エッチングマスクの表面、及び前記導電膜の平坦な上面を覆う保護膜を形成する段階を有し、
前記アモルファスカーボン膜を形成する段階では、前記保護膜上に前記アモルファスカーボン膜を積層形成し、
前記導電膜の上面を露出する段階では、改質されていない前記アモルファスカーボン膜を選択的に除去した後、改質された前記アモルファスカーボン膜から露出された前記保護膜を選択的に除去し、
前記段差を形成後に、残存する前記保護膜を除去する段階と、
を有することを特徴とする請求項14に記載の半導体装置の製造方法。 - 前記エッチングマスク及び前記保護膜は、窒化シリコン膜よりなり、
前記エッチングマスクを除去する段階では、前記エッチングマスクと共に、前記保護膜を除去することを特徴とする請求項15に記載の半導体装置の製造方法。 - 前記第1の側方部の上部に位置する前記半導体基板の主面を、前記第2の側方部の上部に位置する前記半導体基板の主面よりも下方の位置に形成し、
前記ゲート電極の形成工程では、該ゲート電極の上面を段差のない平坦な面に形成することを特徴とする請求項10ないし12のうち、いずれか1項に記載の半導体装置の製造方法。 - 前記第1の導電体を形成する工程では、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコン膜を母材として、前記第1の導電体を形成することを特徴とする請求項10ないし17のうち、いずれか1項に記載の半導体装置の製造方法。
- 前記第2の導電体を形成する工程では、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコン膜を母材として、前記第2の導電体を形成することを特徴とする請求項10ないし18のうち、いずれか1項に記載の半導体装置の製造方法。
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