JP2008199027A - ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 - Google Patents

Abstract

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。
【選択図】図１Ｂ

Description

発明の詳細な説明

［背景］
ダイナミック１トランジスタメモリセルは、データを記憶する記憶素子と、該記憶素子内に記憶されたデータにアクセスするアクセスデバイスとを含むことがある。上記記憶素子は、ストレージキャパシタ、磁気抵抗素子、相変化素子の強誘電性素子であってもよい。データは、上記ストレージキャパシタをチャージすること、または、ディスチャージすることによって記憶され得る。

上記アクセスデバイスは、典型的には、電界効果トランジスタ（ＦＥＴ）である。このアクセストランジスタの能動領域は、シリコンウェハのような単結晶半導体基板内に形成される。上記能動領域は、ソース領域と定義する第１不純物領域、ドレイン領域と定義する第２不純物領域、および、この第１ソース領域とこの第２ドレイン領域との両方に接触しているチャネル領域を含む。上記第１不純物領域および上記第２不純物領域は、第１導電タイプを有する。上記チャネル領域は、上記第１導電タイプと逆の第２導電タイプを有する。

上記第１不純物領域は、ストレージキャパシタのストレージノード電極に接続されていることが可能である。上記第２不純物領域は、ビット線に接続されており、上記ビット線によってデータを、上記メモリセルに伝送したり、上記メモリセルから伝送したりする。

上記アクセストランジスタは、そのゲート電極に印加された電圧によって制御されており、該ゲート電極は、プレーナ型トランジスタデバイスの場合、上記基板のパターニング表面よりも上に配置され、それぞれのチャネル部分に隣接している。上記ゲート電極は、ゲート誘電体によって上記チャネル領域から絶縁されている。上記ゲート誘電体の電位が、隣接するチャネル部分内の電荷キャリア分布を、容量結合によって制御している。

複数の各メモリセルの上記アクセストランジスタのゲート電極同士は互いに接続されて、メモリセルアレイ内における複数の各メモリセルの行をアドレス指定するための接続線（ワード線）を形成している。

上記ゲート電極に閾値電圧よりも高い電圧を印加することによって、上記チャネル部分内に移動性の電荷キャリアの反転ゾーンが生じる。該反転ゾーンは、上記電荷キャリアがこれら２つの各不純物領域間のチャネル部分内に導電性チャネルを形成するゾーンである。上記導電性チャネルによって、上記キャパシタのストレージノード電極は、上記ビット線に接続される。上記ゲート電極に閾値電圧よりも低い電圧を印加することによって、上記ストレージノード電極を、上記ビット線から分離・遮断する。チャネル長が４００ナノメートル未満の場合に、ショートチャンネル効果が生じる。

実効チャネル長が増強されて有する、リセスチャネルアレイトランジスタ（ＲＣＡＴ）、または３次元チャネル電界効果トランジスタでは、上記ソース領域と上記ドレイン領域との間の半導体基板の中にエッチングにより形成されたゲートグルーブ内に配置された、ゲート電極が設けられている。

ゲート誘電体が、上記ゲートグルーブの各半導体側壁に沿って伸びており、上記ゲート電極と上記チャネル領域とを分離している。上記反転状態では、上記チャネルは、上記ソース領域から上記ゲートグルーブの第１側壁に沿って下に向かう第１垂直部分内において伸び、上記ゲートグルーブの下方でほぼ水平方向に横断し、その後、上記ゲートグルーブの第２側壁に沿って上記ドレイン領域に対し上に向かう第２垂直部分内において伸びている。ＲＣＡＴの実効チャネル長は、上記ゲートグルーブの深度、および、上記ソース領域と上記ドレイン領域との間の平面方向（半導体基板の表面方向）の距離の関数である。

最大実装密度では、ＲＣＡＴの実効チャネル幅は、用いるリソグラフィック技術の最小加工サイズによって決定される。上記実効チャネル幅は、上記トランジスタの導電状態のオン抵抗値（Ｒ_on）に対応し、上記メモリセルのスイッチング特性を決定する。

コーナーゲートを備える拡張Ｕ型グルーブトランジスタデバイス（ＥＵＤ）は、各コーナー部分を有するゲート電極を含み、該各コーナー部分は、上記チャネル領域の少なくとも一部を含む半導体薄板状部の端部の周りを部分的にそれぞれ取り囲んでいる。上記端部の近傍では、上記チャネル領域に、２つの異なる各方向から電界が作用して、結果的に、トランジスタ特性を改善している。

ゲート電極の各コーナー部分は、上記半導体薄板状部の垂直な各側壁のさらなる部分に沿って伸びていてもよい。この場合、上記反転状態では、上記チャネルが、上記ゲートグルーブの各側壁に沿って、および、上記半導体薄板状部の長手方向の各端部上における各側壁部分に沿っての双方にて形成されている。上記半導体薄板状部の各側壁に沿って伸びているチャネルの部分によって、チャネル幅が増大している。上記各コーナー部分と上記増大したチャネル幅とによって、ＥＵＤは、低いオン抵抗値Ｒ_onと高速スイッチング特性とを示すものとなっている。

さらに増強されたスイッチング特性を有する３次元チャネル電界効果トランジスタ、および、増強されたスイッチング特性を有する３次元チャネル電界効果トランジスタのシンプル且つ安定した製造方法が、求められている。

本明細書に記載されているように、電界効果トランジスタは、ソース領域、ドレイン領域、該ソース領域と該ドレイン領域とを分離するチャネル領域、および上記ソース領域と上記ドレイン領域との間に配置されたゲート電極を含む。上記電界効果トランジスタは、該ゲート電極の下端部が、該ソース領域および該ドレイン領域の少なくとも１つの領域の下端部よりも下に形成されており、さらに、上記チャネル領域と上記ゲート電極との間に配置されたゲート誘電体と、該ゲート電極と上記ソース領域の少なくとも一部との間に配置された第１絶縁体構造物と、該ゲート電極と上記ドレイン領域の少なくとも一部との間に配置された第２絶縁体構造物とを含み、これら各絶縁体構造物の少なくとも１つの構造物は、該ゲート誘電体よりも大きな層厚を有しており、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに対して非対称である。

本明細書に記載されているように、集積回路の製造方法は、電界効果トランジスタの第１部分と第２部分との間に予備構造物を設ける工程と、該予備構造物の一部分を除去して、該第１部分と該予備構造物の残りの部分との間にギャップを形成する工程と、該ギャップに、該第１部分内に形成された第１ソース／ドレイン領域とゲート電極とを分離する第１絶縁体構造物を設ける工程とを含み、該ゲート電極は、該第１部分と該第２部分との間に形成されており、該第２部分は、第２ソース／ドレイン領域を含む。

本明細書に記載する方法と装置の、上述且つさらなる、特徴および利点は、以下に記す具体的な実施形態の詳細な説明を、特に添付の図面と共に考慮することによって明らかとなろう。多数の各図面における同様の参照番号は、同様の構成部材を示すように用いられている。

［図面の簡単な説明］
図１Ａ〜図１Ｃは、非対称の絶縁体構造物およびＪ型チャネルを備える、３次元チャネル電界効果トランジスタの一実施形態を示す平面図および各断面図である。図２Ａ〜図２Ｃは、コーナー部分およびＪ型チャネルを備える、３次元チャネル電界効果トランジスタの他の一実施形態を示す平面図および各断面図である。

図３Ａ〜図３Ｃは、絶縁体構造物としてのバーズビーク構造物、および、Ｊ型チャネルを含む、３次元チャネル電界効果トランジスタのさらなる一実施形態を示す平面図および各断面図である。図４Ａ〜図４Ｃは、非対称の絶縁体構造物、Ｊ型チャネル、および、深いコーナー部分を備える、３次元チャネル電界効果トランジスタのさらなる一実施形態を示す平面図および各断面図である。

図５Ａ〜図５Ｃは、ＦｉｎＦＥＴのような完全空乏型チャネル部分を備える、３次元チャネル電界効果トランジスタのさらなる一実施形態を示す平面図および各断面図である。図６Ａ〜図６Ｃは、ＦｉｎＦＥＴのような完全空乏型チャネル部分、および、短縮フィンを含む、３次元チャネル電界効果トランジスタの他の一実施形態を示す平面図および各断面図である。

図７は、トレンチキャパシタと、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとを含む、ダイナミック半導体メモリセルの一実施形態を示す断面図である。図８は、スタックドキャパシタと、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとを含む、ダイナミック半導体メモリセル対の一実施形態を示す断面図である。

図９Ａ〜図９Ｒは、少なくとも１つの垂直チャネル部分と非対称の１つの絶縁体構造物とを備える電界効果トランジスタの典型的な製造方法を説明するためのプロセスの異なる段階における、集積回路の一部を示すそれぞれの各断面図である。図１０Ａ〜図１０Ｑは、非対称の絶縁体構造物を備えるＦｉｎＦＥＴのようなトランジスタの典型的な製造方法を説明するためのプロセスの異なる段階における、半導体基板の一部分を示すそれぞれの各断面図である。

図１１Ａ〜図１１Ｂは、高電圧アプリケーション用電界効果トランジスタ、一例を挙げると、少なくとも１つの垂直チャネル部分と非対称の１つの絶縁体構造物とを備える電界効果トランジスタの、典型的な製造方法を説明するためのプロセスの異なる段階における、集積回路の一部を示すそれぞれの各断面図である。

図１２は、電界効果トランジスタを含む集積回路の一実施形態を概略的に示す図である。図１３は、電界効果トランジスタを含む電気システムの一実施形態を概略的に示す図である。

図１４Ａ〜図１４Ｈは、少なくとも１つの垂直チャネル部分と非対称の１つの絶縁体構造物とを備える電界効果トランジスタの、典型的な製造方法を説明するためのプロセスの異なる段階における、半導体基板の一部分を示すそれぞれの各断面図である。

図１５は、電界効果トランジスタの典型的な製造方法を示す、簡略化したフローチャートである。図１６は、電界効果トランジスタの典型的な製造方法を示すフローチャートである。

図１７は、トレンチキャパシタと、本明細書に記載した方法を用いて形成された、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとを含むダイナミック半導体メモリセルを示す断面図である。

［発明の詳細な説明］
本明細書に記載されている各実施形態は、３次元チャネル電界効果トランジスタ、メモリセル、集積回路、および、電気システムに関するものである。

本発明の一実施形態では、電界効果トランジスタは、ソース領域、ドレイン領域、および、チャネル領域を含み、該チャネル領域は、該ソース領域と該ドレイン領域とを分離している。

上記電界効果トランジスタは、上記ソース領域と上記ドレイン領域との間に配置されたゲート電極をさらに含み、該ゲート電極の下端部は、このソース／ドレイン領域の少なくとも１つの領域の下端部よりも下に存在する。上記チャネル領域と上記ゲート電極との間には、ゲート誘電体が配置されている。

上記ゲート電極と上記ソース領域の少なくとも一部との間には、第１絶縁体構造物が配置されている。上記ゲート電極と上記ドレイン領域の少なくとも一部との間には、第２絶縁体構造物が配置されている。これら各絶縁体構造物の少なくとも１つの構造物は、上記ゲート誘電体よりも厚いか、または、より大きな層厚を有している。上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称であり、一例を挙げると、少なくとも１つの幾何学的寸法（外形寸法）において互いに異なり得るか、または、互いに異なる断面を有し得る。

電界効果トランジスタは、本明細書に記載された各実施形態に従って製造され、該電界効果トランジスタは、ソース領域、ドレイン領域、および、チャネル領域を含み、該チャネル領域は、該ソース領域と該ドレイン領域とを分離し、これら両方の領域に接触している。

上記電界効果トランジスタは、上記ソース領域と上記ドレイン領域との間に配置されているゲート電極をさらに含み、該ゲート電極の下端部は、このソース／ドレイン領域のすくなくとも１つの領域の下端部よりも下に存在している。上記チャネル領域と上記ゲート電極とを、ゲート誘電体が分離している。

上記ゲート電極と上記ソース領域の少なくとも一部とを分離する、第１絶縁体構造物が設けられている。上記ゲート電極と上記ドレイン領域の少なくとも一部とを分離する、第２絶縁体構造物が設けられている。これら各絶縁体構造物の少なくとも１つの構造物は、上記ゲート誘電体よりも厚い。上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称であり、互いに異なっていてもよく、一例を挙げると、少なくとも１つの幾何学的寸法において互いに異なっていてもよい。

図１Ａ〜図１Ｃは、Ｊ型チャネルを備えた３次元チャネル電界効果トランジスタ１０１を図示するものである。電界効果トランジスタ１０１は、ソース領域１６１およびドレイン領域１６２を含み、これらの各領域は、一例を挙げると、半導体基板１００の低濃度にてｐ型ドープされた部分内に、ｎ⁺型ドープされた不純物領域としてそれぞれ形成されている。

半導体基板１００は、例えばシリコンウェハまたは絶縁体ウェハ上シリコンのような、単結晶シリコン基板であってもよい。半導体基板１００は、例えば、ドープされた部分およびドープされていない部分、半導体ベースまたは絶縁体ベースによってサポートされたエピタキシャル半導体層、および、他の半導体および他の絶縁体構造物のような、予め製造された他の構造物を含んでもよい。

ソース領域１６１およびドレイン領域１６２は、基板１００のパターニング表面１１０に隣接つまり面している。パターニング表面１１０の方向に対して直角方向である垂直方向では、ソース領域１６１が、パターニング表面１１０から、あるソース深度まで伸びている。ドレイン領域１６２は、パターニング表面１１０から、あるドレイン深度まで伸びている。

ソース領域１６１とドレイン領域１６２との間では、ゲート電極１６５が、パターニング表面１１０の下方に形成されており、該ゲート電極において、ソース領域１６１とドレイン領域１６２とが互いに向かい合っている。ゲート電極１６５は、例えば多結晶シリコン（ポリシリコン）のような導電体からなる。基板１００内では、ｐ型導電性チャネル領域１６３が形成されて、ドレイン領域１６２とソース領域１６１との両方に接触していてもよい。

ゲート電極１６５は、パターニング表面１１０とデバイス深度Ｄｄとの間にて伸びている。本実施形態では、ゲート電極１６５の下端部が、ソース領域１６１の下端部よりも下、および、ドレイン領域１６２の下端部よりも下に形成されるように、デバイス深度Ｄｄは、上記ソース深度と上記ドレイン深度との両方よりも深くなっている。

ソース領域１６１とゲート電極１６５との間には、第１絶縁体構造物１４６が形成されている。第１絶縁体構造物１４６は、第１幅Ｗ１を有し、上記パターニング表面と第１深度Ｄ１との間に伸びている。上記第１深度Ｄ１は、上記ソース深度に相当し得る。

ゲート電極１６５とドレイン領域１６２とは、第２絶縁体構造物１４７によって分離されている。第２絶縁体構造物１４７は、第２幅Ｗ２を有し、パターニング表面１１０と第２深度Ｄ２との間に伸びている。上記第２深度Ｄ２は、上記ドレイン深度にほぼ相当し得る。

ゲート電極１６５をチャネル領域１６３から分離しているゲート誘電体１６４が、第１絶縁体構造物１４６の下端部と第２絶縁体構造物１４７の下端部との間に伸びて形成されている。反転状態では、チャネル領域１６３内に、チャネル１６３ａが形成され、ソース領域１６１とドレイン領域１６２とを接続している。

本実施形態によれば、チャネル１６３ａは、ソース領域１６１の下端部よりも下の短い垂直部分、ゲート電極１６５の下方で横断しているＵ型部分、および、ドレイン領域１６２の下端部よりも下の長い垂直部分を含んでいる。

図１Ｂは、結果として生じたＪ型チャネル１６３ａを示す図である。ソース領域１６１、ドレイン領域１６２、および、チャネル領域１６３の一部分は、図１Ａに示したように、半導体薄板状部１２０内に形成されていることが可能である。半導体薄板状部１２０は、半導体基板の長手方向に伸びた線状リッジ（峰）型の半導体部である。半導体薄板状部１２０の各長手方向側面は、本図面および以下の各図面に示されているように、互いに平行であり得る。半導体薄板状部１２０の平面方向（半導体基板の表面方向）の断面は、円形、楕円形、または、楔形であってもよい。

図１Ｃによれば、２つの各線状絶縁体構造物１２２ａ、１２２ｂは、半導体薄板状部１２０の各長手方向側面上において、互いに向かい合っている。各線状絶縁体構造物１２２ａ、１２２ｂは、例えばシリコン酸化物のような絶縁体材料からなり得る。他の実施形態によれば、各線状絶縁体構造物１２２ａ、１２２ｂは、ブロッキング半導体構造物、または、絶縁機能を有する複合構造物を含んでもよい。図１Ｂをさらに参照すると、各線状絶縁体構造物１２２ａ、１２２ｂは、パターニング表面１１０とデバイス深度Ｄｄよりも深い薄板状部深度Ｄｉとの間に伸びていてもよい。

電界効果トランジスタ１０１は、断平面Ｃ−Ｃを基準にすると、非対称である。第１絶縁体構造物１４６および第２絶縁体構造物１４７は、それらの幾何学的寸法において互いに異なっている。厚い第１絶縁体構造物１４６によって、確実に、ゲート電極１６５とソース領域１６１とを、高度に容量結合を阻止することができる。

第２絶縁体構造物１４７を第１絶縁体構造物１４６よりも薄く設けることによって、ゲート電極１６５の残りの断面は、ゲート電極１６５への接続抵抗値が低減されるほどの大きさを維持する。

第１絶縁体構造物１４６の下端部、および、第２絶縁体構造物１４７の下端部を、異なる深度にそれぞれ設けることによって、同一のデバイス寸法の場合、全チャネル長を増大させることが可能である一方、電界強度が臨界になる側、つまり本実施形態の場合にはソース側の電界強度は、該ソース側に長い電位低減ゾーンを設けることによって、低減され得る。

本実施形態によれば、第１絶縁体構造物１４６、および、第２絶縁体構造物１４７は、２つの幾何学的寸法、つまり幅と深さにおいてそれぞれ異なっている。他の実施形態では、これら２つの絶縁体構造物は、１つの幾何学的寸法、つまり、幅または深さにおいて、異なっていてもよい。上記第１幅は、一例を挙げると、第２幅Ｗ２の２倍の長さであってもよい。第２深度Ｄ２は、一例を挙げると、第１深度Ｄ１の約３分の１の深さであってもよい。

図２Ａ〜図２Ｃでは、別の典型的な電界効果トランジスタ１０２が示されている。これらの図では、第２絶縁体構造物１４７が、ゲート誘電体１６４から形成されている。さらに、図２Ｂに示すように、ゲート電極１６５は、半導体薄板状部１２０のコーナーの周りを取り囲むコーナー部分１６５ｂを含む。

ゲート電極１６５の各コーナー部分１６５ｂは、上記各長手方向側面上を、半導体薄板状部１２０の２つの各Ｕ型デバイス端部の上部側に沿って伸びている。半導体薄板状部１２０の上部表面上にて生じている、ゲート電極１６５の各コーナー部分１６５ｂでの各電界、および、ゲート電極１６５の主要部分の電界は、上記デバイスの各端部に沿って伸びている２つの各端部エリアにおいて、オーバーラップして互いに共存しており、その結果「コーナー効果」が生じている。

第２絶縁体構造物１４７をゲート誘電体１６４の一部として設けることによって、ゲート電極１６５の平断面の面積をさらに増大させることが可能であり、かつ、上記デバイスを形成するためのプロセスステップの数を、著しく低減させることが可能である。ゲート電極１６５の主要部分は、２つの各線状絶縁体構造物１２２ａ、１２２ｂの間にて伸びている。

図３Ａ〜図３Ｃに示した電界効果トランジスタ１０３は、図２Ａ〜図２Ｃの電界効果トランジスタ１０２とは、本実施形態がバーズビーク構造物１４７ａを含む点において異なっている。このバーズビーク構造物１４７ａは、ゲート誘電体１６４の上端部とパターニング表面１１０との間に、熱酸化法によって形成されている。

この楔形のバーズビーク構造物１４７ａは、ゲート誘電体１６４に沿って生じる酸化プロセスによって形成してもよい。バーズビーク構造物１４７ａは、パターニング表面１１０の方向に広がっており、これによって、ドレイン領域１６２の少なくとも一部とゲート電極１６５との容量結合を抑制するための簡便なプロセスが実現可能になる。

ソース領域１６１は、パターニング表面１１０に隣接する高濃度ドープされた上部分１６１ａ、および、この高濃度ドープされた上部分１６１ａとチャネル領域１６３との間の低濃度ドープされた部分１６１ｂを含む。低濃度ドープされた部分１６１ｂの下端部は、第１絶縁体構造物１４６の下端部に自己整合して、形成されている。この自己整合して形成されることによって、均一なデバイス特性が生じる。高濃度ドープされた上部分１６１ａの下端部は、第１絶縁体構造物１４６の下端部に対して、臨界にならない距離に、設けられていることが可能である。

図４Ａ〜図４Ｃに示した電界効果トランジスタ１０４は、図２Ａ〜図２Ｃの電界効果トランジスタ１０２とは、本実施形態がゲート電極１６５のより深い各コーナー部分１６５ｂを含む点において異なっている。上記より深い各コーナー部分１６５ｂでは、チャネル幅をさらに増大することが可能である。

このチャネル方向に対して垂直な断面を示す図４Ｂに示すように、チャネル１６３ａの断面は、薄板状部１２０の上端部よりも下の水平な部分と、薄板状部１２０の各長手方向側面に沿った、上記２つの各端部エリアおよび上記２つの各垂直部分とを含んでいる。

さらに本実施形態によれば、ドレイン深度はソース深度と同一であることが可能であり、第１深度Ｄ１は第２深度Ｄ２と同一であることが可能であり、第１幅Ｗ１は第２幅Ｗ２の２倍の長さであってもよい。

図５Ａ〜図５Ｃを参照すると、電界効果トランジスタ１０５は、図４Ａ〜図４Ｃの電界効果トランジスタ１０４とは、半導体薄板状部１２０が薄くなっている点、および、半導体薄板状部１２０が薄い半導体フィン１２０ａを形成している点において異なっている。薄い半導体フィン１２０ａは、完全空乏化されることが可能である。フィン１２０ａは、実質的に、ソース領域１６１の下端部よりも下の半導体薄板状部１２０の一部分から、ドレイン領域１６２よりも下の半導体薄板状部１２０の一部分まで伸びていてもよい。

図６Ａ〜図６Ｃの実施形態では、電界効果トランジスタ１０６の薄いフィン１２０ａは、ソース側において切欠き部が形成されている。第１絶縁体構造物１４６は、この短縮フィン１２０ａとソース領域１６１との間に伸びており、該ソース領域は、デバイス深度Ｄｄとほぼ同一の深度まで伸びていることが可能である。

図７は、トレンチキャパシタ２９５およびアクセストランジスタ２９６を含むダイナミックメモリセル２９９を、アクセストランジスタ２９６の長手方向の縦軸に沿った断面図に示す図である。アクセストランジスタ２９６は、図３Ａ〜図３Ｃの電界効果トランジスタ１０３に相当するものであってもよい。

ソース領域２６１としての深いｎ型ドープ接合と、ドレイン領域２６２としての浅いｎ型ドープ接合と、ｐ型ドープされたチャネル領域２６３とを含む能動領域が、平行な２つの各内張り構造絶縁体（図示していない）に隣接し得る半導体薄板状部内に形成されている。

上記平行な２つの各内張り構造絶縁体は、上記薄板状部において、上記長手方向の縦軸に対し垂直に伸びているピッチ軸に沿って、互いに向かい合っている。ソース領域２６１およびドレイン領域２６２は、ゲート電極２６５において、互いに向かい合っている。ゲート電極２６５の下端部は、ドレイン領域２６２の下端部よりも深くなっていることが可能である。

アクセストランジスタ２９６の反転状態において形成されるチャネル２６３ａは、Ｊ型であることが可能であり、ソース領域２６１の下端部とドレイン領域２６２の下端部との間、および、ゲート電極２６５の下端部における真下の各部分に伸びている。

ゲート電極２６５とソース領域２６１の高濃度ドープされた部分２６１ｂとは、厚い第１絶縁体構造物２４６によって分離されている。ゲート電極２６５は、ゲート誘電体２６４によって、チャネル領域２６３から分離されている。ゲート誘電体２６４のさらなる一部分は、ゲート電極２６５とドレイン領域２６２とを分離する第２絶縁体構造物２４７を形成することが可能である。

ゲート電極２６５の一部分は、基板２００のパターニング表面１１０の上に突き出ている。この突出部の垂直な側壁は、第１スペーサ２７１によって覆われている。線状の各ワード線２９４ａ、２９４ｂは、それぞれ、上記各突起部上に載置された導電性層２７３と上記導電性層２７３を覆う誘電性キャップ層２７４とを含む。線状の各ワード線２９４ａ、２９４ｂは、それぞれ、上記ピッチ軸に沿って伸びており、該ピッチ軸に沿った行に配置されている複数の各ゲート電極２６５に接続されている。線状の各ワード線２９４ａ、２９４ｂの垂直な各側壁は、それぞれ第２スペーサ２７５によって覆われている。

トレンチキャパシタ２９５は、導電性材料を含むノード電極２９５ｂ、対向電極２９５ｄ、薄いキャパシタ誘電体２９５ｃ、および厚い絶縁体カラー部２９５ａを含む。該導電性材料は、例えば、高濃度ドープされたポリシリコン、金属または導電性金属化合物である。対向電極２９５ｄは、半導体基板２００内に高濃度ドープされた埋め込みプレートとして形成されていてもよい。薄いキャパシタ誘電体２９５ｃは、ノード電極２９５ｂと対向電極２９５ｄとを分離するものである。厚い絶縁体カラー部２９５ａは、隣り合う上記各アクセストランジスタからノード電極２９５ｂを絶縁するものである。

本実施形態では、ノード電極２９５ｂは、ノード電極２９５ｂの上端部およびソース領域２６１の上端部上の双方にまたがって載置されている導電性の表面ストラップ２９３を介して、ソース領域２６１に接続されている。この表面ストラップ２９３を覆って、他の部材と隔離するための絶縁体２９２が設けられている。

さらなる実施形態では（図示していない）、絶縁体カラー部２９５ａは、ノード電極２９５ｂと隣接するソース領域２６１とを直接接続する上記表面ストラップが、ノード電極２９５ｂの上端部およびソース領域２６１の上端部と面一となるように埋め込まれるために、非対称に凹状に窪んでいてもよい。

各ワード線２９４ａ、２９４ｂ間のスペースを充填している中間層誘電体２９１を貫通している各コンタクト構造物２８１ａ、２８１ｂが、各ドレイン部分２６２、２６２ｂにアクセス（当接）して、各ドレイン部分２６２、２６２ｂを、対応するビット線（図示していない）に接続している。

トレンチキャパシタタイプのメモリセルでは、上記アクセストランジスタが上述のように形成される基板内において、ストレージキャパシタが埋め込まれている。さらなる実施形態において参照される、スタックドキャパシタタイプのメモリセルでは、上記キャパシタは、上記アクセストランジスタの上方に配置され得る。

複数のメモリセル２９９は、上記長手方向の縦軸に沿って伸びる各列と上記ピッチ軸に沿って伸びる各行とを含むマトリクス状に配置されてもよい。このマトリクスは、ストレージキャパシタ２９５およびアクセストランジスタ２９６が、上記各軸の両方に沿って交互に配置される市松模様として形成されていてもよい。あるいは２つ毎の各メモリセルのドレイン領域２６２は、融合されていてもよく、この場合、この２つの対応する各メモリセルは、一つの共通のドレイン領域において、鏡面反転して互いに向かい合っている。アクセストランジスタ２９６の各対、および、ストレージキャパシタの各対は、各軸の両方に沿って交互に配置されている。

図８は、スタックキャパシタ３９５およびアクセストランジスタ３９６をそれぞれ含む、２つの各ダイナミックメモリセル３９９ａ、３９９ｂを、アクセストランジスタ３９６の長手方向の縦軸に沿った断面図にて示す図である。各アクセストランジスタ３９６のそれぞれは、図７のアクセストランジスタ２９６に相当したものであってもよい。

本実施形態では、上記各アクセストランジスタ３９６は、共通ドレイン領域３６２ａ、３６２ｂを共有し、アクセストランジスタ３９６は、共通ドレイン領域３６２ａ、３６２ｂを中心にして、パターニング表面３１０に対して垂直且つ上記ピッチ軸に沿って伸びている鏡面に対して、鏡面反転した状態に互いに配置されている。

アクセストランジスタ３９６の説明は、図７のアクセストランジスタ２９６（参照番号は、それぞれ１００増加している）の説明に相当し得る。共通ドレイン領域３６２ａ、３６２ｂは、共有されているコンタクト構造物３８１によって、ワード線３９４ａ、３９４ｂの上方を上記ピッチ軸に沿って伸びているビット線に接続されている。

さらに、各ソース領域３６１ａ、３６１ｂは、コンタクト構造物３８１ｂによって、さらなるコンタクトパッド構造物３８３ａ、３８３ｂを介して、スタックキャパシタ３９５のストレージ電極３９５ｂに接続されている。各スタックキャパシタ３９５は、スタックキャパシタ３９５ｂを覆うキャパシタ誘電体（図示していない）と、該キャパシタ誘電体を覆う対向電極（図示していない）とを含む。

図９Ａ〜図９Ｒは、Ｊ型チャネルを備える非対称型電界効果トランジスタ製造方法に関し、該チャネルは、半導体基板４００のパターニング表面４１０の方向に対して垂直な、少なくとも１つの垂直部を含む。垂直方向と水平方向の各チャネル部分を含むチャネルを備えた電界効果トランジスタは、一般的に、３次元チャネル（３Ｄチャネル）トランジスタデバイスと呼ばれる。図のそれぞれは、互いに直交する２つの各断面図を示しており、左断面は、それぞれ、対応する右断面図の切断線Ｉ−Ｉに沿った断面図であり、右断面は、それぞれ対応する左断面図の切断線ＩＩ−ＩＩに沿った断面図である。

上記電界効果トランジスタのこれら２つの各ソース／ドレイン領域の設計要件は、上記トランジスタの非対称の各アプリケーションにおいて、互いに異なり得る。電界効果トランジスタの非対称のアプリケーションの一例は、ＤＲＡＭセルのアクセストランジスタである。上述のダイナミックメモリセルに関しては、上記メモリセルのキャパシタは、アクセストランジスタによって、チャージおよびディスチャージされる。

上記メモリセルの動作の形態によっては、ソース領域は「ドレイン」ともみなされ、ドレイン領域は「ソース」ともみなされ得るが、上記キャパシタのストレージ電極に接続されている上記ソース／ドレイン領域を、以下ではソース領域と呼び、上記ビット線に接続されている上記ソース／ドレイン領域を、以下ではドレイン領域と呼ぶ。上記「ソース」領域および上記「ドレイン」領域に関する要件は、より大きな臨界電界強度またはリーク電流問題、もしくは、上記ストレージノードに関するより大きな臨界容量結合のために、異なってもよい。

３次元チャネル電界効果トランジスタ製造方法は、半導体基板内にグルーブを形成する工程と、該グルーブの下部（底部）に充填材料を配置する工程とを含んでもよい。その後、上記充填材料の第１部分を覆い、第２部分を露出した状態に残したトップマスクを設ける。上記充填材料の第２部分を凹状に窪ませて、上記半導体基板と上記充填材料の第１部分との間にギャップを形成することが可能である。その後、上記ギャップ内に、第１絶縁体構造物を設けることが可能である。

図９Ａを参照すると、基板４００が設けられている。基板４００は、例えば、単結晶シリコン部を含むシリコンウェハであり、該単結晶シリコン部は、基板４００のパターニング表面４１０に方向付けられた上部の少なくとも一部内において、低濃度ｐ型ドープされていてもよい。

パターニング表面４１０に隣接する、少なくとも２つの平行な各内張り構造絶縁体４２２ａ、４２２ｂを、基板４００内に形成することが可能である。各内張り構造絶縁体４２２ａ、４２２ｂは、シリコン酸化物構造物であり得る。

各内張り構造絶縁体４２２ａ、４２２ｂは、基板４００の中にエッチングされたトレンチを充填した結果生じるので、各内張り構造絶縁体４２２ａ、４２２ｂについては、深度が次第に増大するに伴い幅が順次広がるテーパ状になっていてもよい。

隣り合う２つの平行な各内張り構造絶縁体４２２ａ、４２２ｂは、これらの中間に存在し隣接している半導体薄板状部４２０において、互いに向かい合っており、この半導体薄板状部４２０は、リソグラフィックによる周期的な各内張り構造の最小加工サイズに応じた幅を有することが可能である。

半導体薄板状部４２０は、断面Ｉ−Ｉに対して平行な上記長手方向の縦軸方向に沿って伸びている。一実施形態では、薄板状部４２０の幅は、７０ナノメートル未満である。半導体薄板状部４２０内において、上記電界効果トランジスタの能動領域を、以下の方法によって形成することが可能である。

シリコン酸化物を含むか、または、シリコン酸化物からなっていてもよい保護下地膜４３０を、半導体薄板状部４２０によって形成される少なくとも各部分の基板４００上に、熱酸化法または堆積法によって形成することが可能である。保護下地膜４３０は、約４０ナノメートルまたはそれより少ない層厚を有してもよい。パターニング表面４１０上、または、保護下地膜４３０上には、エッチング停止下地膜４３１を堆積させてもよい。エッチング停止下地膜４３１は、シリコン窒化物を含むか、または、シリコン窒化物から成ることが可能であり、４０ナノメートルまたはそれより少ない層厚を有し得る。

エッチング停止下地膜４３１上には、スペーサ層４３３を堆積させることが可能である。スペーサ層４３３の材料は、エッチングにより、半導体薄板状部４２０とエッチング停止下地膜４３１が除去されないが、選択的に除去され得るものであってもよい。スペーサ層４３３は、低圧化学気相成長（ＬＰＣＶＤ）プロセスによって成長したシリコン酸化物層であることが可能であり、約４０〜６０ナノメートルの層厚を有し得る。スペーサ層４３３上に、スペーサ層４３３をパターニングするためのマスク層４３５を、堆積させることが可能である。

マスク層４３５の材料は、スペーサ層４３３がエッチングにより選択的に除去されるが、上記エッチングによっては除去されないものであり、かつ、基板４００の半導体部分をパターニングしている過程において、マスク層４３５を除去できるように、選択されている。マスク層４３５は、多結晶シリコン（ポリシリコン）層であり得る。マスク層４３５上には、レジスト層４３７を設けることが可能である。

図９Ｂでは、レジスト層４３７を、フォトリソグラフィー技術によってパターニングする。露光後に、レジスト層４３７を現像することによって、最初に、レジスト層４３７内に開口部を形成し、その後、該開口部と同様な開口部を、マスク層４３５内にも形成し、さらにその後、マスク層４３５からスペーサ層４３３までにも形成する。スペーサ層４３３内に結果的に生じた開口部４３９の断面は、円形、または、上記各切断線に沿って異なる寸法を有する楕円形である。エッチング停止下地膜４３１、および、保護下地膜４３０を、エッチングして貫通させ、穴を開ける。反応性イオンビームエッチングプロセスを含み得る異方性エッチング法を用いて、開口部４３９と同様な開口部を、半導体薄板状部４２０の露出部分内にも形成する。

図９Ｂに示されるように、グルーブ４４０が、結果として半導体薄板状部４２０を生じさせる。グルーブ４４０は、第１内張り構造絶縁体４２２ａから、その反対側の第２内張り構造絶縁体４２２ｂまでの上部側内において伸びて形成されている。

グルーブ４４０の下部では、半導体薄板状部４２０の残余物が、各内張り構造絶縁体４２２ａ、４２２ｂの向かい合っている各側壁上に残っている。パターニングされたレジスト層４３７、および、マスク層４３５の残余物を、スペーサ層４３３の表面から除去する。グルーブ４４０の断面は、開口部４３９と半導体薄板状部４２０とが重なり合っていることから生じている。上記グルーブの深度は、上記薄板状部の幅よりも大きくてもよく、例えば、上記薄板状部の幅の少なくとも５倍であってもよい。一実施形態では、上記グルーブの深度は、少なくとも１００ナノメートルである。

図９Ｃでは、グルーブ４４０を、半導体薄板状部４２０の半導体材料に有効な、等方性エッチングによって拡張させることが可能である。このエッチングプロセスは、プラズマ励起エッチングプロセスであってもよい。図９Ｃは、拡張されたグルーブ４４０を示し、ここでは、上記エッチング工程中に、各内張り構造絶縁体４２２ａ、４２２ｂの各側壁から、半導体残余物を除去することが可能である。グルーブ４４０の底部は、円形になり、上記長手方向の縦軸および上記ピッチ軸に沿ったＵ型になる。

図９Ｄでは、各内張り構造絶縁体４２２ａ、４２２ｂの上記材料に有効な等方性エッチングをさらに行って、上記ピッチ軸に沿ってグルーブ４４０を拡張して絶縁体リセス４４１を形成する。グルーブ４４０のＵ型底部では、半導体薄板状部４２０の２つの端部が露出するように、半導体薄板状部４２０の外側壁が、絶縁体窪み４４２によって、局所的に露出されている。これら各端部は、グルーブ４４０の内側壁に沿って、および、上記長手方向の縦軸に沿って伸びている。他の実施形態では、各内張り構造絶縁体４２２ａ、４２２ｂの上記等方性エッチングは、省略してもよい。

図９Ｅでは、半導体薄板状部４２０の露出部分上に、ゲート誘電体４６４を設ける。ゲート誘電体４６４は、半導体薄板状部４２０の半導体材料を熱酸化させることによって、または、均一な誘電性下地膜を堆積させることによって、形成されることが可能であり、約３〜６ナノメートルの層厚を有し得る。ドープされた多結晶シリコン（ポリシリコン）のような充填材料４５１を、例えば化学気相成長法によって成長させる。充填材料４５１は、予備構造物を形成してもよい。上記予備構造物は、ゲート電極の第１部分であってもよく、該ゲート電極は、以下の方法によって完成されるか、または、後に、ゲート電極材料に置き換えられてもよい。

図９Ｅは、半導体薄板状部４２０を複数の各部分において覆っているゲート誘電体４６４を示し、該複数の各部分は、図９Ｄに示すグルーブ４４０によって露出された、薄板状部４２０の各部分に対応する。充填材料４５１の充填部分４５１ａは、グルーブ４４０の主部分を充填している。コーナー部分４５１ｂは、充填材料４５１が、薄板状部４２０のそれぞれ異なる側の両端部に隣接するように、絶縁体窪み４４２を充填することが可能である。

スペーサ層４３３は、過度に充填された部分４５１ｃによって覆われている。充填部分４５１ａおよびコーナー部分４５１ｂは、上記電界効果トランジスタのゲート電極を形成することが可能である。充填材料４５１は、例えば高濃度ドープされたポリシリコンのような導電性材料であり得る。

図９Ｆでは、過度に充填された部分４５１ｃを除去して、充填部分４５１ａの上端部をスペーサ層４３３の上端部から引っ込めて、充填材料４５１を凹状に窪ませることが可能である。このリセス部（凹部）は、スペーサ層４３３の上端部と残余した充填部分４５１ａの上端部との間の距離が所定の距離になるように、制御される。その後、充填部分４５１ａの上部に、トップマスク下地膜４５６を形成する。トップマスク下地膜４５６の材料は、ドープされた部分のエッチング抵抗性が、ドープされていない部分のエッチング抵抗性と異なるように、選択されることが可能である。

一実施形態によれば、上記トップマスク材料のエッチング特性は、好適なイオンを注入することによって変化する。トップマスク下地膜４５６は、シリコンを含み得る。他の実施形態に従って、上記トップマスク材料の構造物は、スパッタリングのような好適な注入プロセスによってダメージを受けることがあり、そのエッチング感受性を増大させる。上記トップマスク材料は、薄シリコン窒化物下地膜であってもよい。このトップマスク下地膜４５６を、充填部分４５１ａの露出された表面上に、堆積させるか、または、熱酸化法によって成長させてもよく、トップマスク下地膜４５６は、１０ナノメートルまたはそれ未満の層厚を有し得る。

図９Ｆは、凹状に窪んだ充填部分４５１ａの上端部を覆っているトップマスク下地膜４５６を示す図である。トップマスク下地膜４５６は、注入軸を有する斜めの注入４５４にさらされる。上記注入軸は、上記ピッチ軸に沿い、且つ、パターニング表面４１０に対して垂直に伸びているピッチ面の方に傾斜している。このイオンビームの届かない範囲にあるトップマスク下地膜４５６の一部分は、該注入に対してシールド（保護）される。

図９Ｇに詳細に示すように、スペーサ層４３３の上端部によってシールドされたトップマスク下地膜４５６の第１部分４５６ａは、ドープされない状態、または、ダメージを受けない状態で残る。上記イオンビームにさらされた、トップマスク下地膜４５６の第２部分４５６ｂは、ドープされるか、ダメージを受けるか、または、除去される。この注入は、トップマスク下地膜４５６に対しダメージを与えるために十分なエネルギーを有するハロゲン注入であってもよい。第１部分４５６ａの長さは、上記深さ所定の距離および上記注入軸の傾斜によって、調節可能である。

図９Ｈでは、第１部分４５６ａを、第２部分４５６ｂが除去されずに、または、第２部分４５６ｂに対して、選択的に除去することが可能である。第２部分４５６ｂは、充填材料４５１の第１部を覆うトップマスクを形成し、露出された第２部の充填材料４５１に効果的に機能する以下の異方性エッチングプロセスにおいては、エッチングマスクとして機能する。上記異方性エッチングプロセスは、反応性イオンビームエッチングプロセスであってもよい。

さらなる実施形態によれば、第２部分４５６ｂを、第１部分４５６ａが除去されずに、または、第１部分４５６ａに対して、選択的に除去してもよい。その後、凹状に窪んだ充填部分４５１ａの露出部分に、シリコン酸化物マスクを成長させることが可能である。さらにその後、第１部分４５６ａを除去して、上記シリコン酸化物マスクを上記トップマスクとして用いることによって、上記凹状に窪んだ充填部分をエッチングすることが可能である。

図９Ｈに示したように、以前の第１部分４５６ａの下方に、ギャップ４４４を形成する。ギャップ４４４は、充填材料４５１の第１部と、半導体薄板状部４２０とを分離して、グルーブ４４０の内部表面の一部に沿って伸びている。トップマスク下地膜４５６の第２部分４５６ｂ、または、上記シリコン酸化物マスクは、充填材料４５１の第１部をシールド（遮蔽）している。

図９Ｉでは、ギャップ４４４を介してアクセス可能である薄板状部４２０の一部分において、電界効果トランジスタのソース領域の第１部分４６１ａを形成することが可能である。第１部分４６１ａは、気相から外拡散によって形成され得る。第１部分４６１ａの下端部は、ギャップ４４４の下端部に揃っている。上記ソース領域と上記ゲート電極との間には、容量結合が実現され、上記チャネルと上記ソース領域との間には、低い抵抗接続が実現され得る。第１部分４６１ａは、上記ソース領域の低ドープされた部分であってもよい。

図９Ｆ〜図９Ｉに記載したプロセスを、上記グルーブの反対側において繰り返し行って、第２絶縁体構造物を形成することが可能である。この場合、別のギャップの幅および深度の少なくとも１つが、ギャップ４４４の幅および深度と異なっていてもよい。この方法によって、図１Ａ〜図１Ｃに示した電界効果トランジスタを製造することが可能である。

図９Ｊでは、絶縁体材料４４５を堆積させることが可能であり、ここに示した実施形態によれば、この絶縁体材料４４５は、ギャップ４４４を、完全に、または、少なくとも部分的に充填する。図９Ｊは、ギャップ４４４を充填すると共に、スペーサ層４３３を覆っている絶縁体材料４４５と、残りのトップマスク下地膜４５６の第２部分４５６ｂとを示す図である。絶縁体材料４４５は、例えばスピンオングラスのようなギャップ充填特性を十分に有するプロセスによって堆積されたシリコン酸化物であり得る。凹状に窪んだ充填部分４５１ａ、および、充填材料４５１のコーナー部分４５１ｂは、上記電界効果トランジスタのゲート電極４６５を形成する。

他の一実施形態によれば、ギャップ４４４は、完全に充填されないが、むしろ、ギャップ４４４の上部に設けられ得る誘電性キャップ層によって覆われている。残りの空洞は、ゲート電極４６５と第１ソース部分４６１ａとを分離する絶縁体構造物を形成している。上記空洞によって、ソース領域４６１とゲート電極４６５との間の結合容量の最小化が保証される。絶縁体構造物が狭いギャップ内に構成されるために、上記方法によって、最小結合容量を有する空洞として、絶縁体構造物４４６を形成することができるという可能性が生じる。

さらなる一実施形態によれば、上記絶縁体構造物は、熱酸化法によって成長させたシリコン酸化物を含む。１つの単一の連続的な堆積プロセスにおいて、上記第１充填部分と上記第２充填部分との間に接触面を堆積させることなく、ゲート電極４６５を形成することが可能である。

図９Ｋに示すように、ギャップ４４４の外部の絶縁体構造物４４５の部分と、スペーサ層４３３とを、選択エッチングプロセスによって、除去することが可能である。ここでは、エッチング停止下地膜４３１が、エッチング停止剤またはエッチング停止信号源として、機能する。一実施形態では、エッチング停止下地膜４３１は、シリコン窒化物下地膜であるが、スペーサ層４３３および絶縁体材料４４５は、シリコン酸化物に基づいている。好適なエッチングプロセスは、反応性イオンビームエッチングプロセスであり得る。ギャップ４４４を充填している残りの絶縁体材料が、元のギャップ４４４と半導体薄板状部４２０との間の垂直な接触面のいずれか１つの面に沿って伸びている絶縁体構造物４４６を形成している。

絶縁体構造物４４６は、ゲート電極４６５を、低ドープされた第１ソース部分４６１ａの一部から分離している。ゲート電極４６５の上部４５１ｄは、パターニング表面４１０の上に突出している。充填材料４５１は、以下の方法によって上記ゲート電極を形成している材料に置き換えられ得る犠牲充填物であり得る。一実施形態によれば、上記ゲート電極は、充填材料４５１から形成される。いずれの場合でも、上記充填材料は、上記第１絶縁体構造物を構成するための予備構造物を形成する。

図９Ｌでは、パターニング表面４１０上に、注入マスク４６８を形成することが可能であり、この注入マスク４６８は、半導体薄板状部４２０の上記ドレイン領域が形成される部分を遮蔽し、半導体薄板状部４２０のソース領域４６１に割り当てられる範囲を露出させる。パターニング表面４１０に向かって傾斜のないまっすぐな注入４６０が行われ得る。注入マスク４６８を除去した後、エッチング停止下地膜４３１を除去する。

図９Ｍでは、ソース領域４６１の第２の高濃度ドープされた部分４６１ｂが、注入４６０の結果として、半導体薄板状部４２０において生じる。第２部分４６１ｂは、第１部分４６１ａと、複数の部分において重なっている。一実施形態では、高濃度ドープされた部分４６１ｂの下端部は、絶縁体構造物４４６の下端部よりも下に下がることはなく、その結果、絶縁体構造物４４６は、ゲート電極４６５から、高濃度ドープされた部分４６１ｂを完全に分離することが可能である。

ソース領域４６１の上端部または下部領域に印加された電位が、下端部に向かって低減されている電位低減ゾーンは、ゲート電極４６５から、低容量結合されている。低濃度ドープされた部分４６１ａの構成が、実際、ギャップ４４４の端部にそろっているために、ソース領域４６１の下端部は、絶縁体構造物４４６の下端部に自己整合して形成される。

図９Ｎでは、ゲート誘電体４６４の端部から保護下地膜４３０までのバーズビーク構造物（図示していない）の形成をサポートするために、熱酸化法を行うことが可能である。上記バーズビーク構造物は、狭いシリコン酸化物構造物と厚いシリコン酸化物構造物との間に、楔形接合部を形成する。上記バーズビーク構造物は、ゲート誘電体４６４とドレイン側の保護下地膜４３０との間の端部上に形成され得る。上記バーズビーク構造物は、ゲート電極４６５と上記ドレイン領域との間のゲート誘電体４６４を補強して、ゲート誘起リーク電流を低減する。

上部４５１ｄの垂直な各側壁に沿って、各第１スペーサ４７１を形成することが可能である。複数の同一、または、類似の各トランジスタを含むメモリセルアレイでは、上部４５１ｄは、パターニング表面４１０の上に突出する、充填材料４５１の各突起部または各ドット部を形成する。これらの各突起部４５１ｄを、各列と各行とのマトリクス状にそれぞれ配置することが可能である。各第１スペーサ４７１は、各突起部４５１ｄの垂直な各側壁を覆って密閉している。各第１スペーサ４７１の材料は、例えばシリコン酸化物である。

図９Ｏによれば、この密閉された突起部４５１ｄ間のスペースを充填する、平坦化材料を堆積させることが可能である。化学機械的研磨プロセスを用いて、突起部４５１ｄの上端部の上に突出している、上記平坦化材料を凹状に窪ませる部分によって、３次元トポロジーを平坦化することが可能である。上記化学機械的研磨プロセスは、突起部４５１ｄの上端部で停止される。残りの上記平坦化材料は、突起部４５１ｄ間のスペースを充填するベース層４７２を形成する。上記平坦化材料は、例えば、ＬＰＣＶＤプロセスによって堆積させることが可能な、ドープされていないポリシリコンのような、導電性材料であってもよい。

図９Ｐに示したように、ベース層４７２、および、突起部４５１ｄの露出された上端部の上には、例えば、金属または導電性金属化合物を含有する層のような、導電性層４７３を堆積させることが可能である。導電性層４７３は、導電性材料層および誘電性材料層を有する積層を含んでもよく、上記導電性材料層および上記誘電性材料層は、どちらも、低抵抗接続層、バリア層、および／または、接着剤層として機能する。導電性層４７３上には、例えばシリコン窒化物層である誘電体キャップ層４７４を堆積させることが可能である。

図９Ｑでは、キャップ層４７４と、導電性層４７３と、突起部４５１ｄを包括するベース層４７２とを含む上記積層を、リソグラフィック技術およびハードマスクを用いてパターニングして、複数の互いに平行な線状の各ワード線を形成する。該各ワード線の垂直な各側壁上には、第２スペーサ４７５をそれぞれ設けることが可能である。第２スペーサ４７５は、シリコン窒化物スペーサであってもよい。

各ワード線は、このパターニング表面４１０よりも上を、上記ピッチ方向に沿って伸びている。図９Ｑの右手側の図は、１つのワード線の、半導体薄板状部４２０の長手方向の縦軸に垂直に走る該ワード線の縦軸に沿った断面図である。左手側の図は、上記ワード線のピッチ軸に沿った断面図を示す図であり、該ピッチ軸は、半導体薄板状部４２０の長手方向の縦軸に相当する。

導電性層４７３は、同一のワード線に割り当てられた、これら突起部４５１ｄの上端部に載置されている。上記同一のワード線に割り当てられた、互いに隣り合う２つの各突起部４５１ｄの間では、上記ワード線は、ベース層４７２の一部上にも生じている。

埋め込まれたゲート電極４６５においてソース領域４６１に向かい合うドレイン領域４６２が、半導体薄板状部４２０の部分に有効なまっすぐな（垂直方向からの）注入によって設けられていてもよい。ドレイン領域４６２は、ソース領域４６１と比べると、浅くなっている。

第１スペーサ４７１は、ドレイン注入部をゲート電極４６５から離間して、ゲート誘起リーク電流を低減する。ドレイン領域４６２の下端部を、元のグルーブ４４０の上半分、例えば上から５分の１または上から１０分の１内のような部分に設けることが可能である。ソース領域４６１の深度は、ドレイン領域４６２の深度の５倍または１０倍であってもよい。

半導体薄板状部４２０のさらなる一部分は、ｐ型導電タイプの状態を保持する。半導体薄板状部４２０内では、ｐ型ドープされたチャネル領域４６３が、ソース領域４６１とドレイン領域４６２とを分離している。閾値電圧よりも高い電圧をゲート電極４６５に印加することによって、チャネル領域４６３内において、ｎ型導電タイプのチャネル４６３ａを、ゲート誘電体４６４に隣接して形成し、ソース領域４６１とドレイン領域４６２とを接続する。

チャネル４６３ａは、例えば、ソース領域４６１の下端部からゲート電極４６５の下端部まで伸びている第１垂直部分と、ゲート電極４６５の曲がった底部に沿って伸びているＵ型部分と、該Ｕ型部分とドレイン領域４６２の下端部との間に伸びている第２垂直部分とを含む。上記電界効果トランジスタ４９６のチャネル４６３ａは、半導体薄板状部４２０の長手方向の縦軸に平行な断面では、Ｊ型であり得る。ソース領域４６１、ドレイン領域４６２、および、チャネル領域４６３は、電界効果トランジスタ４９６の能動領域を形成する。

ゲート誘電体４６４の第１部分は、チャネル領域４６３をゲート電極４６５から分離している。ゲート誘電体４６４の第２部分は、ドレイン領域４６２をゲート電極４６５から分離し、第２絶縁体構造物４４７を形成している。第２絶縁体構造物４４７は、ゲート誘電体４６４と保護下地膜４３０との間に伸びているバーズビーク構造物（図示していない）から成ってもよいし、または、これを含んでもよい。上記バーズビーク構造物は、上述の図９Ｎに関連して説明した酸化工程の結果として生じ得る。上記バーズビーク構造物は、ドレイン領域４６２とゲート電極４６５との間の容量結合を低減させ、ゲート誘起リーク電流をさらに低減する。第２絶縁体構造物４４７は、第１絶縁体構造物４４６よりも薄くて浅い。

一実施形態では、第２絶縁体構造物４４７およびゲート誘電体４６４は、約４〜６ナノメートルの層厚を有するが、第１絶縁体構造物４４６は、約６〜５０ナノメートルの層厚を有する。第２絶縁体構造物４４７の層厚を少なくすることによって、選択的に、ゲート電極４６５の断面を拡大して抵抗値を低減させることか、または、プレーナ型トランジスタ寸法をさらに縮める可能性を生じさせる。あるいは、これら両方を共に実現する。

前述のスペーサ層４３３により、ゲート電極４６５の上端部は、上記ワード線の導電性層４７３がゲート電極４６５上に直接的に生じるように、パターニング表面の上に突出していることが可能である。

平面と垂直面とが同一である対称型トランジスタデバイスと比べると、上述のＪ型チャネル４６３ａは、より長く形成できて、その結果、上記Ｊ型チャネル４６３ａを有する電界効果トランジスタのブロッキング特性および絶縁特性を改善することが可能である。

ＥＵＤを形成する他の方法と比べると、この方法は、プロセスを複雑にすることもほとんどなく、幾分か簡素でさえある。上記トランジスタの特性を、良好に制御することが可能である。２つのゲート電極層間の堆積介在部については、省略してもよい。

図９Ｒでは、上記各ワード線間のスペースを、中間層誘電体４９１によって充填することが可能である。中間層誘電体４９１を、フォトリソグラフィープロセスによってパターニングし、この際に、ドレイン領域４６２よりも上の中間層誘電体４９１内に、コンタクト開口部を形成することが可能である。上記コンタクト開口部は、導電性材料によって充填されて、該コンタクト開口部内にコンタクト構造物４８１を形成する。図９Ｒは、ドレイン領域４６２に隣接するコンタクト構造物４８１を示す図である。

図１０Ａ〜図１０Ｑは、ＦｉｎＦＥＴのような電界効果トランジスタの典型的な一形成方法を示す各図であり、ここでは、上述の図９Ａ〜図９Ｒに示した対応する方法に関して、相違点につい記述している。

図１０Ａでは、半導体基板５００を設ける。半導体基板５００は、パターニング表面５１０に隣接する上部において、低濃度ｐ型ドープされていることが可能である。例えばシリコン酸化物構造物のような平行な２つの各内張り構造絶縁体５２２ａ、５２２ｂを、パターニング表面５１０に隣接させて、基板５００内に形成することが可能である。この互いに隣り合い、平行な２つの各内張り構造絶縁体５２２ａ、５２２ｂは、これらの間に存在する半導体薄板状部５２０にそれぞれ隣接している。

該半導体薄板状部は、周期的な列構造物のリソグラフィック技術による最小加工サイズに応じた幅を有することが可能である。半導体薄板状部５２０は、断面Ｉ−Ｉに平行な縦軸方向に沿って伸びている。一実施形態では、半導体薄板状部５２０の幅は、約４０ナノメートル以下である。

シリコン酸化物を含むか、または、シリコン酸化物より成る酸化物層（図示していない）を、パターニング表面５１０の、半導体薄板状部５２０に割り当てられた少なくとも各部分に、熱酸化法または堆積法によって形成することが可能である。上記酸化物層は、４〜６ナノメートルの層厚を有し得る。

パターニング表面５１０または上記酸化物層上に、エッチング停止下地膜５３１を堆積させる。エッチング停止下地膜５３１は、シリコン窒化物を含むか、または、シリコン窒化物よりなることが可能であり、数ナノメートルの層厚を有し得る。

エッチング停止下地膜５３１上には、スペーサ層５３３を堆積させることが可能である。スペーサ層５３３の材料は、所定のエッチングにより半導体基板５００およびエッチング停止下地膜５３１が除去されないが、上記エッチングにより選択的に除去されることが可能なものである。スペーサ層５３３は、低圧化学気相成長（ＬＰＣＶＤ）プロセスによって成長させるシリコン酸化物層であってもよく、約５０ナノメートル〜４００ナノメートルの層厚を有し得る。スペーサ層５３３上には、スペーサ層５３３をパターニングするためのマスク層５３５を堆積させる。

マスク層５３５の材料は、該マスク層の材料がエッチングにより除去されず、上記エッチングにより、スペーサ層５３３の材料を選択的に除去できると共に、半導体基板５００の半導体部分をパターニングしている過程において、マスク層５３５を除去することが可能であるように選択されている。マスク層５３５は、多結晶シリコン層であってもよい。マスク層５３５上には、レジスト層５３７を設けることが可能である。

図１０Ｂでは、レジスト層５３７を、フォトリソグラフィー技術によってパターニングすることが可能である。露光後に、レジスト層５３７を現像することによって、最初に、レジスト層５３７内に開口部を形成し、その後、該開口部と同様な開口部を、マスク層５３５内にも形成し、さらにその後、スペーサ層５３３内にも形成する。スペーサ層５３３内に結果的に生じた開口部５３９の前述の断面は、円形、または、上記各切断線に沿って異なる各寸法を有する楕円形である。エッチング停止下地膜５３１を、エッチングして貫通させる。異方性エッチング法を用いて、開口部５３９を各内張り構造絶縁体５２２ａ、５２２ｂの露出部分内にも形成する。上記異方性エッチング法は、反応性イオンビームエッチングプロセスであってもよい。

図１０Ｂに示したように、各内張り構造絶縁体５２２ａ、５２２ｂのそれぞれでは、グルーブ５４０ａ、５４０ｂが形成されている。２つの各グルーブ５４０ａ、５４０ｂは、これらの間に存在する、半導体薄板状部５２０の一部である半導体フィン５２０ａにおいて、互いに向かい合っている。スペーサ層５３３の表面から、パターニングレジスト層５３７、および、マスク層５３５の残りを除去する。

各グルーブ５４０ａ、５４０ｂの断面（基板の表面方向の断面）は、開口部５３９と各内張り構造絶縁体５２２ａ、５２２ｂとが重なり合った部分から生じている。グルーブ５４０ａ、５４０ｂの深度は、上記薄板状部の幅よりも大きいことが可能であり、例えば、上記薄板状部の幅の少なくとも５倍であってもよい。一実施形態に従えば、グルーブ５４０ａ、５４０ｂの深度は、少なくとも１００ナノメートルであり、各グルーブ５４０ａ、５４０ｂは、薄板状部５２０の真ん中を中心にして、ほぼ対称を成している。

図１０Ｃでは、フィン５２０ａを含む、薄板状部５２０の露出部分を、フィン５２０ａの半導体材料上で行う等方性エッチング法によって、凹状に窪ませることが可能である。このエッチングプロセスは、反応性イオンビームエッチングプロセスであってもよい。図１０Ｃは、凹状に窪んだフィン５２０ａを示し、凹状に窪んだフィン５２０ａは、半導体薄板状部５２０の、上記縦軸に垂直であるピッチ軸に沿って薄くなっている。

図１０Ｄでは、半導体薄板状部５２０の露出部分、および、フィン５２０ａの露出部分の上に、ゲート誘電体５６４を設けることが可能である。ゲート誘電体５６４を、薄板状部５２０の半導体材料を熱酸化させることによって、または、均一な誘電体下地膜を堆積させることによって、形成することが可能である。続いて、充填材料５５１を、例えば、化学気相成長プロセスによって堆積させる。

図１０Ｄは、半導体薄板状部５２０を複数の部分において覆っているゲート誘電体５６４を示す図である。上記複数の部分は、半導体薄板状部５２０の、図１０Ｂに示す各グルーブ５４０ａ、５４０ｂによって露出されていると共に半導体フィン５２０ａの露出表面を含む、薄板状部５２０の部分に相当する。充填材料５５１の充填部分５５１ｂは、各グルーブ５４０ａ、５４０ｂの主部分を充填している。スペーサ層５３３は、過度に充填された部分５５１ｃによって覆われている。充填材料５５１は、例えば高濃度ドープされたポリシリコンのような導電性材料であり得る。本図面および以下の図面内の断面Ｉ−Ｉは、それぞれ、充填部分５５１ｂに沿った切断面である。

図１０Ｅでは、過度に充填された部分５５１ｃを除去して、充填部分５５１ａの上端部をスペーサ層５３３の上端部から内方の低い位置にまで、充填部分５５１を凹状に窪ませることが可能である。このリセス部（凹部）は、スペーサ層５３３の上端部と残りの充填部分５５１ａの上端部との間の距離が所定の距離になるように制御される。

充填部分５５１ａの上部には、トップマスク下地膜５５６を設けることが可能である。トップマスク下地膜５５６の材料は、ドープされた部分のエッチング抵抗性が、ドープされていない部分のエッチング抵抗性と異なるように選択される。トップマスク下地膜５５６は、シリコン酸化物下地膜またはシリコン窒化物であってもよく、該下地膜は、充填部分５５１ａの露出表面上に熱酸化法によって成長させることが可能であり、６ナノメートル未満の層厚を有し得る。

図１０Ｅは、凹状に窪んだ充填部分５５１ａの上端部を覆うトップマスク下地膜５５６を示す図である。トップマスク下地膜５５６は、注入軸を有する注入ビーム５５４にさらされる。上記注入軸は、上記ピッチ軸に沿うと共に、パターニング表面５１０に対して垂直に伸びているピッチ面の方に傾斜している。このイオンビームの届かない範囲にあるトップマスク下地膜５５６の一部分は、該注入に対してシールド（遮蔽）される。

図１０Ｆに詳細に示したように、スペーサ層５３３の上端部によって遮蔽される、トップマスク下地膜５５６の第１部分５５６ａは、ドープされない状態で残る。上記イオンビームにさらされるトップマスク下地膜５５６の第２部分５５６ｂは、ドープされた状態になる。トップマスク下地膜５５６は、薄いシリコン窒化物下地膜であってもよい。第１部分５５６ａの長さは、所定の距離および上記注入軸の傾斜によって、調節可能である。

他の一実施形態によれば、充填部分５５１ａの上端部に注入することによって、トップマスク下地膜５５６の第２部分５５６ｂを形成することが可能であり、該トップマスクの第１部分５５６ａは、充填部分５５１ａの上部表面の注入されない部分に相当する。

図１０Ｇでは、第１部分５５６ａを、第２部分５５６ｂが除去されずに、選択的に除去することが可能である。第２部分５５６ｂは、以下の異方性エッチングプロセスではエッチングマスクとして機能するトップマスクとしての機能を提供することが可能である。上記異方性エッチングプロセスは、充填材料５５１の凹状に窪んだ充填部分５５１ａ上で行われる。上記異方性エッチングプロセスは、反応性イオンビームエッチングプロセスであってもよい。

他の一実施形態によれば、第２部分５５６ｂを、第１部分５５６ａが除去されずに選択的に除去することが可能である。その後、充填材料５５１の露出部分上に、シリコン酸化物マスクを、熱酸化法によって成長させることが可能である。当初のトップマスクの第１部分５５６ａを、シリコン酸化物マスクに抗して選択的に除去することが可能である。上記シリコン酸化物マスクは、以下ではエッチングマスクとして機能するトップマスクを提供する。あるいは、例えば図９に関連して記載したような他の方法を提供して、上記トップマスクを形成することも可能である。

図１０Ｇの示したように、その後、元の第１部分５５６ａの下方に、充填材料５５１の露出された第２部をエッチングすることによって、Ｕ型ギャップ５４４を形成することが可能である。Ｕ型ギャップ５４４の２つの各脚部分は、それぞれ、元の各グルーブ５４０ａ、５４０ｂ内に伸びている。ギャップ５４４のサドル部分は、フィン５２０ａの露出部上に生じている。ギャップ５４４は、凹状に窪んだ充填材料５５１によって形成されるゲート電極５６５と、半導体薄板状部５２０の一部とを分離すると共に、各グルーブ５４０ａ、５４０ｂの各側壁に一部に沿って伸びている。トップマスク下地膜５５６の第２部分５５６ｂは、充填材料５５１の第１部を遮蔽している。

図１０Ｈでは、フィン５２０ａを含む、薄板状部５２０の複数の各部分において、上記電界効果トランジスタのソース領域５６１の第１部分５６１ａを形成することが可能である。薄板状部５２０の上記複数の各部分は、ギャップ５４４を介してアクセス可能である。この第１部分５６１ａは、気相から外拡散によって形成され得る。第１部分５６１ａの下端部は、ギャップ５４４の下端部によって調節される。第１部分５６１ａは、ソース領域５６１の低ドープされた部分であり得る。

図１０Ｉでは、Ｕ型ギャップ５４４を、絶縁体材料５４５によって、覆うか、または、充填することが可能である。絶縁体材料５４５は、被覆特性またはギャップ充填特性を十分に備えた、例えばスピンオングラス堆積法またはＡＬＤ法によって堆積されるシリコン酸化物か、または、熱シリコン酸化物であってもよい。凹状に窪んだ充填部分５５１ａは、上記電界効果トランジスタのＵ型ゲート電極５６５を形成する。ゲート電極５６５は、フィン５２０ａにおける２つの各長手方向側面の各部分に沿って、および、フィン５２０ａの上端部に沿って伸びた形状となっている。

図１０Ｊ〜図１０Ｑに示したような、ＦｉｎＦＥＴのような電界効果トランジスタを形成するための各プロセスステップは、図９Ｋ〜図９Ｒに示したようなＪ型チャネルを備えたＥＵＤを形成するための各プロセスステップに、それぞれほぼ相当し得る。

図１０Ｊに示されるように、絶縁体材料５４５を凹状に窪ませて、Ｕ型絶縁体構造物５４６を形成する。このＵ型絶縁体構造物５４６は、フィン５２０ａの上端部上におけるＵ型絶縁体構造物５４６のサドル部５４６ｃ内に生じている。絶縁体構造物５４６の各脚部分５４６ａは、ゲート電極５６５を、半導体フィン５２０ａおよび半導体薄板状部５２０内の低ドープされた第１部分５６１ａの一部から分離する。ゲート電極５６５の上部５５１ｄは、パターニング表面５１０の上に突出している。

図１０Ｋおよび図１０Ｌを参照すれば、パターニング表面５１０よりも上に、注入マスク５６８を形成して、パターニング表面５１０の方向に対し垂直な方向に沿った、まっすぐな注入５６０によって、ソース領域５６１の高濃度ドープされた部分５６１ｂを形成することが可能である。ここでは、一例として、この高濃度ドープされた部分５６１ｂの下端部は、絶縁体構造物５４６の下端部より下には下がらない。

第２部分５６１ｂは、絶縁体構造物５４６が、高濃度ドープされた部分５６１ｂを、ゲート電極５６５から完全に分離している複数の部分において、第１部分５６１ａと重なりあっている。ソース領域５６１の上端部に印加された電位が、下端部に向かって低減されている電位低減ゾーンが、ゲート電極５６５との容量結合を抑制している。さらに、ソース領域５６１の下端部は、絶縁体構造物５４６の下端部に、ほぼ自己整合している。

ゲート誘電体５６４の接合部におけるバーズビーク構造物の、薄板状部５２０の上表面を覆う酸化物層までの形成をサポートするために、熱酸化法を行うことが可能である。上記バーズビーク構造物は、狭い上記ゲート誘電体と上記酸化物層との間の楔形接合部である。パターニング表面５１０を覆う上記酸化物層は、薄板状部５２０に割り当てられた部分において、上記熱酸化法によって生じるか、または、熱酸化法によって実施される。

図１０Ｍ〜図１０Ｑに示す、ゲート電極５６５の各突出部５５１ｄを密閉する第１スペーサ５７１と、突出部５５１ｄ間のスペースを充填するベース層５７２と、ベース層５７２の一部をそれぞれ含む各ワード線と、導電性層５７３と、誘電体キャップ層５７４と、該各ワード線の垂直な各側壁上の第２スペーサ５７５と、フィン５２０ａにおいてソース領域５６１に向かい合うドレイン領域５６２と、該各ワード線間の各スペースを充填する中間層誘電体５９１と、ドレイン領域５６２をアクセスするための各コンタクト構造物５８１とを形成する各プロセスステップは、上述の図９Ｎ〜図９Ｒに示した悪プロセスステップにほぼ相当し得る。

図１０Ｑに示したように、フィン５２０ａ内に形成されるｐ型ドープされたチャネル領域５６３が、ソース領域５６１とドレイン領域５６２とを分離している。閾値電圧よりも高い電圧をゲート電極５６５に印加することによって、チャネル領域５６３内において、図９Ｑに基づき前述したように、ｎ型導電タイプのチャネル５６３ａを、ゲート誘電体５６４に隣接して形成し、ソース領域５６１とドレイン領域５６２とを接続する。チャネル５６３ａは、ソース領域５６１とドレイン領域５６２との間のフィン５２０ａの各長手方向側面に沿って伸びている。

ゲート誘電体５６４の第１部分が、チャネル領域５６３とゲート電極５６５とを分離している。ゲート誘電体５６４の第２部分が、ドレイン領域５６２とゲート電極５６５とを分離し、第２絶縁体構造物５４７を形成している。第２絶縁体構造物５４７は、第１絶縁体構造物５４６よりも薄い。一実施形態では、第２絶縁体構造物５４７およびゲート誘電体５６４は、約４〜６ナノメートルの層厚を有するが、第１絶縁体構造物５４６は、約６〜５０ナノメートルの層厚を有する。

第２絶縁体構造物５４７は、図１０Ｋに関連して成就したようなバーズビーク構造物から成るか、または、該バーズビーク構造物を含むことが可能である。第２絶縁体構造物５４７の層厚を少なくすることによって、選択的に、ゲート電極５６５の断面を拡大させて抵抗値を低減させるか、または、プレーナ型トランジスタ寸法をさらに小型化する可能性を生じさせる。あるいは、これら両方を共に実現する。

図１１Ａおよび図１１Ｂは、高電圧アプリケーション用の非対称型絶縁体構造物を備える電界効果トランジスタの形成方法を示す図である。上記電界効果トランジスタの構成は、基本的に、図９Ａ〜図９Ｋに関連して上述したようなプロセスに従うものであってもよい。

図１１Ａの実施形態は、図９Ｄによる追加的な等方性エッチングが省略されていることを除いて、図９Ｋの実施形態にほぼ一致している。上記等方性エッチングは、各内張り構造絶縁体６２２ａ、６２２ｂの材料のエッチングに有効なものである。従って、図１１Ａは、長手方向の縦軸方向に沿って伸びている半導体薄板状部６２０の一部分を示す図である。半導体薄板状部６２０は、ｐ型ドープされた単結晶シリコンであってもよい。半導体薄板状部６２０は、保護下地膜６３０によって覆われていることが可能である。

一実施形態では、保護下地膜６３０は、シリコン酸化物下地膜である。上記長手方向の縦軸方向に対し垂直なピッチ方向では、半導体薄板状部６２０は、互いに対向する２つの各内張り構造絶縁体６２２ａ、６２２ｂを隔てている。エッチング下地膜６３１が、各内張り構造絶縁体６２２ａ、６２２ｂ、および、保護下地膜６３０によって複数の部分に形成されているパターニング表面を覆うように形成されてもよい。

ゲート電極６６５は、半導体薄板状部６２０の上端部よりも下の下部と、上記パターニング表面の上に突出している突出部６５１ｄとを有した形に配置されている。各内張り構造絶縁体６２２ａ、６２２ｂの深度は、ゲート電極６６５の深度よりも深くてもよい。半導体薄板状部６２０とゲート電極６６５の下部の一部分との間には、非対称の絶縁体構造物６４６を設けている。ゲート誘電体６６４が、ゲート電極６６５を残りの半導体薄板状部６２０から分離している。図９Ｊに関連して上述した方法のいずれか１つの方法によって、第１絶縁体構造物６４６を設けることが可能である。

図１１Ｂでは、図９Ｏ〜図９Ｒに関連して上述し、詳細に説明した各プロセスステップが適用されるが、ここでは、１つの共通の注入によってソース領域６６１とドレイン領域６６２とを設けてもよいことが除かれている。さらに、各突出部６５１ｄの垂直な各側壁が接続線６７２のベース層と直接隔てることが可能なように、第１スペーサを構成することを省略してもよい。

図１１Ｂは、半導体薄板状部６２０の上部に形成された、ソース領域６６１およびドレイン領域６６２を備える電界効果トランジスタ６９６を示す図である。図示した実施形態に従えば、上記ソース領域の下端部および上記ドレイン領域の下端部は、第１絶縁体構造物６４６の下端部よりも上に設けられている。

ソース領域６６１およびドレイン領域６６２は、ゲート電極６６５において、互いに向かい合っている。ゲート電極６６５の下端部は、第１絶縁体構造物６４６の下端部よりも下に設けられている。ゲート誘電体６６４は、一方のゲート電極６６５と、他方のソース領域６６１およびソース領域６６１に隣接するチャネル領域６６３の第１部分とを分離することが可能である。

絶縁体構造物６４６は、一方のゲート電極６６５と、他方のドレイン領域６６２およびドレイン領域６６２に隣接するチャネル領域６６３の第２部分とを分離することが可能である。チャネル領域６６３の上記第２部分は、ドリフトゾーンとして機能することが可能である。絶縁体構造物６４６は、ゲート誘電体６６４よりも著しく厚く、よって、ドレイン領域６６２に対する高電位の印加による、ドレイン領域６６２とゲート電極６６５との結合を防止している。

接続線には、ベース層６７２と高導電性層６７３とが含まれる。本実施形態に従えば、上記接続線は、上記ピッチ方向に沿って伸びている。高導電性層６７３は、ゲート電極６６５の各突出部６５１ｄの上端部上部分、および、各突出部６５１ｄ間のベース層６７２一部分上に生じている。さらなる一実施形態では、このような電界効果トランジスタは、複数、電気的に互いに並列に配置されている。

図１２は、集積回路７０１を概略的に示す図である。集積回路７０１は、上述の電界効果トランジスタ７０２を含む。上記集積回路は、例えばグラフィックスＤＲＡＭ、コンシューマＤＲＡＭまたは携帯ＤＲＡＭ、ＳｏＣ含有ＤＲＡＭ、または、例えばＭＲＡＭ、ＰＣＲＡＭ、または、ＦｅＲＡＭのような１トランジスタタイプの他の任意のメモリデバイス、または、パワーＭＯＳＦＥＴ、ＩＧＢＴ、および、例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴを含むスマートパワーデバイスのようなパワーアプリケーション用集積回路のようなＤＲＡＭであってもよい。

図１３は、電気システム７１１を概略的に示す図である。上記電気システムは、電気デバイス７１２を含む。電気デバイス７１２は、上述のような本発明に係る電界効果トランジスタ７１３を少なくとも１つ含むことが可能である。電気システム７１１は、例えば、オーディオシステム、ビデオシステム、コンピュータシステムのグラフィックカード、例えばサーバとしてのコンピュータシステム、例えば携帯電話のような通信システム、例えばデジタルカメラのようなイメージングシステム、例えばコンピュータ用データ記憶モジュールのようなデータ記憶システム、移動可能なデータ記憶デバイス、または、プロセッサのようなデジタルプロセッシングシステムであってもよい。他の実施形態に従えば、上記電気システムは、電圧供給ユニット、レギュレータユニット、または、自動車アプリケーション用電気システムであってもよい。

図１４Ａ〜図１４Ｈは、上記ゲート電極と上記ソース領域との間の第１絶縁体構造物の上部分が、上記ゲート電極と上記ドレイン領域との間の第２絶縁体構造物に対して対称になるように設けられた、Ｊ型チャネルを備える３次元チャネル電界効果トランジスタ製造方法に関するものである。

図１４Ａでは、基板８００内にグルーブを形成する。基板８００は、例えば単結晶シリコン部分のような半導体部分８０１を含む。基板８００は、半導体部分８０１を覆うスペーサ層８１２をさらに含んでもよい。基板８００のパターニング表面上に配置された犠牲酸化物下地膜８１０は、半導体部分８０１とスペーサ層８１２とを分離することが可能である。

例えばシリコン酸化物下地膜のような誘電体下地膜を、スペーサ層８１２の露出表面を覆うと共に、上記グルーブを内張りするように、設けてもよい。誘電体下地膜８２０の複数の部分が、その後に形成される電界効果トランジスタのゲート誘電体を形成し得る。上記誘電体下地膜は、例えば、原子層堆積法、化学気相成長法、または、熱酸化法によって、成長させることが可能である。

スペーサ層８１２は、さらなるトランジスタのゲート電極構造を構成するために設けられるポリシリコン層であってもよい。充填材料８２２を堆積させて、グルーブ８２２を充填させる。充填材料８２２は、例えば高濃度ドープされたポリシリコンのような導電性材料であってもよい。

図１４Ｂでは、充填材料８２２をスペーサ層８１２の上表面、および、上記グルーブの上部から除去して、充填材料８２２を凹状に窪ませる。上記グルーブ内の充填材料８２２の上端部を、基板８００の半導体部分８０１の上端部よりも下に設ける。

図１４Ｃに示したように、トップマスク下地膜８３０を設けることが可能である。トップマスク下地膜８３０は、充填材料８２２、スペーサ層８１２の露出表面、および、上記グルーブの内部表面の露出部分を、均一な層厚に覆う。該層厚は、１０ｎｍ以下であり得る。

イオン注入によって、トップマスク下地膜８３０の材料のエッチング特性を、変化させることが可能である。例えば、トップマスク下地膜８３０は、アモルファス状シリコン層である。例えば、フッ化ホウ素の斜めの注入を行うことが可能である。注入ビーム８３２の注入方向は、上記パターニング表面に垂直な断面平面８３３に対して傾斜している。上記グルーブ内では、トップマスク下地膜８３０の第１部分８３０ａが、該グルーブの側壁によって遮蔽される一方、第２部分８３０ｂは、上記注入にさらされる。この注入によって、トップマスク下地膜８３０のアモルファス状シリコンは、硬化される。

図１４Ｄに示したように、トップマスク下地膜８３０の第１部分８３０ａを、選択エッチングプロセスによって、第２部分８３０ｂが除去されずに、選択的に除去することが可能である。第２部分８３０ｂは、その後においてエッチングマスクとして有効であると共に充填材料８２２の第１部分を覆うトップマスクを提供することが可能である。

図１４Ｅに示したように、異方性エッチングによって、充填材料８２２の露出した第２部分を凹状に窪ませる。この場合、トップマスク下地膜８３０の第２部分８３０ｂは、エッチングマスクとして効果的である。半導体部分８０１と充填材料８２２の残留第１部分との間のグルーブの一側面上に、ギャップ８４０を形成する。

図１４Ｆは、アモルファス状シリコン層８３０を除去した後の、充填材料８２２の第２部分内のギャップ８４０を示す図である。充填材料８２２をエッチングしている間、または、その後に、トップマスク８３０ｂ、および、アモルファス状シリコン層８３０のさらなる残留部分を、除去することが可能である。

図１４Ｇでは、均一な誘電体下地膜８４２を配置することが可能である。誘電体下地膜８４２は、例えば、テトラエチルオルソ珪酸塩（ＴＥＯＳ）の分解物から生じるシリコン酸化物下地膜であってもよい。図１４Ｆのギャップ８４０は、図１４Ｇに示したように、シリコン酸化物によって、完全に充填される。他の実施形態に従えば、ギャップ８４０は、完全にまたは局所的に充填されずに残り、この場合、上記第１絶縁体構造物の対応する部分が、結果として生じる空洞によって、少なくとも一部において形成される。

図１４Ｈでは、異方性エッチングを行うことが可能であり、その最中に、誘電体下地膜８４２の水平部分を除去する。誘電体下地膜８４２の残存部分は、スペーサ層８１２の上端部と充填材料８２２の上端部との間におけるグルーブの内部表面の垂直部分に沿って伸びている。

第１絶縁体構造物８５２は、図１４Ｆに示したギャップ８４０を充填するか、または、覆うことによって形成される第１部分８５２ａ、および、誘電体下地膜８４２から生じる第２部分８５２ｂを含む。第１絶縁体構造物８５２の第２部分８５２ｂは、誘電体下地膜８４２から生じる第２絶縁体構造物８５４に対して対称である。第１絶縁体構造物８５２の第２部分８５２ｂと、第２絶縁体構造物８５４とは、上記グループ内において、互いに向かい合っている。

第１絶縁体構造物８５２は、充填材料８２２から形成されるか、または、充填材料８２２に置き換わる別の材料から形成されるゲート電極８５１と、ソース領域８６１との間に形成される。該ソース領域は、半導体部分８０１内のｎ型ドープされた不純物領域であり得る。

第２絶縁体構造物８５４は、ゲート電極８５１とドレイン領域８６２とを分離している。ドレイン領域８６２は、半導体部分８０１内のｎ型ドープされた不純物領域として形成され得る。ソース領域８６１およびドレイン領域８６２は、半導体部分８６１のｐ型導電性部分であり得るチャネル領域８６３にそれぞれ隣接している。電界効果トランジスタ８９６が導電状態である場合、チャネル領域８６３内の、ソース領域８６１とドレイン領域８６２との間に、Ｊ型チャネルが形成される。

第１絶縁体構造物８５２の第２部分８５２ｂは、第１部分８５２ａと同じ層厚を有し得る。図１４Ｈに示したように、ゲート電極８５１の下部に低抵抗接続を可能にするには、第２部分８５２ｂを、第１部分８５２ａよりも薄くすることが可能である。第１部分８５２ａは、約１０ｎｍ以上の層厚を有する。ドレイン領域８６２のコンタクトを形成するために求められるマスクの重ね合わせ条件を緩和するために、第２部分８５２ｂは、約５〜１０ｎｍの層厚を有してもよい。

図９Ａ〜図９Ｒに関連して上述した各プロセスと各実施形態を、図１４Ａ〜図１４Ｈに関連して上述した実施形態と組み合わせてもよい。一例として、図１〜図６に関連して記載した電界効果トランジスタ、または、図７および図８に関連して記載したメモリセルを形成するために、状況に応じて、さらなるプロセスステップを修正してもよい。

図１５は、一実施形態に従った３次元チャネル電界効果トランジスタ製造方法を示す、要部のフローチャートである。半導体基板内に、グルーブを形成する（７２０）。該グルーブの下部に、充填材料を配置する（７２２）。該充填材料の表面の第１部分を覆うと共に、第２部分を露出させた状態で残す、トップマスクを設ける。ここでは、上記充填材料の第２部分が露出されている（７２４）。上記基板の内部表面の露出部分と、上記トップマスクに覆われている充填材料の第１部分との間にギャップを形成するために、上記充填材料の第２部分を凹状に削除する（７２６）。該ギャップ内では、第１ソース／ドレイン領域とゲート電極とを分離する、第１絶縁体構造物を設ける（７２８）。同じフローチャートは、さらなる実施形態による集積回路の製造方法を示すことが可能である。

図１６は、集積回路の製造方法を示す、要部のフローチャートである。電界効果トランジスタの第１部分と第２部分との間に、予備構造物を設ける（７３０）。上記第１部分と上記予備構造物の残りの部分との間にギャップを形成するために、該予備構造物の一部を除去する（７３２）。該ギャップ内には、上記第１部分内に形成されたソース／ドレイン領域と、上記第１部分と上記第２部分との間に形成されたゲート電極とを分離できるように、第１絶縁体構造物を設ける（７３４）。

図１７は、複数の各メモリセル９９９を含む、集積回路９００の断面を示す図であり、各メモリセル９９９は、トレンチ型ストレージキャパシタ９９５、および、J型３次元チャネル電界効果トランジスタ９９６を含む。

ストレージキャパシタ９９５の上部は、例えば、高濃度ドープされたポリシリコンからなるストレージ電極９９５ｂを含む。ストレージキャパシタ９９５の図示した断面では、ストレージ電極９９５ｂは、絶縁カラー部９９５ａによって、集積回路９００の半導体部分９０１から分離されている。ストレージ電極９９５ｂと電界効果トランジスタ９９６のソース領域９６１との間の低抵抗コンタクトを、埋め込みストラップ９９３が提供している。ソース領域９６１に加えて、電界効果トランジスタ９９６の能動領域は、ドレイン領域９６２、および、チャネル領域９６３を含み、チャネル領域９６３は、ソース領域９６１とドレイン領域９６２との両方にそれぞれ接触している。

ソース領域９６１、および、ドレイン領域９６２は、例えば、単結晶半導体部分９０１のｎ⁺型ドープされた不純物領域である。ソース領域９６１とドレイン領域９６２との間に、ゲート電極９６５が配置される。ここでは、ゲート電極９６５の下端部は、ソース領域９６１の下端部よりも下、および／または、ドレイン領域９６２の下端部よりも下であってもよい。チャネル領域９６３は、ゲート誘電体９６４によって、ゲート電極９６５から分離されている。

第２絶縁体構造物９５４が、ゲート電極９５１とドレイン領域９６２とを分離している。ゲート電極９６５では、第１絶縁体構造物９５２の第２部分９５２ｂが、第２絶縁体構造物９５４と向かい合っており、この第２部分９５２ｂは、実質的に、ドレイン領域９６２の下端部に相当する幅を有し、該下端部と同じ深度まで伸びている。

第１絶縁体構造物９５２の第２部分９５２ｂは、第１部分９５２ａよりも薄いことが可能であり、例えば、５〜１０ｎｍであり得る。薄い各絶縁体構造物９５２ｂ、９５４は、ゲート電極９６５の下端部と半導体部分９０１よりも上に設けられた上部との間に、低い抵抗コンタクトを提供することが可能である。

厚い第２絶縁体構造物９５４は、ドレイン領域９６２を例えばビット線に接続させることが可能なコンタクト構造物９８１を構成するためのマスクの重なり合い許容条件を緩和することが可能である。厚い第２絶縁体構造物９５４は、ゲート電極９６５とドレイン領域９６２との間の容量結合を低減させる。ゲート電極９６５を、ワード線の一部であり得る高導電性層９７３に接続することが可能である。

上記の各実施形態を、上記図面に関連して詳細に説明してきたが、本発明の原理および範囲から逸脱することなく、様々な変更および変形を加えてもよいことは、当業者には明らかであろう。従って、本発明の上記変更および変形が、添付の特許請求の範囲およびそれに同等のものの範囲内であるならば、本発明は、本発明の上記変更および変形を対象とすることを意図するものである。

本発明の一実施形態に係る、非対称の各絶縁体構造物およびＪ型チャネルを備える、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明の他の実施形態に係る、各コーナー部分およびＪ型チャネルを備える、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明のさらに他の実施形態に係る、絶縁体構造物としての各バーズビーク構造物およびＪ型チャネルを含む、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明のさらに他の実施形態に係る、非対称の各絶縁体構造物、Ｊ型チャネルおよび各ディープコーナー部分を備える、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明のさらに他の実施形態に係る、ＦｉｎＦＥＴ状の完全空乏型チャネル部分を備える、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明のさらに他の実施形態に係る、ＦｉｎＦＥＴ状の完全空乏型チャネル部分および短縮化フィンを含む、３次元チャネル電界効果トランジスタを示す平面図である。 上記３次元チャネル電界効果トランジスタを示す一断面図である。 上記３次元チャネル電界効果トランジスタを示す他の断面図である。 本発明の一実施形態に係る、トレンチキャパシタと、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとを含む、ダイナミック半導体メモリセルを示す断面図である。 本発明の一実施形態に係る、スタックドキャパシタと、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとを含む、ダイナミック半導体メモリセル対を示す断面図である。 少なくとも１つの垂直チャネル部分と非対称の絶縁体構造物とを備える電界効果トランジスタの典型的な製造方法を説明するための各プロセス段階の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階の次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 上記各プロセス段階のさらに次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 本発明に係る一実施形態としての、非対称の絶縁体構造物を備えるＦｉｎＦＥＴ状のトランジスタの典型的な製造方法を説明するための各プロセス段階の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階の次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分をそれぞれ示す各断面図である。 高電圧アプリケーション用電界効果トランジスタ、一例を挙げると、少なくとも１つの垂直チャネル部分と非対称の１つの絶縁体構造物とを備える電界効果トランジスタの、典型的な製造方法を説明するための各プロセス段階の一つにおける、集積回路の一部を示すそれぞれの断面図である。 上記各プロセス段階の次の一つを示す、集積回路の一部におけるそれぞれの各断面図である。 本発明に係る一実施形態の電界効果トランジスタを含む集積回路を概略的に示す平面図である。 本発明に係る一実施形態の電界効果トランジスタを含む電気システムを概略的に示す平面図である。 本発明に係る、少なくとも１つの垂直チャネル部分と非対称の１つの絶縁体構造物とを備える電界効果トランジスタの、典型的な製造方法を説明するための各プロセス段階の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階の次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 上記各プロセス段階のさらに次の一つにおける、半導体基板の一部分を示す断面図である。 本発明の一実施形態に係る電界効果トランジスタの典型的な製造方法の要部を示すフローチャートである。 本発明の他の実施形態に係る電界効果トランジスタの典型的な製造方法を示すフローチャートである。 本明細書に記載した方法を用いて形成された、垂直チャネル部分および非対称の絶縁体構造物を備える電界効果トランジスタとトレンチキャパシタとを含むダイナミック半導体メモリセルを示す断面図である。

Claims (32)

1. ソース領域、ドレイン領域、および、上記ソース領域と上記ドレイン領域とを分離するチャネル領域と、
   上記ソース領域と上記ドレイン領域との間に配置されるゲート電極と、
   上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体と、
   上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物と、
   上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物とを含み、
   上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、
   上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、
   上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である、電界効果トランジスタ。
2. 上記第１絶縁体構造物の少なくとも１つの幾何学的寸法は、上記第２絶縁体構造物の少なくとも１つの幾何学的寸法と、少なくとも１０パーセント異なる、請求項１に記載の電界効果トランジスタ。
3. 上記第１絶縁体構造物は、半導体基板内の第１深度まで伸び、
   上記第２絶縁体構造物は、上記半導体基板内の第２深度まで伸びており、
   上記第２深度は、上記第１深度と少なくとも１０パーセント異なる、請求項１に記載の電界効果トランジスタ。
4. 上記第２深度は、上記第１深度と少なくとも５０パーセント異なる、請求項３に記載の電界効果トランジスタ。
5. 上記第１絶縁体構造物は、第１層厚を有する一部を含み、
   上記第２絶縁体構造物は、上記第１層厚と少なくとも１０パーセント異なる第２層厚を有する、請求項２に記載の電界効果トランジスタ。
6. 上記第２層厚は、上記第１層厚と少なくとも５０パーセント異なる、請求項５に記載の電界効果トランジスタ。
7. 上記ゲート誘電体は、上記第１層厚および上記第２層厚のいずれか１つの層厚と同一の層厚を有する、請求項６に記載の電界効果トランジスタ。
8. 上記第１絶縁体構造物および上記第２絶縁体構造物のいずれか１つの少なくとも一部は、バーズビーク構造物を含み、
   上記バーズビーク構造物は、上記電界効果トランジスタが形成される半導体基板のパターニング表面と、楔形接合部を形成する、請求項６に記載の電界効果トランジスタ。
9. 上記ゲート電極は、半導体基板内に形成されるグルーブ内に配置され、パターニング表面と上記半導体基板のデバイス深度との間に伸びており、
   上記半導体基板は、上記ソース領域、上記ドレイン領域、および、上記チャネル領域を含む、請求項１に記載の電界効果トランジスタ。
10. 上記ソース領域、上記ドレイン領域、および、上記チャネル領域は、半導体基板の長手方向に沿って伸びている半導体薄板状部内に形成され、
    上記半導体薄板状部は、垂直な長手方向の各側壁を含み、
    上記半導体薄板状部は、２つの各内張り構造絶縁体によって、上記長手方向に対し垂直方向に伸びるピッチ方向にて制限されており、
    上記各内張り構造絶縁体は、上記半導体薄板状部において互いに向かい合っており、
    上記半導体薄板状部は、デバイス深度よりも深い薄板状部深度を有する、請求項１に記載の電界効果トランジスタ。
11. 上記ゲート電極は、ほぼ同じ輪郭を伴って、上記各内張り構造絶縁体間に伸びている、請求項１０に記載の電界効果トランジスタ。
12. 上記ゲート電極は、主部分と２つの各コーナー部分とを含み、
    上記主部分は、ほぼ同じ輪郭を伴って、上記各内張り構造絶縁体間に伸びて、上記各内張り構造絶縁体との各接触面において、上記半導体薄板状部と共に、デバイス端部を形成し、
    上記各コーナー部分のそれぞれは、上記半導体薄板状部と上記各内張り構造絶縁体のいずれか１つの間に配置されて、上記各デバイス端部のいずれか１つに沿って伸びており、
    上記主部分の電界および上記コーナー部分の電界は、上記各デバイス端部に沿って伸びる上記チャネル領域の２つの各端部において、互いに重なりあっている、請求項１０に記載の電界効果トランジスタ。
13. 上記各コーナー部分のそれぞれは、対応するデバイス端部に沿って、上記半導体薄板状部の側壁を均一なコーナー幅で覆っている、請求項１２に記載の電界効果トランジスタ。
14. 上記ゲート電極は、半導体基板内に形成されるグルーブ内に配置され、
    上記半導体基板は、上記ソース領域、上記ドレイン領域、および、上記チャネル領域を含み、
    上記グルーブは、上記半導体基板のパターニング表面と、デバイス深度との間おいて伸びて形成されており、
    上記グルーブは、さらに、上記各内張り構造絶縁体に沿った各長手方向側壁、および、上記半導体薄板状部に沿った各横断側壁を形成し、
    上記半導体薄板状部は、上記半導体薄板状部よりも薄い半導体フィンを含み、
    上記半導体フィンは、上記長手方向では上記グルーブを通って伸びると共に、垂直方向ではフィン上端部と上記グルーブの底部との間に伸びており、
    上記チャネル領域は、上記半導体フィン内の少なくとも部分的に形成される、請求項１０に記載の電界効果トランジスタ。
15. 上記ゲート電極は、上記半導体フィンにおいて互いに向かい合う２つの各小部を含む、請求項１４に記載の電界効果トランジスタ。
16. 上記フィン上端部は、上記パターニング表面よりも下に形成されている、請求項１４に記載の電界効果トランジスタ。
17. 上記フィン上端部は、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つの下端部よりも下に形成されている、請求項１４に記載の電界効果トランジスタ。
18. 上記半導体フィンは、１つの横断側壁から他の横断側壁に向かって伸びている、請求項１４に記載の電界効果トランジスタ。
19. 上記第１絶縁体構造物および上記第２絶縁体構造物のいずれか１つは、Ｕ型であり、２つの各垂直絶縁体小部および水平絶縁体小部を含み、
    上記各垂直絶縁体小部のそれぞれは、上記ゲート電極と上記半導体薄板状部との間に伸びており、
    上記水平絶縁体小部は、上記半導体フィン上に載置されていて、上記各垂直絶縁体小部を互いに接続している、請求項１８に記載の電界効果トランジスタ。
20. 上記半導体フィンは、上記各横断側壁のいずれか１つに隣り合って配置され、上記他の横断側壁からフィンギャップを介して分離されている、請求項１４に記載の電界効果トランジスタ。
21. 上記第１絶縁体構造物および上記第２絶縁体構造物のいずれか１つは、上記フィンギャップの少なくとも上部を充填している、請求項２０に記載の電界効果トランジスタ。
22. 上記半導体フィンの少なくとも上部は、完全空乏化の動作モードを可能にするフィンの幅を有している、請求項１４に記載の電界効果トランジスタ。
23. 第１ソース／ドレイン領域が形成される、電界効果トランジスタの第１部分と、第２ソース／ドレイン領域を含む、電界効果トランジスタの第２部分との間に予備構造物を設ける工程と、
    上記第１部分と残りの上記予備構造物との間にギャップを形成するために、上記予備構造物の一部を除去する工程と、
    上記ギャップ内に、上記第１部分に形成される上記第１ソース／ドレイン領域と、上記第１部分と上記第２部分との間に形成されるゲート電極とを分離している第１絶縁体構造物を設ける工程とを含む、集積回路製造方法。
24. 上記ギャップ内に上記第１絶縁体構造物を設ける工程は、上記ギャップを充填することなく、上記ギャップを覆う工程をさらに含み、
    上記第１絶縁体構造物は、空洞を含む、請求項２３に記載の集積回路製造方法。
25. 上記ギャップ内に上記第１絶縁体構造物を設ける工程は、上記第１絶縁体構造物を形成するために、上記ギャップを絶縁体材料によって充填する工程をさらに含む、請求項２３に記載の集積回路製造方法。
26. 上記ギャップ内に上記第１絶縁体構造物を設ける工程は、上記第１絶縁体構造物を形成するように、上記ギャップの少なくとも一部を熱酸化物によって充填するために、上記第１部分の側壁部分上に上記熱酸化物を成長させる工程をさらに含む、請求項２３に記載の集積回路製造方法。
27. 上記予備構造物の一部を除去する工程は、
    上記予備構造物上にトップマスク下地膜を設ける工程であって、上記トップマスク下地膜の上端部は、上記第１部分および上記第２部分の上端部よりも下に形成される工程と、
    斜めの注入を行って、上記トップマスク下地膜内に、注入される部分と注入されない部分とを形成する工程と、
    上記注入される部分および上記注入されない部分のいずれか一部を除去して、トップマスクを形成する工程と、
    上記トップマスクをエッチングマスクとして用いて、上記予備構造物を凹状に削除する工程とをさらに含む、請求項２３に記載の集積回路製造方法。
28. 半導体基板にグルーブを形成する工程（ａ）と、
    上記グルーブの下部に充填材料を設ける工程（ｂ）と、
    上記充填材料の第１部分を覆うと共に、上記充填材料の第２部分を露出した状態で残す、トップマスクを設ける工程（ｃ）と、
    上記半導体基板と上記第１部分との間にギャップを形成するために、上記第２部分を凹状に削除する工程（ｄ）と、
    上記ギャップ内に、上記半導体基板内に配置されたソース／ドレイン領域と、上記グルーブ内に配置されたゲート電極とを分離する第１絶縁体構造物を設ける工程（ｅ）とを含む、３次元チャネル電界効果トランジスタ製造方法。
29. 上記工程（ｃ）は、
    上記充填材料の上にトップマスク下地膜を設ける工程であって、上記トップマスク下地膜の上端部は、上記グルーブの上端部よりも下に形成する工程と、
    上記トップマスク下地膜内に、注入される部分と注入されない部分とを形成するために、斜めの注入を行う工程とをさらに含み、
    上記トップマスク下地膜は、露出部分を形成するために、上記注入される部分に注入することによって損傷を受けている、請求項２８に記載の３次元チャネル電界効果トランジスタ製造方法。
30. 上記工程（ｃ）は、
    上記充填材料の上記第１部分を覆う上記トップマスクを形成するために、上記充填材料の上記露出部分上にシリコン酸化物を成長させる工程と、
    上記充填材料の上記露出部分を形成するために、上記トップマスク下地膜の上記注入されない部分を除去する工程とをさらに含む、請求項２９に記載の３次元チャネル電界効果トランジスタ製造方法。
31. 上記工程（ｄ）の後、および、上記工程（ｅ）の前に、
    上記ソース／ドレイン領域の少なくとも一部を形成するために、上記工程（ｄ）によって露出された基板部分内に不純物類を導入する工程をさらに含む、請求項２８に記載の３次元チャネル電界効果トランジスタ製造方法。
32. 上記不純物類を導入する工程は、気相拡散法によって実行される、請求項３１に記載の３次元チャネル電界効果トランジスタ製造方法。

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