JP4960181B2 - 集積回路 - Google Patents

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Description

発明の詳細な説明
〔発明の分野〕
本発明は、トランジスタを含む集積回路に関する。
〔背景〕
一般的に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、蓄積される情報を示す電荷を蓄積するためのストレージキャパシタと、ストレージキャパシタに接続されるアクセストランジスタとを含んでいる。アクセストランジスタは、第１及び第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域間に流れる電流を制御するゲート電極と、第１及び第２のソース／ドレイン領域に接続するチャネルとを含んでいる。このトランジスタは、通常、少なくとも部分的に、半導体基板に形成される。ゲート電極は、ワード線の部分を形成しており、ゲート絶縁層によりチャネルと電気的に絶縁している。対応するワード線を介してアクセストランジスタにアクセスすることにより、ストレージキャパシタに蓄積された情報が読み出される。具体的には、情報は、ビット線接点を介して、対応するビット線に読み出される。
従来のＤＲＡＭメモリセルでは、ストレージキャパシタは、トレンチキャパシタとして実行可能である。このトレンチキャパシタでは、基板内へ該基板表面に対し垂直な方向に延びたトレンチ内に、２つのキャパシタ電極が配されている。
ＤＲＡＭメモリセルの他の形態によれば、電荷は、基板表面より上に形成されたスタックキャパシタに蓄積される。一般的に、ＤＲＡＭメモリセルに必要な領域をさらに縮小させる試みがなされている。それと同時に、アクセストランジスタに最適な特性を得ることが望まれている。
したがって、改良されたトランジスタ、及びこのようなトランジスタの改良された製造方法が必要になる。さらには、改良されたメモリセルアレイ、及びこのようなメモリセルアレイの形成方法が必要になる。
〔概要〕
本発明によれば、トランジスタは、半導体基板に形成されており、この基板は、上表面を有する。上記トランジスタは、第１及び第２のソース／ドレイン領域と、上記第１及び第２のソース／ドレイン領域に接続するチャネル領域と、上記チャネルに流れる電流を制御するためのゲート電極とを備え、ゲート電極は、ゲート溝に配されている。上記ゲート溝は、半導体基板の上記基板上表面で規定されており、第１及び第２のソース／ドレイン領域は、少なくとも深さｄ１で延びている。深さｄ１は、上記基板の上表面から測定される。上記ゲート電極の上表面は、半導体基板の上表面の下に配されている。上記ゲート電極の上表面は、深さｄ１未満の深さｄ２で配されている。深さｄ２は、上記基板の上表面から測定される。
本発明によれば、メモリセルアレイも提供される。上記メモリセルアレイは、各メモリセルが蓄積要素及びアクセストランジスタを備えたメモリセル、第１の方向に延びているビット線、第２の方向に延びた（第２の方向は、第１の方向に交差する）ワード線、半導体基板を備えている。アクセストランジスタは、半導体基板に形成されている。また、アクセストランジスタは、対応するビット線に対応する蓄積要素を電気的に接続する。アクセストランジスタは、ワード線によりアドレスされている。アクセストランジスタは、ドープされた部分を備え、該ドープされた部分は、半導体基板の上表面に隣接して配置され、深さｄ１に延びており、各ワード線の上表面は、半導体基板の上表面の下に配されている。各ワード線の上表面は、深さｄ１未満の深さｄ２で配されている。深さｄ２は、上記基板の上表面から測定される。
本発明によれば、トランジスタも形成される。上記トランジスタは、上表面を含む半導体基板に形成される。トランジスタは、第１及び第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域間を延びるか、または結ぶ直線で規定される第１の方向と、上記第１及び第２のソース／ドレイン領域に接続するチャネル領域と、上記チャネルに流れる電流を制御するためのゲート電極とを備えている。上記ゲート電極はゲート溝に配され、このゲート溝は、半導体基板の上表面に規定されている。ゲート電極の上表面は、半導体基板の上表面の下に配され、溝の上部分は、ゲート電極の上表面の上であり、かつ半導体基板の上表面の下に配されている。溝の上部分の幅は、ゲート電極の幅よりも大きくなっている。この幅は、上記第１の方向に沿って測定される。
本発明のトランジスタの形成方法は、表面を含む半導体基板を形成する工程と、上記基板表面に延びるゲート溝を形成する工程と、第１及び第２のソース／ドレイン領域を形成する工程であって、第１及び第２のソース／ドレイン領域が、上記基板表面に隣接し、第１及び第２のソース／ドレイン領域が、基板表面から測定して深さｄ１で延びている工程と、上記ゲート溝の側壁にスペーサを形成する工程であって、上記犠牲スペーサが基板表面からｄ１未満の深さで延びている工程と、上記ゲート溝にゲート電極材料を形成し、上記ゲート電極材料は、半導体基板の上表面の下に配されており、上記ゲート電極材料は、深さｄ１未満の深さｄ２（深さｄ２は、深さｄ１の上の上記基板表面から測定される）で配された工程であって、溝の上側部分がゲート電極材料の上に配される工程と、溝の上側部分に絶縁材料を充填する工程と、を含む。
さらに、本発明によれば、トランジスタが形成される。トランジスタは、上表面を含む半導体基板に存在する。上記トランジスタは、第１及び第２のドープされた領域と、第１及び第２のドープされた領域に接続するチャネルと、上記チャネルに流れる電流を制御する手段と、を備えている。上記チャネルに流れる電流を制御する手段は、溝に配されおり、この溝は、半導体基板の上表面で規定されている。第１及び第２のドープされた領域は、少なくとも深さｄ１で延びている。深さｄ１は、上記基板の上表面から測定される。上記チャネルに流れる電流を制御する手段の上表面は、半導体基板の上表面の下に配されている。上記チャネルに流れる電流を制御する手段の上表面は、深さｄ１未満の深さｄ２で配されている。深さｄ２は、上記基板の上表面から測定される。
本発明の上記特徴点及びさらに他の特徴点は、特に、種々の図に適切な参照番号が適切な部材を示すのに用いられた添付図面と組み合わせたとき、後述の本発明の具体的な実施形態に関する詳細な説明を考慮すると明らかになるであろう。
なお、添付した図面は、本発明のさらなる理解を提供するために含まれるものであり、本発明に組み込まれ、その一部を構成するものである。上記図面は、本発明の原理を説明するための記載とともに、本発明の実施の形態を示すものである。本発明の他の形態、及び本発明における多くの意図的な利点は、後述の詳細な説明を参照して、容易に理解されるであろう。図面の要素は、必ずしも、互いの相対的な寸法を示したものではない。
〔図面の簡単な説明〕
図１は、本発明の完成したトランジスタの断面図である。
図２Ａ〜図２Ｃは、本発明の第１処理ステップ実施後の基板を種々の方向から見た図である。
図３Ａ及び図３Ｂは、本発明における、エッチングステップ、シリコン窒化物ライナーの堆積を実施後の基板を種々の方向から見た図である。
図４Ａ〜図４Ｃは、本発明における、さらなるエッチングステップを実施後の基板を種々の方向から見た図である。
図５Ａ〜図５Ｃは、本発明における、導電性材料の堆積を実施後の基板を種々の方向から見た図である。
図６Ａ〜図６Ｃは、本発明における、絶縁材料の堆積を実施後の基板を種々の方向から見た図である。
図７Ａ及び図７Ｂは、本発明における、パッド窒化物層を除去後の基板を種々の方向から見た図である。
図８Ａは、本発明の完成したメモリセルの断面図である。
図８Ｂは、本発明の完成したメモリセルアレイの概略構成を示す図である。
図９は、本発明の完成したメモリデバイスを示す平面図である。
図１０Ａ〜図１０Ｄは、基板の断面図であり、本発明の他の形態として、縦断面、横断面、及びチャネル断面でＭＯＳＦＥＴを備えた集積回路の製造方法を示している。
〔詳細な説明〕
以下、添付した図面を参照して説明する。添付図面は、発明の一部分を構成するものであり、本発明が実施されてもよい具体的な形態を示すものである。この際、「上」、「底」、「前」、「先頭」、「後尾」等といった方向を示す用語が、示される図の配置を参照して用いられる。本発明の実施形態の要素は、多くの異なる配置で配することが可能であるので、上記方向を示す用語は、説明のために用いるものであり、これに限定されない。他の形態が用いられ、構造的または理論的な変更が、本発明の範囲を逸脱しない範囲でなされてもよいことが理解されうる。それゆえ、以下の詳細な説明は、限定した意義として解釈されるものではない。本発明の範囲は、補足した請求項により規定される。
図１は、本発明の第１及び第２のトランジスタ６１・６２を組み合わせた半導体基板の断面図である。具体的には、アクセストランジスタ６１・６２はそれぞれ、第１及び第２のソース／ドレイン領域５１・５２を備えている。このソース／ドレイン領域５１・５２はそれぞれ、例えば、ｎドープ部分として形成されていてもよい。図示したように、隣接する２つのアクセストランジスタ６１・６２は、第２のソース／ドレイン領域５２を共有している(share one common)。第１及び第２のソース／ドレイン領域５１・５２間には、ゲート電極２３が形成されている。このゲート電極２３は、基板表面の内側に延びている。したがって、第１及び第２のソース／ドレイン領域５１・５２間に形成されたチャネルは、湾曲した形状になっており、チャネルの形状は、その面がゲート電極２３により区切られている。ゲート電極２３は、ゲート絶縁層５４によりチャネル５３と絶縁している。また、図１から分かるように、適宜、ゲート電極２３は、図面の紙面の前後に延びるプレート様(plate-like)部分２４を備えている。よって、この例示された形態では、上記チャネルは、フィン様部分を備えており、この部分では、チャネルは、図１に示された断面に対し垂直な断面において、リッジ形状(shape of a ridge)を有する。上記のリッジは、上面と２つの側面とを有している。よって、ゲート電極のプレート様部分２４は、この２つの側面で、チャネル５３を区切る。プレート様部分が存在することにより、チャネル５３は、完全に空乏になる。
各ゲート電極２３の表面２３ａは、基板表面１０の下に配されている。具体的には、ゲート電極の上表面２３ａと基板表面１０との距離は、ｄ２として示される。絶縁層５６は、各ゲート電極２３の上に配されており、溝を充填している。この溝には、ゲート電極が形成されている。よって、ゲート電極２３は、完全に埋設される。また、真空スペーサ５７は、ゲート電極２３の各側面に配されている。真空スペーサ５７は、隣接するソース／ドレイン領域５１・５２から、ゲート電極２３を効率的に遮蔽する。真空スペーサの底面５８は、第１及び第２のソース／ドレイン領域５１・５２それぞれの底面５の上に配されている。また、真空スペーサの底面５８は、各ゲート電極２３の上表面２３ａの下に配されている。よって、ｄ２は、ｄ１よりも小さい、または少なくなっている。具体的には、図１から分かるように、ゲート電極２３の上表面２３ａは、第１及び第２のソース／ドレイン領域５１・５２それぞれの底面５の上に配されている。よって、チャネル５３の導電率は、そのチャネル全長で、ゲート電極により制御される。その結果、トランジスタ６１・６２の抵抗は、低減する。図１から分かるように、ゲート電極２３の上面とドープ領域５０の底面との違いが、「ｈ」として示されている。例えば、ｈは、１０ｎｍ以上または２０ｎｍ以上であってもよい。さらに、トープ領域５０の底面は、基板表面１０から測定して、深さｄ１で配されている。
アクセストランジスタ６１・６２に隣接する絶縁トレンチ３１では、埋入ワード線２が配され、通過ワード線を形成してもよい。さらに、絶縁トレンチ３１を省略し、絶縁トレンチ３１の場所に、いわゆる絶縁デバイスが形成されていてもよい。より具体的には、この場合、ワード線２は、ワード線の左側部分からトランジスタ６１を電気的に絶縁する一方、ワード線の右側部分からトランジスタ６２を電気的に絶縁するのに適切な電圧に設定されている。他の形態によれば、トレンチキャパシタ（不図示）が、絶縁トレンチ３１の部分に配され、側方で互いに隣接するメモリセルを絶縁していてもよい。
さらに図１から分かるように、上側溝部分２６が、ゲート溝２５中のゲート電極２３の上に配されている。この上側溝部分は、絶縁材料により充填されている。図１から分かるように、上側溝部分２６の幅は、ゲート電極の幅よりも大きくなっている。なお、この幅は、第１及び第２のソース／ドレイン領域５１・５２を結ぶ直線により規定される第１の方向において測定される。例えば、ゲート電極２３の幅は、ゲート絶縁層５４の幅を含んでいてもよい。
ここで、図１に示されるトランジスタの製造方法について、以下に説明する。
第１ステップでは、半導体基板を準備する。例えば、半導体基板は、例えばｐドープされたシリコン基板であってもよい。必要なウェルドーピングを形成するための通常の打ち込みステップを実施した後、イオン打ち込みステップにより、半導体基板１０に隣接するドープ部分５０が形成される。例えば、このドーピングステップは、ｎドーパントを用いて実施される。ドープ部分５０は、約５０〜１００ｎｍの深さｄ１で延びていてもよい。よって、ドープ部分５０の底面５は、半導体基板１０真下から約５０〜１００ｎｍの位置に配される。
その後、パッド窒化層として機能するシリコン窒化物層１１が、通常の方法によって堆積される。例えば、シリコン窒化物層１１は、約１００ｎｍの厚さになっていてもよい。その後、絶縁トレンチ３１・３２が規定され、絶縁材料が充填される。絶縁トレンチ３１・３２を規定することにより、活性領域４も規定される。例えば、この活性領域は、線分の(segments of line)形状になるように形成されていてもよい。もしくは、活性領域４は、後述の、連続的な活性領域の線として形成されていてもよい。例えば、各活性領域４の幅はＦに対応する（Ｆは、利用される技術により得られる最小加工寸法）。例えば、Ｆは、１０５ｎｍ，９５ｎｍ，８５ｎｍ，７５ｎｍ，６５ｎｍ，５５ｎｍ，４０ｎｍまたはそれ以下であってもよい。絶縁トレンチ３１・３２を絶縁材料で充填後、ハードマスク層１２が堆積される。例えば、炭素がハードマスク材料として用いられてもよい。具体的には、このような炭素ハードマスク層は、炭素元素、すなわち化学化合物に含まれておらず、適宜水素といった添加物を含む炭素からなる。上記炭素層は、ＣＶＤ法といった、一般的に公知な方法を用いて堆積されてもよい。例えば、炭素ハードマスク層１２は、約３００ｎｍの厚さであってもよい。
炭素ハードマスク層を堆積後、炭素ハードマスク層１２は、例えばフォトリソグラフィ法といった公然公知の技術で、パターンニングされる。具体的には、フォトレジスト材料が、炭素ハードマスク層上に塗布された後、露光ステップが行われる。例えば、露光ステップを実施するために、ライン／スペースパターンになったマスクが用いられてもよい。対応してフォトレジスト材料のパターンニングを行った後、このパターンは炭素ハードマスク層１２及びシリコン窒化物層１１に転写される。例えば、シリコン窒化物及びシリコン酸化物をエッチングするための選択エッチングステップが実施されてもよい。このエッチングステップの間、シリコン窒化物層１１及び絶縁トレンチ３１の絶縁材料は、エッチングされる一方、シリコン基板材料は、エッチングされない。
図２に結果となる構造を示す。具体的には、図２Ａは、結果となる構造の平面図である。見て分かるように、活性領域４の区域が形成されている。この活性領域４は、絶縁トレンチ３１・３２により完全に囲まれている。絶縁トレンチ３１・３２の上に、ハードマスク材料の線１２が配されている。示された形態では、活性領域線４は、炭素ハードマスク線１２と垂直に交差している。もしくは、炭素ハードマスク線１２は、活性領域４と異なる角度で交差していてもよい。これは、例えば活性領域４が連続した線として形成されている場合、有効である。図２Ｂは、結果となる構造のＩ−Ｉ断面図である。この図に示すように、活性領域は、その側部が絶縁トレンチ３１により区切られている。ドープ部分５０は、基板表面１０に隣接している。ハードマスク開口１３が形成されている。そして、炭素ハードマスク１２の線、及びシリコン窒化物層１１は、半導体基板の表面１０に配置されている。
図２Ｃは、結果となる構造のＩＩ−ＩＩ断面図である。この図に示すように、活性領域４は、２つの隣接する絶縁トレンチ３２間に形成されている。半導体基板の表面１０は、絶縁トレンチ３２と同レベルになっている。例えば、絶縁トレンチは、２００〜３００ｎｍの深さで延びていてもよい。
次のステップでは、エッチングマスクとしてパターン化されたハードマスク材料１２を用いて、非選択エッチングを実施する。具体的には、このエッチングを実施し、形成されるゲート電極２３上面の高さに相当するエッチング深さを得る。例えば、このエッチングステップは、ドープ部分５０の底面のちょうど上(well above)で停止してもよい。例えば、形成される溝２５の深さは、５〜２０ｎｍであってもよい。その後、犠牲層１４が堆積される。例えば、犠牲層１４は、例えばプラズマＣＶＤ法により堆積された、シリコン窒化物からなっていてもよい。その結果、上記層１４が全面に形成される。
図３Ａは、結果となる構造の断面図である。ここで、見て分かるように、ゲート溝２５は、半導体基板１の表面１０に形成されている。また、上記全面は、シリコン窒化物層１４に覆われている。
さらに、図３Ｂは、結果となる構造のＩＩ−ＩＩ断面図である。見て分かるように、絶縁トレンチ３２の表面は、半導体基板１の表面と同様に、凹所が存在し、シリコン窒化物層１４に覆われている。
その後、異方性エッチングステップを実施し、シリコン窒化物層の水平部分を除去する。その結果、犠牲スペーサ１５が、各ゲート溝２５の側壁部分に形成される。その後、シリコン及びシリコン窒化物をエッチングする、エッチングステップが実施される。その結果、ゲート溝２５が延びる。例えば図４Ｂから分かるように、各ゲート溝２５の底面２５ａは、ドープ部分５０の底面の下に配されている。例えば、結果としてのゲート溝は、約１００〜２００ｎｍの深さで延びていてもよい。さらに例示すると、１３０〜１７０ｎｍであり、さらに例示すると、１５０ｎｍである。また、各ゲート溝２５の幅は、約Ｆであってもよい。その後、炭素ハードマスク材料１２が上記面から剥ぎ取られる。
その後、適宜、ゲート電極のプレート様部分が規定されていてもよい。このために、シリコンに対しシリコン酸化物を選択的にエッチングするエッチングステップが実施されてもよい。例えば、シリコン酸化物材料のエッチング深さは、犠牲スペーサ１５の薄さと等しくてもよい。よって、絶縁トレンチ３１・３２の絶縁材料がエッチングされる。その結果、活性領域４は、３面で露出したリッジ形状を有する。結果となる構造を図４に示す。
具体的には、図４Ａは、結果となる構造の平面図である。見て分かるように、シリコン窒化物層１１の線は、基板表面に配されている。また、犠牲スペーサの細線１５は、基板表面に配されている。また、図４Ｂは、結果となる構造のＩ−Ｉ断面図である。見て分かるように、ゲート溝２５は、完結し、ドープ部分５０の底面５の下まで延びるようになっている。また、第１の絶縁トレンチ部分３１に配されたゲート溝２５は、シリコン酸化物エッチングステップのために、幅広になっている。ここで、図４Ｃに示されたＩＩ−ＩＩ断面図から分かるように、活性領域４は、リッジ４０の形状を有する。リッジ４０における２つの側面に隣接して、第２の絶縁トレンチ部分３２が配されている。また、このリッジの上部分において、３面が被覆されていない。
その後、ゲート絶縁材料５４が形成される。例えば、これは、熱酸化ステップを実施しシリコン酸化物層を形成することにより、遂行される。その後、次のリセス(recessing) ステップにより、各ゲート溝に導電性充填物５５が形成される。例えば、導電性充填物は、タングステンといった金属を含んでいてもよい。例えば、金属充填物は、まずＴｉＮライナーを堆積し、次いでタングステン充填物を堆積することにより、形成されていてもよい。そして、リセスステップに次いで、ＣＭＰ（化学的機械的研磨）ステップが実施される。このリセスプロセス中に、導電性材料は、エッチバックされ、結果となる金属充填物の表面が基板表面１０よりも下に配される。よって、結果となるゲート電極２３の上表面２３ａは、基板の表面１０よりも下に配される。
図５に、結果となる構造を示す。ここで図５Ａを見て分かるように、導電性材料５５の線が形成され、シリコン窒化物の線１１と離間している。結果となる構造の断面図を図５Ｂに示す。見て分かるように、導電性材料５５の上表面２３ａは、各犠牲スペーサ１５の底面の上に配されている。また、各ゲート電極の上面２３ａは、ドープ部分５０の底面５の上に配されている。溝２６の上部分には、充填物が配されていない。さらに、図５Ｃに、断面図を示す。ここで、見て分かるように、ゲート電極２３は、リッジ４０の３面に隣接して配されている。
その後、犠牲スペーサは、除去される。例えば、シリコン窒化物スペーサ１５を除去するために、Ｈ３ ＰＯ４ を用いたウェットエッチングステップを使用してもよい。このエッチングステップにより、シリコン窒化物は、タングステン、ＴｉＮ、及びシリコン酸化物に対し選択的にエッチングされる。適宜、その後に、再酸化(re-oxidation)ステップを実施し、シリコン酸化物層を形成してもよい。その後、シリコン酸化充填物５６が形成される。例えば、これは、非コンフォーマルシリコン酸化物堆積ステップを実施することにより、遂行されてもよい。例えば、これは、開始材料としてＴＥＯＳ（オルトケイ酸テトラエチル）を用いたＣＶＤ法を実施することにより、遂行されてもよい。あるいは、まず、ＴＥＯＳを用いたＣＶＤ法、次いで、ＨＤＰ（高密度プラズマ）堆積法によりシリコン酸化物ライナーを堆積してもよい。これらのステップ中、非コンフォーマル堆積ステップのため、真空スペーサ５７が、導電性材料５５の上側部分とゲート溝２５側壁との間に残る。よって、真空スペーサ５７が形成され、いわゆる低ｋスペーサを形成する。あるいは、真空スペーサ５７が形成された空間は、さらに任意の低ｋ誘電体により充填されていてもよい。ここで、「低ｋ誘電体」とは、誘電率εｒ＜３．９の（すなわち、誘電率がシリコン酸化物の誘電率よりも低い）誘電材料のことを意味する。
図６Ａは、結果となる構造の平面図である。ここで、見て分かるように、全構造がシリコン酸化物及びシリコン窒化物の線１１で被覆されている。また、図６Ｂから見て分かるように、ゲート溝の上側部分２６は、シリコン酸化物材料５６により充填されている。よって、ゲート電極２３は、完全に埋設される。すなわち、ゲート電極の上表面２３ａが、基板表面１０の下に配される。図６Ｃは、結果となる構造のＩＩ−ＩＩ断面図である。その後、ディグレージング(deglazing) ステップが実施され、表面からシリコン酸化物を除去する。また、シリコン酸化物１１は、基板表面から剥ぎ取られる。
結果となる構造を図７に示す。具体的に、図７Ａは、結果となる構造の平面図である。見て分かるように、第１の方向に延びたワード線２が形成されている。ワード線２は、シリコン酸化物で被覆されている。また、図７Ｂは、Ｉ−Ｉ断面図である。見て分かるように、ワード線２は、完全に埋設されている。シリコン酸化物材料５６の表面が基板表面１０と同じ高さに配されている。
その後、通常の処理ステップを実施することにより、メモリセルアレイが完成する。具体的には、対応する第２のソース／ドレイン領域５２に接続する、ビット線８が形成される。ビット線８は、ビット線接点４１を介して、対応する第２のソース／ドレイン領域５２に接続している。また、ストレージキャパシタが形成される。一例として、ストレージキャパシタは、図２〜７を参照して上述した処理ステップを実施する前に形成されていてもよい。この場合、例えば、トレンチキャパシタは、各第１の絶縁トレンチ部分３１の位置に形成されていてもよい。あるいは、さらに、ストレージキャパシタは、基板表面上に配されたスタックキャパシタとして、実現されていてもよい。この場合、ビット線８を規定した後、ストレージキャパシタの構成部材をパターンニングするステップに次いで、ノード接点４２が形成される。
模範となる断面図を図８Ａに示す。具体的には、図８Ａは、図８Ｂに示されたメモリセルアレイの断面図である。図８Ｂでは、ＩＶ−ＩＶ断面の位置と同様に、ＩＩＩ−ＩＩＩ断面の位置も示されている。図８Ｂを見て分かるように、ワード線２は、ビット線８に対し垂直に配されている。一方、活性領域は、ワード線と同様にビット線と、９０°と異なる角度で交差している。図８Ａに示されるように、スタックキャパシタは、第２のキャパシタ電極６３３とともに、蓄積電極６３１、及びキャパシタ誘電体６３２を備えている。第１のキャパシタ電極６３１は、ビット線接点６２を介して、第１のソース／ドレイン領域５１’と接続している。チャネル５３は、第１及び第２のソース／ドレイン領域５１’・５２間に形成されている。チャネル５３の導電率は、トランジスタ６２のゲート電極２３により制御されている。アクセストランジスタ６２のゲート電極２３に適切な電圧が印加されるとき、ストレージキャパシタ６３から情報が読み出される。具体的には、第１のキャパシタ電極６３１に蓄積された電荷は、ビット線接点４２を介して感知される。情報は、第１のソース／ドレイン領域５１’から第２のソース／ドレイン領域５２へ転送され、ビット線接点４２を介して、対応するビット線８により感知される。図８Ａを見て分かるように、トランジスタは、図１〜７を参照して上述した様式で形成される。ビット線８は、ストレージキャパシタ６３の下に配される。図８の左側部分は、メモリセルのＩＩＩ−ＩＩＩ断面図である。一方、図８Ａの右側部分は、ＩＶ−ＩＶ断面図である。図８Ａの右側部分における下側の部分には、対応するトランジスタが示されている。見て分かるように、ビット線８は、図面における紙面に対し垂直な方向に延びている。一方、ワード線２は、図面における紙面の方向に延びている。
また、ＩＩＩ−ＩＩＩ断面図に示されるように、絶縁ゲート線３が形成され、これにより、隣接するメモリセルが互いに電気的に絶縁する。より具体的には、第１のソース／ドレイン領域５１と隣接する第１のソース／ドレイン領域５１’との間を流れる電流を制御する、ゲート電極３４を備えた絶縁デバイス３３が形成されている。絶縁デバイス３３のゲート電極３４に適切な電圧が印加されることにより、第１のソース／ドレイン領域５１と隣接する第１のソース／ドレイン領域５１’との間の電流が避けられる。よって、絶縁ゲート線３が、絶縁デバイスとしての機能を果たす。
図８Ｂは、結果となる構造の平面図である。見て分かるように、ワード線２は第１の方向に延びる一方、ビット線８は、第１の方向に垂直な第２の方向に延びている。活性領域４は、連続的な線として形成され、第１及び第２の方向に沿わない方向に配されている。より具体的には、連続的な活性領域の線４は、ビット線８と同様にワード線２と交差している。図８Ｂの平面図では、対応するノード接点４２及びビット線接点４１も示されている。
図９は、対応するメモリデバイスの概略構成を示す。見て分かるように、メモリセルアレイ６０には、複数のメモリセル６が配されている。各メモリセル６は、アクセストランジスタ６１とともに、ストレージキャパシタ６３を備えている。ワード線２が形成され、これらは、ワード線２それぞれに割り当てられたゲート電極と接続している。また、ビット線は、対応するアクセストランジスタの第２のソース／ドレイン領域に接続している。また、メモリデバイスは、支持部９５を有する周辺部９を備えている。具体的には、支持部９５は、センスアンプ６４とともに、ワード線デバイス９４を備えている。
図１０Ａを参照すると、半導体基板１００の上表面１１０に配置された表面セクションには、ウェルが形成されていてもよい。例えば、ｎ‐ＭＯＳＦＥＴが形成された表面セクションの領域内に、ｐドープされたウェルが形成され、ｐ‐ＭＯＳＦＥＴが形成された表面セクションの領域内に、ｎドープされたウェルが形成されている。一例として、半導体基板１００は、前処理された単結晶シリコンウェハ、またはシリコンオンインシュレータウェハであってもよい。また、以前に製造されてきた、他の半導体及び絶縁体の構造と同様に、さらに、ドープされたセクション、及び非ドープされたセクション、ベース導電体またはベース絶縁体に支持されたエピタキシャルの半導体層、を備えていてもよい。上表面１１０に配置されたｐウェルの表面セクション内部に、ｎ導電型の重イオン注入を実施し、上表面１１０に対し距離ｄ１に底縁１０５を有し、かつヘビーｎドープされた領域１５０を形成してもよい。第１のハードマスク層１１１、例えばシリコン窒化物層は、上表面１１０に堆積されていてもよい。第１のハードマスク層１１１は、例えば、絶縁トレンチを形成するためのスペース／ラインパターンに応じてパターニングされていてもよい。この絶縁トレンチは、第１の方向に沿って延び、隣同士の活性領域の線を離間させる。また、図１０Ａ〜１０Ｄに示された他の形態によれば、絶縁トレンチ１３１は、活性領域の線に対し垂直に延び、活性領域の線をセグメントに区切っていてもよい。この構成では、各セグメントは、２つのトランジスタを有する活性領域１０２を備え、この２つのトランジスタが互いに鏡像反転(mirror-inverted)して第１の方向に沿って配置している。絶縁トレンチ１３１の底縁は、上表面１１０に対する距離が、ヘビーｎドープされた領域１５０の底縁と同様に大きくなっている。
絶縁トレンチ１３１に、誘電性充填材料（例えば、シリコン酸化物、またはシリコン窒化物）が充填され、絶縁構造１３２を形成していてもよい。一形態によれば、絶縁トレンチ１３１の外側に堆積された誘電性充填材料部分は、機械的化学的研磨処理が第１のハードマスク層１１１の上縁で停止することで、除去される。他の形態によれば、上記の研磨処理は、上表面１１０で停止してもよい。
第２のハードマスク層１１２が、結果となる構造（例えば、第１のハードマスク層１１１上、または上表面１１０上）に堆積されていてもよい。第２のハードマスク層１１２は、さらにライン／スペースパターンにパターンニングされていてもよい。このライン／スペースパターンにおいて、パターンの線（ライン）は、最小構造加工寸法の２倍のピッチになっており、光近接効果を利用して規則正しいライン／ストライプの反復パターンになっている。例えば、Ｆは、１００ｎｍ，９０ｎｍ，８５ｎｍ，７５ｎｍ，６５ｎｍ，５５ｎｍ，４０ｎｍまたはそれ以下であってもよい。第２のハードマスク１１２（例えば炭素であってもよい）の線は、第１の方向に交差する第２の方向に沿って延びる。第２の方向は、第１の方向に対し垂直か、または第１の方向と２０〜５０°の角度（例えば４５°）で傾斜していてもよい。第１の溝１２５ａは、エッチマスクとして第２のハードマスク１１２を用いて、基板１００にエッチングされる。半導体基板１００における第１の溝１２５ａの底縁は、上表面１１０に対する距離が、ヘビーｎドープされた領域１５０の底縁１０５よりも小さくなっている。
図１０Ａは、図示した例に基づく絶縁構造１３２に隣接する活性領域１０２を示す。他の形態によれば、絶縁トレンチは、断面図紙面の前後、活性領域の線に平行に延びているのみである。この構成では、第１の方向に沿って隣接するＭＯＳＦＥＴｓが絶縁トランジスタ(isolation transistor)により分離されていてもよい。
第１の溝１２５ａは、上表面１１０に対し距離ｄ１よりも小さい距離で底縁を有している。第１のハードマスク層１１１及び第２のハードマスク層１１２の残余部分は、半導体基板１００を被覆していてもよい。第１の溝１２５ａを（線で）描くスペーサライナー１１４が、形成されている。一形態によれば、スペーサライナー１１４は、堆積された誘電体（例えば、ＣＶＤ−シリコン酸化物、またはＣＶＤ−シリコンオキシナイトライド）であってもよい。例示した形態によれば、側壁のライナー１１４は、熱成長したシリコン酸化物である。
図１０Ｂを参照して、側壁のライナー１１４は、第１の溝１２５ａの底部で、例えば、反応性イオンエッチング法、または他の異方エッチング法により開口されている。このとき、半導体基板１００の第２のエッチングを実施し、第２の溝１２５ｂを形成してもよい。第１の溝１２５ａ及び第２の溝１２５ｂは、ゲート溝１２５を形成する。スペーサライナー１１４の残余部分は、ゲート溝１２５上側のゲート溝１２５で、互いに対向する側壁スペーサ１１５を形成する。この側壁構造１１５は、ゲート溝１２５における反対側の側壁上に延びている。第１の方向に沿った、ゲート溝１２５の幅狭部分は、側壁構造１１５間の距離に対応する。
図１０Ｃに関しては、側壁構造１１５下のゲート溝１２５の、より低い部分を（線で）描く、ゲート誘電体１５４が形成されていてもよい。例示した形態によれば、ゲート誘電体１５４は、熱成長したシリコン酸化物ライナーであってもよい。他の形態によれば、ゲート誘電体１５４は、堆積されたシリコン酸化物であってもよい。このシリコン酸化物は、その後、窒化されていてもよく、あるいは、希土類元素の酸化物を含む３族または４族の元素の、他の酸化物またはシリコン酸化物（例えば、Ａｌ２ Ｏ３ 、ＨｆＯ２ 、ＨｆＳｉＯ２ 、ＣｒＳｉＯ２ 、ＤｙＳｉＯ２ 、または他の高ｋ材料）であってもよい。熱成長した側壁構造１１５、及び熱成長したゲート誘電体１５４である場合、鳥のくちばし構造１１５ａが、スペーサ構造１１５とゲート誘電体１５４との間の遷移領域に形成されていてもよい。導電性材料が、少なくともゲート溝１２５ｗの下側部分を充填するように堆積し、ゲート電極１５５を形成していてもよい。このゲート電極１５５は、ワード線１５６の一部を形成していてもよい。ゲート電極１５５の上縁または上表面１２３ａは、基板１００の上表面１１０に対する距離が、ヘビーｎドープされた領域１５０の底縁１０５と上表面１１０との距離ｄ１よりも小さくなるように形成されていてもよい。さらに他の形態によれば、ゲート電極１５５は、チャネル領域１５３の３面部分を取り囲んでいてもよい。
図１０Ｄに示されるように、絶縁材料１５６が、半導体基板１００の上表面１１０とゲート電極１５５の上表面１２３ａまたは上縁との間のゲート溝１２５における残った空隙を充填するように堆積されていてもよい。第１のハードマスク層１１１の残余部分は、除去されてもよい。
トランジスタ１６０は、ソース／ドレイン領域１５１・１５２を備え、そのチャネル長がヘビーｎドープされた領域１５０及びｐドープされたチャネル領域１５３により形成される。このチャネル長は、ヘビーｎドープされた部分の注入のパラメータ、及び第２の溝１２５ｂのエッチパラメータにより規定される。シリコンのエッチ処理が厳密に規定され得るとき、同一の集積回路におけるトランジスタ間のチャネル長のばらつき(variation) は、小さくなる。上記チャネル長は、ゲート電極材料から独立している。ゲート電極材料として金属が用いられる場合、上記チャネル長は、金属レセス処理から独立している。他の例によれば、スペーサ構造１１５は、エッチバック・被覆され、ゲート電極１５４とトランジスタ１６０のソース／ドレイン領域１５１・１５２との間の絶縁構造として、空気を充填するまたは真空の空隙を形成していてもよい。さらに、スペーサ構造１１５は、他の誘電材料からなる他の側壁スペーサに変換されてもよい。
本発明について、詳細に、かつ、本発明の具体的な形態を参照して説明したが、本発明の技術思想及び範囲を逸脱することなく種々の変更または改変がなされうることは、当業者であれば明らかであろう。よって、本発明が、上記改変、及び請求項及びその対応の範囲内に入る発明の変形例を包括することを意図する。
本発明の完成したトランジスタの断面図である。 本発明の第１処理ステップ実施後の基板を種々の方向から見た図である。 本発明の第１処理ステップ実施後の基板を種々の方向から見た図である。 本発明の第１処理ステップ実施後の基板を種々の方向から見た図である。 本発明における、エッチングステップ、シリコン窒化物ライナーの堆積を実施後の基板を種々の方向から見た図である。 本発明における、エッチングステップ、シリコン窒化物ライナーの堆積を実施後の基板を種々の方向から見た図である。 本発明における、さらなるエッチングステップを実施後の基板を種々の方向から見た図である。 本発明における、さらなるエッチングステップを実施後の基板を種々の方向から見た図である。 本発明における、さらなるエッチングステップを実施後の基板を種々の方向から見た図である。 本発明における、導電性材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、導電性材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、導電性材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、絶縁材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、絶縁材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、絶縁材料の堆積を実施後の基板を種々の方向から見た図である。 本発明における、パッド窒化物層を除去後の基板を種々の方向から見た図である。 本発明における、パッド窒化物層を除去後の基板を種々の方向から見た図である。 本発明の完成したメモリセルの断面図である。 本発明の完成したメモリセルアレイの概略構成を示す図である。 本発明の完成したメモリデバイスを示す平面図である。 基板の断面図であり、本発明の他の形態として、縦断面、横断面、及びチャネル断面でＭＯＳＦＥＴを備えた集積回路の製造方法を示している。 基板の断面図であり、本発明の他の形態として、縦断面、横断面、及びチャネル断面でＭＯＳＦＥＴを備えた集積回路の製造方法を示している。 基板の断面図であり、本発明の他の形態として、縦断面、横断面、及びチャネル断面でＭＯＳＦＥＴを備えた集積回路の製造方法を示している。 基板の断面図であり、本発明の他の形態として、縦断面、横断面、及びチャネル断面でＭＯＳＦＥＴを備えた集積回路の製造方法を示している。

Claims (4)

  1. トランジスタを含む集積回路であって、
    上記トランジスタは、
    半導体基板に形成され、かつ該基板上表面に対し深さｄ１まで延びた、第１及び第２のソース／ドレイン領域と、
    上記第１及び第２のソース／ドレイン領域に接続するチャネル領域と、
    上記第１及び第２のソース／ドレイン領域間の上記基板上表面で規定されたゲート溝に配された、ゲート電極とを備え、
    上記ゲート電極の上表面が、上記基板上表面と深さｄ１との間に配され、
    第１及び第２のソース／ドレイン領域間を延びる直線で規定される第１の方向に対し垂直な断面において、
    上記チャネル領域は、フィン様部分を備え、このフィン様部分は、上面及び２つの側面を有するリッジを含んでおり、
    上記ゲート電極は、上記リッジの上面及び２つの側面を取り囲み、
    さらに、真空スペーサを備え、
    上記真空スペーサは、上記ゲート溝の側壁に隣接して配され、上記ゲート電極と半導体基板との間に配置されており、
    上記真空スペーサの底面は、ｄ１以下の深さで配されている、集積回路。
  2. 上記真空スペーサの底面は、上記ゲート電極の上表面の下に配されている請求項１に記載の集積回路。
  3. 上記真空スペーサの上表面は、上記ゲート電極の上表面と同じ深さに配されている請求項２に記載の集積回路。
  4. 上記真空スペーサの上表面および上記ゲート電極の上表面と、上記基板上表面との間の領域を満たす絶縁層をさらに備えている請求項３に記載の集積回路。
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