CN101304042B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制作方法，该半导体器件包括：衬底，该衬底在形成有栅极的区域内具有凹陷；在所述凹陷的侧壁上形成的间隔物和填充所述凹陷的第一栅电极。所述间隔物包括具有所述第一功函的材料或绝缘材料。所述第一栅电极包括具有第二功函的材料，其中所述第二功函高于所述间隔物的功函。

Description

半导体器件及其制造方法
相关申请的交叉引用
本发明要求2007年5月9日提交的韩国专利申请10-2007-0045065的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及制造半导体器件，更具体地，涉及半导体器件中的晶体管及其制造方法。
背景技术
近来，随着半导体器件变得更加高度集成，常规的二维晶体管结构显示出各种限制。即常规二维晶体管结构不能获得在高度集成存储器件中的数据保持特性和不能满足高速器件所需要的电流驱动性能。
为了克服这些限制，已经提出了具有各种结构的晶体管。
图1为图示说明常规鳍式场效应晶体管(fin FET)(此后，称之为鳍式晶体管)的透视图。提供鳍式晶体管以获得用于高速器件的电流驱动性。
如图1所示，鳍式晶体管包括衬底11。其中将后续形成沟道的衬底11的部分在垂直于隔离层12的方向上突出以形成鳍式有源区11A。在隔离层12上形成与鳍式有源区11A交叉的栅电极13。由于栅电极13所包围的衬底11的三个表面被用作晶体管的沟道，因此可改善器件的电流驱动性能。附图标记S和D分别表示源极区和漏极区。
然而，由于鳍式晶体管的沟道由三个表面来限定，因此难以将阈值电压提高到一定水平之上。因此，鳍式晶体管极少在需要约0.8V或更大的高阈值电压的存储器件例如动态随机存取存储器(DRAM)中用作单元晶体管。其原因是在存储器件例如DRAM中，当没有将阈值电压提高至一定水平时，截止漏电流特性(off leakage characteristic)显著劣化。因此，为了在存储器件中使用鳍式晶体管作为单元晶体管，需要提高鳍式晶体管的阈值电压。
通常，在存储器件中使用NMOS晶体管作为单元晶体管。因此，提高鳍式晶体管阈值电压的方法利用掺杂有p-型杂质(例如，硼B)的多晶硅层(此后，称为P+多晶硅层)而不是利用掺杂有n-型杂质(例如，磷P)的常规多晶硅层(此后，称为N+多晶硅层)作为鳍式晶体管的栅电极。理论上，P+多晶硅的功函大于N+多晶硅的功函约1.0eV，这样由于上述的栅电极替代可使鳍式晶体管的阈值电压增加约0.8V至约1.0V。
图2A图示说明利用P+多晶硅栅电极的常规NMOS晶体管结构的截面图，图2B说明用于解释在图2A中显示的晶体管结构的限制的能带图示。图2A中的晶体管具有凹陷栅极结构以在高度集成的存储器件中获得数据保持特性。
如图2A所示，晶体管包括栅极24。在凹陷23上堆叠P+多晶硅栅电极24A、低电阻栅电极24B和栅极硬掩模24C以形成栅极24。通过蚀刻衬底21的有源区形成凹陷23。通过隔离层22限定有源区。在栅极24和衬底21之间插入栅极绝缘层25。在栅极24的各相对侧壁上形成栅极间隔物26。在栅极24的两侧的衬底21中形成N-型源极/漏极区27。
然而，当使用如图2A中所示的具有P+多晶硅栅电极的NMOS晶体管时，可出现下面的限制。通过比较在栅极氧化物层和n-型源极/漏极结上形成P+多晶硅栅电极的情况与在栅极氧化物层和n-型源极/漏极结上形成N+多晶硅栅电极的情况，将参照图2B的能带图示说明这些限制。
通常，如上所述，P+多晶硅的功函φP是约5.2eV，而N+多晶硅的功函φN是约4.2eV，这样P+多晶硅的功函φP比N+多晶硅的功函φN高约1.0eV。因此，参照图2B的能带图，当使用P+多晶硅栅电极时，由于在P+多晶硅和N+多晶硅之间的功函的差变大，在栅极氧化物层/结的界面处显示出更大的能带弯曲现象(band bendingphenomenon)(参照图2B中的200)。因此，与使用N+多晶硅栅电极时的情况相比，使用P+多晶硅栅电极时，栅致漏极漏电流(GIDL)特性劣化。因此，存储器件的数据保持特性也劣化。
即使采用P+多晶硅栅电极替代N+多晶硅栅电极以改善阈值电压，在图1中显示的鳍式晶体管结构也出现GIDL特性的劣化。
因此，当制造使用鳍式晶体管或凹陷栅极晶体管的器件时，需要增加阈值电压和改善GIDL特性。
发明内容
本发明的实施方案涉及提供半导体器件中的晶体管及其制造方法。该晶体管能够通过下列过程来提高阈值电压和改善栅致漏极漏电流(GIDL)特性从而改善器件的电特性：形成包括具有高功函的材料的栅电极，和将具有低功函的材料或绝缘材料置于源极/漏极区与栅电极接触的区域以将栅电极与源极/漏极区域隔离。
根据本发明的第一方面，一种半导体器件包括：衬底，该衬底在将形成栅极的区域中具有凹陷；在凹陷的侧壁上形成的间隔物，其中该间隔物包括具有第一功函的材料或绝缘材料；和填充具有间隔物的凹陷的第一栅电极，其中第一栅电极包括具有第二功函的材料，其中第二功函高于第一功函。
根据本发明的第二方面，一种制造晶体管的方法包括：通过蚀刻栅极目标区域在衬底中形成凹陷；在具有凹陷的衬底的表面上形成第一栅极绝缘层，由此形成第一所得结构；在凹陷的侧壁上形成间隔物，其中间隔物包括具有第一功函的材料或绝缘层材料；在间隔物上形成第二栅极绝缘层，由此形成第二所得结构；和在第二所得结构上形成用于栅电极的第一导电层并填充所述凹陷，其中第一导电层包括具有第二功函的材料，其中第二功函高于第一功函。
根据本发明的第三方面，一种半导体器件包括：具有由隔离层限定的有源区的衬底；在有源区的沟道区中形成的第一凹槽；在隔离层的一部分中形成的第二凹槽，第二凹槽具有比第一凹槽更深的深度；在第一凹槽的侧壁上形成的间隔物，间隔物包含具有第一功函的材料或绝缘材料；与第一凹槽和第二凹槽交迭同时通过有源区的第一栅电极，其中第一栅电极包括具有第二功函的材料，其中第二功函高于第一功函；和在第一栅电极两侧的有源区内形成的源极/漏极区。
根据本发明的第四方面，一种制造半导体器件的方法包括：通过在衬底上形成隔离层来形成有源区；通过蚀刻有源区中的沟道区来形成第一凹槽；在具有第一凹槽的有源区的表面上形成第一栅极绝缘层，由此形成第一所得结构；在第一凹槽的侧壁上形成间隔物，该间隔物包括具有第一功函的材料或绝缘材料；通过蚀刻隔离层的一部分形成第二凹槽，其中第二凹槽具有比第一凹槽更深的深度；在间隔物的表面上和通过第二凹槽暴露的有源区的表面上形成第二栅极绝缘层；形成与第一凹槽和第二凹槽交迭并穿过有源区的第一栅电极，其中第一栅电极包括具有第二功函的材料，其中第二功函高于第一功函；和在第一栅电极两侧的有源区内形成源极/漏极区。
附图说明
图1图示说明常规鳍式晶体管的结构的透视图。
图2A图示说明利用P+多晶硅栅电极的常规NMOS晶体管结构的截面图。
图2B图示说明用于解释在图2A中所示的晶体管结构的限制的能带图。
图3A至3F图示说明根据本发明一个实施方案的制造晶体管的方法的截面图。
图4A至4I图示说明根据本发明第二实施方案的制造晶体管的方法的透视图和截面图。
具体实施方式
下文中，将参照附图对根据本发明的半导体存储器件进行详述。
图3A至3F图示说明根据本发明一个实施方案的制造晶体管的方法的截面图。具体地，图3A至3F图示说明用于制造具有凹陷栅极结构的晶体管的方法。
如图3A中所示，在衬底31上形成隔离层32以限定衬底31的有源区。
如图3B所示，选择性地蚀刻将形成栅极的衬底31的有源区中的一部分以形成凹陷R。优选凹陷R具有约500
Figure 2008100041557_12
至约5000
Figure 2008100041557_13
的深度。在具有凹陷R的衬底31的有源区表面上形成第一栅极绝缘层33。优选的是，第一栅极绝缘层33具有约10
Figure 2008100041557_14
至约100
Figure 2008100041557_15
的厚度，和第一栅极绝缘层33包括氧化物层(例如，SiO2层)或介电常数大于SiO2层的介电常数(
Figure 2008100041557_16
3.9)的高k介电层。当第一栅极绝缘层33包括氧化物层时，可以通过湿氧化工艺、干氧化工艺和自由基氧化工艺或其组合形成第一栅极绝缘层33。
如图3C所示，在包括第一栅极绝缘层33的第一所得结构上沉积用于间隔物的材料层34，其包括具有低功函的材料或绝缘材料。具有低功函的材料具有约4.6eV或更小的功函，并且该材料可包括半导体或导体。
如图3D所示，在材料层34上实施回蚀刻过程直至暴露出第一栅极绝缘层33，这样在凹陷R的侧壁上形成间隔物34A。当实施回蚀刻过程时，除去在凹陷R的底部表面上形成的材料层34以及在衬底31的表面上形成的材料层34。通过后续过程形成的栅电极与源极/漏极区通过间隔物34A彼此隔离，从而改善栅致漏极漏电流GIDL特性。
如图3E所示，在实施清洗过程之后，通过栅极绝缘层再形成过程(reforming process)在间隔物34A上形成第二栅极绝缘层33′。参照图3E示出仅仅在间隔物34A上形成的第二栅极绝缘层33′，然而，本发明不限于此。另外，可通过回蚀刻过程、清洗过程等补偿第一栅极绝缘层33的受损部分。优选地，第二栅极绝缘层33′包括氧化物层(例如，SiO2层)或介电常数大于SiO2层的介电常数(
Figure 2008100041557_17
3.9)的高k介电层。
在第二所得结构上形成填充在凹陷R中的用于栅电极的第一导电层35。用于栅电极的第一导电层35包括具有高功函的材料。例如，用于第一导电层35的材料的功函大于包含在间隔物34A中的材料的功函。优选用于第一导电层35的材料具有约4.4eV或更大的功函。
由于具有高功函的材料被用作栅电极，提高了晶体管的阈值电压，由此改善了器件的特性。随后，用于栅电极的第二导电层36和用于栅极硬掩模的绝缘层37均包括低电阻率材料并且在用于栅电极的第一导电层35上顺序地形成。
如图3F所示，通过掩模和蚀刻过程来图案化绝缘层37、第二导电层36和第一导电层35，由此形成其中顺序地堆叠第一栅电极35A、第二栅电极36A和栅极硬掩模37A的栅极图案300。在栅极图案300的侧壁上形成栅极间隔物38，和在栅极图案300两侧的衬底31中形成源极/漏极区39。结果获得根据本发明的一个实施方案的晶体管。
参照根据本发明的一个实施方案的晶体管结构，在图3F中，利用高功函材料作为第一栅电极35A提高晶体管的阈值电压。当晶体管的阈值电压提高时，GIDL特性劣化。然而，通过在凹陷R的两侧壁上形成间隔物34A可改善GIDL特性。间隔物34A包括具有低功函的材料或绝缘材料。间隔物34A将源极/漏极区39与填充于凹陷R中的第一栅电极35A隔离。
图4A至4I图示说明根据本发明第二实施方案的制造晶体管的方法的透视图和截面图。具体地，图4A至4I图示说明可同时实现凹陷栅极结构和鳍式晶体管结构的制造鞍状晶体管的方法。
如图4A所示，在衬底41上形成隔离层42以限定有源区41A。
如图4B所示，在有源区41A的沟道区中形成第一凹槽G1。第一凹槽G1用于形成凹陷栅极晶体管结构和对应于在图3中所示的凹陷R。第一凹槽G1的深度D1小于绝缘层42的厚度。优选第一凹槽G1具有约500
Figure 2008100041557_18
至约5000
Figure 2008100041557_19
的深度D1。
如图4C所示，在具有第一凹槽G1的有源区41A的表面上形成第一栅极绝缘层43。优选地，第一栅极绝缘层43具有约10
Figure 2008100041557_20
至约100
Figure 2008100041557_21
的厚度。第一栅极绝缘层43包括氧化物层(例如，SiO2层)或介电常数大于SiO2层的介电常数(
Figure 2008100041557_22
3.9)的高k介电层。当第一栅极绝缘层43包括氧化物层时，可通过湿氧化工艺、干氧化工艺和自由基氧化工艺或其组合形成第一栅极绝缘层43。
如图4D所示，在第一栅极绝缘层43和隔离层42上沉积用于间隔物的材料层44，其包括具有低功函的材料或绝缘材料。所述具有低功函的材料具有约4.6eV或更小的功函，并且该材料可包括半导体或导体。
如图4E所示，对材料层44实施回蚀刻过程直至暴露出第一栅极绝缘层43和隔离层42，这样在第一凹槽G1的侧壁上形成间隔物44A。当实施回蚀刻过程时，除去在有源区41A和绝缘层42的表面上形成的材料层44以及在第一凹槽G1的底部表面上形成的材料层44，从而暴露出在有源区41A的表面上形成的第一栅极绝缘层43和第一凹槽G1的底部表面。通过后续过程形成的栅电极与源极/漏极区由间隔物44A彼此隔离，从而改善GIDL特性。
如图4F所示，蚀刻隔离层42以形成鳍式晶体管结构。具体地，选择性地蚀刻栅电极从中通过的绝缘层42的部分以形成第二凹槽G2。第二凹槽G2的深度D2大于第一凹槽G1的深度D1。图4F中的两个透视图A和B从不同方向说明上述的结构。参照图4F，当以沿着线A至A′截取的截面图观察时，可通过形成第二凹槽G2获得具有突出到隔离层42上的有源区41A的鳍式晶体管。
如图4G所示，实施清洗过程之后，通过栅极绝缘层再形成过程在由第二凹槽G2所暴露的有源区41A的表面上和间隔物44A的表面上形成第二栅极绝缘层43′。在图4G中，显示出在没有形成第一栅极绝缘层43的区域中形成第二栅极绝缘层43′，然而，本发明不限于此。另外，可通过回蚀刻过程、清洗过程等补偿第一栅极绝缘层43的受损部分。优选第二栅极绝缘层43′包括氧化物层(例如，SiO2层)或介电常数大于SiO2层的介电常数(
Figure 2008100041557_23
3.9)的高k介电层。
如图4H所示，在第三所得结构上形成填充于第一凹槽G1和第二凹槽G2中的用于栅电极的第一导电层45。第一导电层45包括具有高功函的材料。例如，在第一导电层45中包含的材料的功函大于在间隔物44A中包含的材料的功函。优选第一导电层45中包含的材料具有约4.4eV或更大的功函。由于具有高功函的材料用作栅电极，提高了晶体管的阈值电压，由此改善了器件的特性。随后，在第一导电层45上形成包括低电阻率材料的用于栅电极的第二导电层46。
如图4I所示，在第二导电层46上形成用于栅极硬掩模的绝缘层之后，通过掩模和蚀刻过程来图案化绝缘层、第二导电层46和第一导电层45，由此形成其中顺序堆叠第一栅电极45A、第二栅电极46A和栅极硬掩模47A的栅极图案400。栅极图案400与第一凹槽G1和第二凹槽G2交迭同时穿过有源区41A。在栅极图案400的两个侧壁上形成栅极间隔物48，和在栅极图案400两侧的有源区41A中形成源极/漏极区49。
图4I图示说明透视图(A)及其分别沿着方向B-B′(B)和C-C′(C)的两个截面图。
参照图4I中的(B)，根据本发明第二实施方案的晶体管在方向B-B′(即，源极和漏极线)上具有凹陷栅极晶体管结构。参照图4I中的(C)，晶体管在方向C-C′(即，栅极线)上具有鳍式晶体管结构，其利用三个表面作为沟道。因此，根据本发明第二实施方案的晶体管具有鞍状晶体管结构。
因此，同时满足器件的电流驱动性能和数据保持特性。另外，通过使用具有高功函的材料作为第一栅电极45A提高了晶体管的阈值电压。通过在第一凹槽G1的两侧壁上形成包含低功函的材料或绝缘材料的间隔物44A可改善GIDL特性。间隔物44A使源极/漏极区49与填充在第一凹槽G1中的第一栅电极45A隔离。
根据本发明的半导体器件中的晶体管及其制造方法，形成包括具有高功函材料的栅电极，将具有低功函的材料或绝缘材料置于源极/漏极区与栅电极接触的区域可以使栅电极与源极/漏极区域隔离。因此，提高了阈值电压并改善了GIDL特性，从而可以改善器件的电特性。
虽然根据具体实施方案对本发明进行了描述，但本发明的上述实施方案是示意性的而不是限制性的。对本领域技术人员而言显而易见的是，可以做出各种变化和改变而不脱离在所附权利要求中所限定的本发明的精神和范围。

Claims (38)

1.一种半导体器件，包括
衬底，所述衬底在将形成栅极的区域内具有凹陷；
在所述凹陷的侧壁上形成的间隔物，其中所述间隔物包括具有第一功函的材料；和
填充在所述间隔物之间的凹陷中的第一栅电极，其中所述第一栅电极包括具有第二功函的材料，其中所述第二功函高于所述第一功函。
2.根据权利要求1所述的半导体器件，其中所述第一功函为4.6eV或更小。
3.根据权利要求1所述的半导体器件，其中所述具有第一功函的材料包括半导体或导体。
4.根据权利要求1所述的半导体器件，其中所述第二功函为4.4eV或更大。
5.根据权利要求1所述的半导体器件，其中所述凹陷具有
Figure FSB00000122816000011
至
Figure FSB00000122816000012
的深度。
6.根据权利要求1所述的半导体器件，还包括在所述衬底和所述间隔物之间、在所述衬底和所述第一栅电极之间以及在所述间隔物和所述第一栅电极之间插入的栅极绝缘层。
7.根据权利要求6所述的半导体器件，其中所述栅极绝缘层包括氧化物层。
8.根据权利要求6所述的半导体器件，其中所述栅极绝缘层包括SiO2层或介电常数大于所述SiO2层的介电常数的高k介电层。
9.根据权利要求1所述的半导体器件，还包括在所述第一栅电极两侧的衬底中形成的源极/漏极区。
10.根据权利要求1所述的半导体器件，还包括：
在所述第一栅电极上形成的第二栅电极，其中所述第二栅电极包括低电阻率材料；
在所述第二栅电极上形成的栅极硬掩模；和
在通过堆叠所述第一栅电极、所述第二栅电极和所述栅极硬掩模而形成的结构的侧壁上形成的栅极间隔物。
11.一种制造晶体管的方法，所述方法包括：
通过蚀刻栅极目标区域在衬底中形成凹陷；
在具有所述凹陷的所述衬底的表面上形成第一栅极绝缘层，由此形成第一所得结构；
在所述凹陷的侧壁上形成间隔物，其中所述间隔物包括具有第一功函的材料；
在所述间隔物上形成第二栅极绝缘层，由此形成第二所得结构；和
在所述第二所得结构上形成用于栅极的第一导电层并填充所述凹陷，其中所述第一导电层包括具有第二功函的材料，其中所述第二功函高于所述第一功函。
12.根据权利要求11所述的方法，其中所述第一功函为4.6eV或更小。
13.根据权利要求11所述的方法，其中所述具有第一功函的材料包括半导体或导体。
14.根据权利要求11所述的方法，其中所述第二功函为4.4eV或更大。
15.根据权利要求11所述的方法，其中所述凹陷具有至
Figure FSB00000122816000022
的深度。
16.根据权利要求11所述的方法，其中所述第一栅极绝缘层具有
Figure FSB00000122816000023
至
Figure FSB00000122816000024
的厚度。
17.根据权利要求11所述的方法，其中所述第一栅极绝缘层包括氧化物层，以及通过选自湿氧化工艺、干氧化工艺和自由基氧化工艺及其组合中的一种来形成所述第一栅极绝缘层。
18.根据权利要求11所述的方法，其中所述第一栅极绝缘层和所述第二栅极绝缘层包括SiO2层或介电常数大于所述SiO2层的介电常数的高k介电层。
19.根据权利要求11所述的方法，其中形成所述间隔物还包括：
在具有所述第一栅极绝缘层的第一所得结构上沉积所述具有第一功函的材料；和
对所述具有第一功函的材料实施回蚀刻过程，直至暴露出在所述衬底的表面和所述凹陷的底部表面上的所述第一栅极绝缘层，使得所述具有第一功函的材料保留在所述凹陷的侧壁上。
20.根据权利要求11所述的方法，在形成所述第一导电层之后还包括：
在用于栅极的所述第一导电层上形成用于所述栅极的第二导电层，其中所述第二导电层包括低电阻率材料；
在所述第二导电层上形成用于栅极硬掩模的绝缘层；
通过图案化所述绝缘层、所述第二导电层和所述第一导电层形成栅极图案；
在所述栅极图案的侧壁上形成栅极间隔物；和
在所述栅极图案两侧的衬底中形成源极/漏极区。
21.一种半导体器件，包括：
具有由隔离层限定的有源区的衬底；
在所述有源区的沟道区中形成的第一凹槽；
在所述隔离层的一部分中形成的第二凹槽，所述第二凹槽具有比所述第一凹槽更深的深度；
在所述第一凹槽的侧壁上形成的间隔物，所述间隔物包括具有第一功函的材料；
与所述第一凹槽和所述第二凹槽交迭并通过所述有源区的第一栅电极，其中所述第一栅电极包括具有第二功函的材料，其中所述第二功函高于所述第一功函；和
在所述第一栅电极两侧的有源区内形成的源极/漏极区。
22.根据权利要求21所述的半导体器件，其中所述第一功函为4.6eV或更小。
23.根据权利要求21所述的半导体器件，其中所述具有第一功函的材料包括半导体或导体。
24.根据权利要求21所述的半导体器件，其中所述第二功函为4.4eV或更大。
25.根据权利要求21所述的半导体器件，其中所述第一凹槽具有
Figure FSB00000122816000031
至
Figure FSB00000122816000032
的深度。
26.根据权利要求21所述的半导体器件，还包括在通过所述第一凹槽暴露的所述有源区的表面上、在所述间隔物的表面上和在通过所述第二凹槽暴露的所述有源区的表面上形成的栅极绝缘层。
27.根据权利要求26所述的半导体器件，其中所述栅极绝缘层包括氧化物层。
28.根据权利要求26所述的半导体器件，其中所述栅极绝缘层包括SiO2层或介电常数大于所述SiO2层的介电常数的高k介电层。
29.根据权利要求21所述的半导体器件，还包括：
在所述第一栅电极上形成的第二栅电极，其中所述第二栅电极包括低电阻率材料；
在所述第二栅电极上形成的栅极硬掩模；和
在通过堆叠所述第一栅电极、所述第二栅电极和所述栅极硬掩模形成的结构的侧壁上形成的栅极间隔物。
30.一种制造半导体器件的方法，所述方法包括：
通过在衬底上形成隔离层来形成有源区；
通过蚀刻在所述有源区中的沟道区来形成第一凹槽；
在具有所述第一凹槽的所述有源区的表面上形成第一栅极绝缘层，由此形成第一所得结构；
在所述第一凹槽的侧壁上形成间隔物，其中所述间隔物包括具有第一功函的材料；
通过蚀刻所述隔离层的一部分形成第二凹槽，其中所述第二凹槽具有比所述第一凹槽更深的深度；
在所述间隔物的表面上和在通过所述第二凹槽暴露的所述有源区的表面上形成第二栅极绝缘层；
形成与所述第一凹槽和所述第二凹槽交迭并通过所述有源区的第一栅电极，其中所述第一栅电极包括具有第二功函的材料，其中所述第二功函高于所述第一功函；和
在所述第一栅电极两侧的有源区内形成源极/漏极区。
31.根据权利要求30所述的方法，其中所述第一功函为4.6eV或更小。
32.根据权利要求30所述的方法，其中所述具有第一功函的材料包括半导体或导体。
33.根据权利要求30所述的方法，其中所述第二功函为4.4eV或更大。
34.根据权利要求30所述的方法，其中所述第一凹槽具有
Figure FSB00000122816000041
至
Figure FSB00000122816000042
的深度。
35.根据权利要求30所述的方法，其中所述第一栅极绝缘层具有
Figure FSB00000122816000043
至
Figure FSB00000122816000044
的厚度。
36.根据权利要求30所述的方法，其中所述第一栅极绝缘层包括氧化物层，以及通过选自湿氧化工艺、干氧化工艺和自由基氧化工艺及其组合中的一种来形成所述第一栅极绝缘层。
37.根据权利要求30所述的方法，其中所述第一栅极绝缘层和所述第二栅极绝缘层包括SiO2层或介电常数大于所述SiO2层的介电常数的高k介电层。
38.根据权利要求30所述的方法，其中形成所述间隔物还包括：
在第一所得结构上沉积所述具有第一功函的材料；和
对所述具有第一功函的材料实施回蚀刻过程以暴露出所述有源区、所述隔离层和在所述第一凹槽底部表面上的所述第一绝缘层，使得所述具有第一功函的材料保留在所述第一凹槽的侧壁上。
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