KR101797961B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 베이스, 베이스의 상면으로부터 돌출되고 베이스와 일체로 형성된 액티브 핀, 및 액티브 핀 상에 액티브 핀과 접촉하여 형성된 버퍼 산화막 패턴을 포함하는 기판을 제공하고, 기판 상에 버퍼 산화막 패턴을 덮도록 제1 더미 게이트막을 형성하고, 버퍼 산화막 패턴을 노출시키도록 제1 더미 게이트막을 평탄화하고, 노출된 버퍼 산화막 패턴과 제1 더미 게이트막 상에 제2 더미 게이트막을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
최근에는 이러한 핀 전계 효과 트랜지스터의 액티브 핀 양측에 소오스 영역과 드레인 영역을 형성한 후, 게이트 전극(예를 들어, 메탈 게이트 전극)을 형성하는 후 게이트 공정(gate last process)이 개발되고 있다.
이 때, 액티브 핀 양측에 소오스 영역과 드레인 영역을 형성하기 위해서는 액티브 핀 상에 게이트 전극에 앞서 더미 게이트 패턴을 형성하는 것이 필요하다. 일반적으로 이러한 더미 게이트 패턴은, 베이스와 액티브 핀을 포함하는 기판 상부에 더미 게이트막을 형성하고 이를 패터닝하여 형성하게 된다.
그런데, 핀 전계 효과 트랜지스터는 액티브 핀이 베이스로부터 돌출되어 형성되기 때문에, 더미 게이트막 형성 시 단차가 발생하게 된다. 이렇게 단차가 발생된 더미 게이트막을 패터닝하여 더미 게이트 패턴을 형성할 경우, 소자간 노드 분리가 제대로 되지 않는 문제가 발생할 수 있어, 제품 신뢰성에 악영향을 주게 된다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양(aspect)은, 베이스, 베이스의 상면으로부터 돌출되고 베이스와 일체로 형성된 액티브 핀, 및 액티브 핀 상에 액티브 핀과 접촉하여 형성된 버퍼 산화막 패턴을 포함하는 기판을 제공하고, 기판 상에 버퍼 산화막 패턴을 덮도록 제1 더미 게이트막을 형성하고, 버퍼 산화막 패턴을 노출시키도록 제1 더미 게이트막을 평탄화하고, 노출된 버퍼 산화막 패턴과 제1 더미 게이트막 상에 제2 더미 게이트막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, 베이스, 베이스의 상면으로부터 돌출되고 베이스와 일체로 형성된 액티브 핀, 및 액티브 핀 상에 액티브 핀과 접촉하여 형성된 종점막 패턴을 포함하는 기판을 제공하고, 기판 상에 평탄화 종점막 패턴을 덮도록 제1 더미 게이트막을 형성하고, 평탄화 종점막 패턴을 노출시키도록 제1 더미 게이트막을 평탄화하고, 노출된 평탄화 종점막 패턴과 제1 더미 게이트막 상에 제2 더미 게이트막을 형성하고, 제1 및 제2 더미 게이트막을 패터닝하여 더미 게이트 패턴을 형성하고, 더미 게이트 패턴을 메탈로 이루어진 메탈 게이트 패턴으로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 ″막″은 ″층″의 의미로 사용될 수 있고, ″층″은 ″막″의 의미로 사용될 수 있다. 즉, ″막″과 ″층″은 동일한 의미로 사용될 수 있다.
이하 도 1 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이고, 도 2 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저, 도 1 및 도 7을 참조하면, 기판(200)을 제공한다(S100). 여기서, 기판(200)은, 베이스(100)와, 베이스(100)의 상면으로부터 돌출되고 베이스(100)와 일체로 형성된 액티브 핀(130)과, 액티브 핀(130) 상에 액티브 핀(130)과 접촉하여 형성된 종점막 패턴(end point pattern)을 포함할 수 있다. 본 실시예에서, 이러한 종점막 패턴은 버퍼 산화막 패턴(110)일 수 있다.
이하에서는 도 1 내지 도 7을 참조하여, 이러한 기판(200)을 제공하는 방법에 대해 보다 구체적으로 설명하도록 한다.
도 1 및 도 2를 참조하면, 버퍼 산화막 패턴(110)과 하드 마스크막 패턴(120)을 형성한다(S101). 구체적으로, 베이스(100) 상에 버퍼 산화막(미도시)과 하드 마스크막(미도시)을 형성한다. 그리고, 예를 들어, 포토 레지스트 패턴(미도시)을 하드 마스크막(미도시) 상에 형성하고, 이를 마스크로 이용하여 버퍼 산화막(미도시)과 하드 마스크막(미도시)을 패터닝(patterning)함으로써, 도 2와 같은 베이스(100) 상에 형성된 버퍼 산화막 패턴(110)과 하드 마스크막 패턴(120)을 형성할 수 있다.
여기서, 하드 마스크막 패턴(120)은 베이스(100)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있고, 버퍼 산화막 패턴(110)은 베이스(100)와 하드 마스크막 패턴(120) 간의 스트레스를 완충시켜주는 물질로 이루어질 수 있다. 이러한 예로는, 실리콘 나이트라이드막(SiN)으로 이루어진 하드 마스크막 패턴(120)과, 실리콘 산화막(SiOx)으로 이루어진 버퍼 산화막 패턴(110)을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 1 및 도 3을 참조하면, 액티브 핀(130)을 형성한다(S102). 구체적으로, 하드 마스크막 패턴(120)을 이용하여 액티브 핀(130)을 형성한다. 더욱 구체적으로, 하드 마스크막 패턴(120) 마스크로 베이스(100)를 식각하여 베이스(100)의 상면으로부터 돌출되고 베이스(100)와 일체로 형성된 액티브 핀(130)을 형성할 수 있다.
여기서, 하드 마스크막 패턴(120)은, 앞서 설명한 것과 같이 베이스(100)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 따라서, 하드 마스크막 패턴(120)이 형성된 영역의 베이스(100)는 식각되지 않고, 하드 마스크막 패턴(120)이 형성되지 않은 영역의 베이스(100)만 식각됨으로써, 하드 마스크막 패턴(120) 하부에 베이스(100)의 상면으로부터 돌출되고 베이스(100)와 일체로 형성된 액티브 핀(130)이 형성되게 된다.
도 1 및 도 4를 참조하면, 소자 분리막(140)을 형성한다(S103). 구체적으로, 베이스(100) 상에 하드 마스크막 패턴(120)을 덮도록 소자 분리막(140)을 형성할 수 있다. 여기서, 소자 분리막(140)은 액티브 핀(130)들을 서로 분리하기 위한 절연 산화막으로 이루어질 수 있다.
도 1 및 도 5를 참조하면, 소자 분리막(140)을 평탄화한다(S104). 구체적으로, 하드 마스크막 패턴(120)을 노출시키도록 소자 분리막(140)을 평탄화할 수 있다.
이어서, 도 1 및 도 6을 참조하면, 소자 분리막(140)을 식각한다(S105). 구체적으로, 노출된 하드 마스크막 패턴(120)을 마스크로 소자 분리막(140)을 식각하여, 액티브 핀(130)의 상부 측벽을 노출시키는 소자 분리막 패턴(141)을 형성할 수 있다. 이 때, 노출되는 액티브 핀(130)의 상부 측벽의 크기는 소자 분리막(140)에 대한 식각 시간을 조절함으로써 조절될 수 있다. 이러한 식각 공정을 통해 형성된 소자 분리막 패턴(141)은, 도시된 것과 같이 액티브 핀(130)의 하부 측벽을 덮는 형태로 형성될 수 있다.
도 1 및 도 7을 참조하면, 하드 마스크막 패턴(120)을 제거한다(S106). 구체적으로, 버퍼 산화막 패턴(110) 및 소자 분리막 패턴(141)과, 하드 마스크막 패턴(120) 간의 식각 선택비를 이용한 식각 공정을 통해, 도시된 것과 같이 하드 마스크막 패턴(120)을 제거하여 버퍼 산화막 패턴(110)을 노출시킬 수 있다.
이와 같은 공정을 통해, 베이스(100)와, 베이스(100)의 상면으로부터 돌출되고 베이스(100)와 일체로 형성된 액티브 핀(130)과, 액티브 핀(130) 상에 액티브 핀(130)과 접촉하여 형성된 버퍼 산화막 패턴(110)을 포함하는 기판(200)을 제공할 수 있다. 하지만, 이상에서 설명한 공정은 이러한 기판(200)을 제공하는 하나의 예시적인 공정에 불과하며, 본 발명이 이에 제한되는 것은 아니다.
다음 도 1 및 도 8를 참조하면, 제1 더미(dummy) 게이트막(210)을 형성한다(S110). 구체적으로, 기판(200) 상에 버퍼 산화막 패턴(110)을 덮도록 제1 더미 게이트막(210)을 형성할 수 있다. 본 실시예에서, 제1 더미 게이트막(210)은 버퍼 산화막 패턴(110)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있다. 이러한 제1 더미 게이트막(210)을 이루는 물질로는 예를 들어, 폴리 실리콘(poly-Si)을 들 수 있으나, 본 발명이 이에만 제한되는 것은 아니다.
다음 도 1 및 도 9를 참조하면, 제1 더미 게이트막(210)을 평탄화한다(S120). 구체적으로, 액티브 핀(130) 상에 형성된 버퍼 산화막 패턴(110)을 노출시키도록 제1 더미 게이트막(210)을 평탄화할 수 있다.
이 때, 제1 더미 게이트막(210)의 평탄화는 것은, CMP(Chemical Mechanical Polishing) 공정을 통해 수행될 수 있다. 즉, 액티브 핀(130) 상에 형성된 버퍼 산화막 패턴(110)이 종점(end point)으로 검출(detect)될 때까지, 제1 더미 게이트막(210)에 대해 CMP를 수행하여 버퍼 산화막 패턴(110)을 노출시키도록 제1 더미 게이트막(210)을 평탄화할 수 있다.
한편 본 발명의 몇몇 실시예에서, 이러한 CMP 공정은 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 간의 식각 선택비를 이용하여 수행될 수 있다. 즉, 제1 더미 게이트막(210)을 평탄화하는 CMP 공정에서, 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 간의 식각 선택비가 예를 들어, 1:10 이상이 되도록 함으로써, 버퍼 산화막 패턴(110)이 과도하게 식각되는 것을 방지 할 수 있다.
이렇게 평탄화된 제1 더미 게이트막(210)의 상면과 버퍼 산화막 패턴(110)의 상면은 베이스(100)로부터 동일 높이에 위치할 수 있다. 즉, 베이스(100)의 상면으로부터 측정한 제1 더미 게이트막(210)의 상면 높이(H2)는 베이스(100)의 상면으로부터 측정한 버퍼 산화막 패턴(110)의 상면 높이(H1)와 서로 동일할 수 있다.
다음 도 1 및 도 10을 참조하면, 제2 더미 게이트막(220)을 형성한다(S130). 구체적으로, 노출된 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 상에 제2 더미 게이트막(220)을 형성할 수 있다. 이러한 제2 더미 게이트막(220)은 예를 들어, PVD(Plasma Vapor Deposion) 또는 CVD(Chemical Vapor Deposion) 등의 공정을 통하여 노출된 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 상에 형성될 수 있다.
여기서, 소자 분리막(140) 상에 형성된 제2 더미 게이트막(220)의 상면과 액티브 핀(130) 상에 형성된 제2 더미 게이트막(220)의 상면은 베이스(100)로부터 동일 높이에 위치할 수 있다. 즉, 베이스(100)의 상면으로부터 측정한 소자 분리막 패턴(141) 상에 형성된 제2 더미 게이트막(220)의 상면 높이(H3)는, 베이스(100)의 상면으로부터 측정한 액티브 핀 상에 형성된 제2 더미 게이트막(220)의 상면 높이(H4)와 서로 동일할 수 있다.
이와 같이 본 실시예에 따라 형성된 제2 더미 게이트막(220)에는 액티브 핀(130) 형성에 따른 단차가 형성되지 않게 된다. 그러므로, 향후 더미 게이트 패턴(도 12의 230) 형성 시, 노드 분리가 제대로 되지 않는 문제점을 사전에 예방할 수 있고, 이에 따라 제품 신뢰성을 향상 시킬 수 있다.
다음 도 1 및 도 11을 참조하면, 더미 게이트 패턴(230)을 형성한다(S140). 구체적으로, 제1 및 제2 더미 게이트막(210, 220)을 패터닝하여 제1 및 제2 더미 게이트막 패턴(211, 221)을 포함하는 더미 게이트 패턴(230)을 형성할 수 있다. 이 때, 비록 도시하지는 않았으나, 더미 게이트 패턴(230) 상에는 예를 들어, 실리콘 나이트라이드(SiN)로 이루어진 보호막 패턴(미도시)을 추가적으로 더 형성할 수도 있다.
이렇게 더미 게이트 패턴(230)이 형성되면, 더미 게이트 패턴(230)에 의해 노출된 액티브 핀(130)의 양측에 각각, N형 또는 P형의 불순물을 주입하여 소오스 영역(240)과 드레인 영역(250)을 형성할 수 있다. 이 때, 액티브 핀(130) 상에 형성된 버퍼 산화막 패턴(110)은 필요에 따라 제거될 수도 있다.
다음 도 1, 도 11 및 도 12를 참조하면, 메탈 게이트 패턴(270)을 형성한다(S150). 구체적으로, 액티브 핀(130) 상에 형성된 더미 게이트 패턴(230)을 메탈로 이루어진 메탈 게이트 패턴(270)으로 형성할 수 있다. 이와 같은 공정은 다음과 같은 순서를 통해 수행될 수 있다.
먼저, 도 11에 도시된 기판(200) 전면에 걸쳐 층간 절연막 패턴(260)을 형성한다. 이 때, 층간 절연막 패턴(260)은 더미 게이트 패턴(230)을 덮도록 형성된다. 그리고, 층간 절연막 패턴(260)을 더미 게이트 패턴(230)이 노출될 때까지 평탄화 한다. 이에 의해, 더미 게이트 패턴(230) 사이에는 층간 절연막 패턴(260)이 형성되게 된다.
다음, 층간 절연막 패턴(260)을 마스크로 더미 게이트 패턴(230) 및 버퍼 산화막 패턴(110)을 제거하여 액티브 핀(130)의 일부를 노출시킨다. 그리고, 노출된 액티브 핀(130) 상에 메탈을 채우고, 이를 층간 절연막 패턴(260)이 노출될 때까지 평탄화하여 도 12에 도시된 메탈 게이트 패턴(270)을 형성할 수 있다.
여기서, 메탈 게이트 패턴(270)은 알루미뉼(Al), 또는 이를 포함한 금속 화합물로 이루어질 수 있다. 또한, 비록 도시하지는 않았으나, 메탈 게이트 패턴(270)과 액티브 핀(130)이 접촉하는 접촉면에는 하프늄 옥사이드(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 실리케이트 나이트라이드(HiSiON), 하프늄 탄탈늄 옥사이드(HfTaO), 탄탈늄 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 알루미늄 옥사이드(HfAlO), 란탄륨 옥사이드(La2O3)등으로 이루어진 고유전율(high-k)의 게이트 절연막(미도시)이 추가적으로 더 형성될 수 있다. 그리고, 메탈 게이트 패턴(270)의 측벽에는 예를 들어, 실리콘 나이트라이드(SiN) 등으로 이루어진 게이트 스페이서(미도시)가 더 형성될 수도 있다.
다음 도 2 내지 도 6, 및 도 9 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이고, 도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저, 도 6 및 도 13을 참조하면, 기판(200)을 제공한다(S200). 여기서, 기판(200)은, 베이스(100)와, 베이스(100)의 상면으로부터 돌출되고 베이스(100)와 일체로 형성된 액티브 핀(130)과, 액티브 핀(130) 상에 액티브 핀(130)과 접촉하여 형성된 종점막 패턴을 포함할 수 있다. 본 실시예에서, 이러한 종점막 패턴은 액티브 핀(130) 상에 순차적으로 적층된 버퍼 산화막 패턴(110)과 하드 마스크막 패턴(120)일 수 있다.
즉, 본 실시예에서는 앞선 실시예와, 달리 종점막 패턴으로 하드 마스크막 패턴(120)이 더 포함될 수 있다. 이러한 하드 마스크막 패턴(120)은 예를 들어, 앞선 실시예에서 제1 더미 게이트막(210)을 형성하기 전에 하드 마스크막 패턴(120)을 제거하지 않음으로써 종점막 패턴에 포함될 수 있다.
구체적으로, 도 2 내지 도 6, 및 도 13을 참조하여 설명하면, 도 2와 같이 버퍼 산화막 패턴(110)과 하드 마스크막 패턴(120)을 베이스(100) 상에 형성하고(S201), 하드 마스크막 패턴(120)을 마스크로 베이스(100)를 식각하여 도 3과 같이 액티브 핀(130)을 형성한다(S202).
그리고, 도 4와 같이 베이스(100) 상에 소자 분리막(140)을 형성한 후(S203), 소자 분리막(140)을 평탄화하여 도 5와 같이 하드 마스크막 패턴을 노출시킨다(S204). 이후, 노출된 하드 마스크막 패턴(120)을 마스크로 소자 분리막(140)을 식각하여 도 6과 같이 소자 분리막 패턴(141)을 형성하면 본 실시예에 따른 기판(200)이 제공될 수 있다(S205). 즉, 본 실시예에서는 기판(200)을 제공하는 단계(S200)에서, 도 7과 같이 버퍼 산화막 패턴(110) 상에 형성된 하드 마스크막 패턴(120)을 제거하지 않는다.
다음 도 13 및 도 14를 참조하면, 제1 더미 게이트막(210)을 형성한다(S210). 구체적으로, 기판(200) 상에 버퍼 산화막 패턴(110)과 하드 마스크막 패턴(120)을 덮도록 제1 더미 게이트막(210)을 형성할 수 있다. 여기서, 제1 더미 게이트막(210)은 버퍼 산화막 패턴(110) 및 하드 마스크막 패턴(120)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있다.
다음 도 13 및 도 15를 참조하면, 제1 더미 게이트막(210)을 제1 평탄화한다(S220). 구체적으로, 액티브 핀(130) 상에 형성된 하드 마스크막 패턴(120)을 노출시키도록 제1 더미 게이트막(210)을 제1 평탄화할 수 있다.
여기서, 제1 평탄화 공정은 CMP 공정을 통해 수행될 수 있다. 즉, 액티브 핀(130) 상에 형성된 하드 마스크막 패턴(120)이 종점으로 검출될 때까지, 제1 더미 게이트막(210)에 대해 CMP를 수행하여, 하드 마스크막 패턴(120)을 노출시키도록 제1 더미 게이트막(210)을 평탄화할 수 있다. 한편 이러한 제1 평탄화(CMP) 공정은 하드 마스크막 패턴(120)과 제1 더미 게이트막(210) 간의 식각 선택비를 이용하여 수행될 수 있다.
다음 도 13 및 도 16을 참조하면, 하드 마스크막 패턴(120)을 제거한다(S230). 구체적으로, 구체적으로, 제1 더미 게이트막(141) 및 버퍼 산화막 패턴(110)과, 하드 마스크막 패턴(120) 간의 식각 선택비를 이용한 식각 공정을 통해, 도시된 것과 같이 하드 마스크막 패턴(120)을 제거하여 버퍼 산화막 패턴(110)을 노출시킬 수 있다.
다음 도 9 및 도 13을 참조하면, 제1 더미 게이트막(210)을 제2 평탄화한다(S240). 구체적으로, 노출된 버퍼 산화막 패턴(110)의 상면과 제1 더미 게이트막(210)의 상면이 베이스로부터 동일 높이(H1, H2)에 위치하도록 제1 더미 게이트막(210)을 제2 평탄화할 수 있다. 이 때에도 마찬가지로, 버퍼 산화막 패턴(110)이 종점으로 검출될 때까지 제1 더미 게이트막(210)에 대해 CMP를 수행하여 제2 평탄화를 수행할 수 있으며, 이러한 CMP 공정이 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 간의 식각 선택비를 이용하여 수행될 수도 있다.
다음 도 10 내지 도 13을 참조하면, 노출된 버퍼 산화막 패턴(110)과 제1 더미 게이트막(210) 상에 도 10과 같이 제2 더미 게이트막(220)을 형성한다(S250). 그리고, 도 11과 같이 제1 및 제2 더미 게이트막(210, 220)을 패터닝하여 제1 및 제2 더미 게이트막 패턴(211, 221)을 포함하는 더미 게이트 패턴(230)을 형성한다(S260). 그 후, 액티브 핀(130) 상에 형성된 더미 게이트 패턴(230)을 메탈로 이루어진 메탈 게이트 패턴(270)으로 형성하여 도 12에 도시된 반도체 장치를 완성시킨다(S270). 이러한 공정에 대해서는 앞선 실시예를 설명하면서 충분히 상세히 설명한바, 중복된 자세한 설명은 생략하도록 한다.
본 실시예처럼, 제1 더미 게이트막(210) 평탄화할 때, 하드 마스크막 패턴(120)을 제1 종점막으로 제1 평탄화하고, 버퍼 산화막 패턴(110)을 제2 종점막으로 제2 평탄화하면, 제1 더미 게이트막(210)을 평탄화하는 과정에서 버퍼 산화막 패턴(110)이 손실되는 것을 최소화할 수 있다. 즉, 본 실시예에서는 버퍼 산화막 패턴(110)을 종점막으로하는 평탄화 공정에서, 평탄화되어야할 제1 더미 게이트막(210)의 두께가 앞선 실시예에 비해 상대적으로 작으므로, 평탄화 과정에서 손실되는 버퍼 산화막 패턴(110)이 최소화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 베이스 110: 버퍼 산화막 패턴
120: 하드 마스크막 패턴 130: 액티브 핀
140: 소자 분리막 141: 소자 분리막 패턴
200: 기판 210: 제1 더미 게이트막
220: 제2 더미 게이트막 230: 더미 게이트 패턴
240: 소오스 영역 250: 드레인 영역
260: 층간 절연막 패턴 270: 메탈 게이트 패턴
S100~S150, S200~S270: 반도체 장치의 제조 방법

Claims (11)

  1. 베이스, 상기 베이스의 상면으로부터 돌출되고 상기 베이스와 일체로 형성된 액티브 핀, 상기 액티브 핀 상에 상기 액티브 핀과 접촉하여 형성된 버퍼 산화막 패턴, 및 상기 버퍼 산화막 패턴 상에 형성된 하드 마스크막 패턴을 포함하는 기판을 제공하고,
    상기 기판 상에 상기 하드 마스크막 패턴을 덮도록 제1 더미 게이트막을 형성하고,
    상기 버퍼 산화막 패턴을 노출시키도록 상기 제1 더미 게이트막을 평탄화하고,
    상기 노출된 버퍼 산화막 패턴과 상기 제1 더미 게이트막 상에 제2 더미 게이트막을 형성하는 것을 포함하고,
    상기 제1 더미 게이트막을 평탄화하는 것은,
    상기 하드 마스크막 패턴을 노출시키도록 상기 제1 더미 게이트막을 제1 평탄화하고, 상기 하드 마스크막 패턴을 제거하여 상기 버퍼 산화막 패턴을 노출시키고, 상기 노출된 버퍼 산화막 패턴의 상면과 상기 제1 더미 게이트막의 상면이 상기 베이스로부터 동일 높이에 위치하도록 상기 제1 더미 게이트막을 제2 평탄화하는 것을 더 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 더미 게이트막을 평탄화하는 것은,
    상기 버퍼 산화막 패턴과 상기 제1 더미 게이트막 간의 식각 선택비를 이용한 CMP 공정을 통해 상기 제1 더미 게이트막을 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 더미 게이트막과 상기 제2 더미 게이트막은 서로 동일한 물질을 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 기판은 상기 베이스 상에 상기 액티브 핀의 상부 측벽을 노출시키며 형성된 소자 분리막 패턴을 더 포함하고,
    상기 기판을 제공하는 것은,
    상기 베이스 상에 상기 버퍼 산화막 패턴과 하드 마스크막 패턴을 형성하고,
    상기 하드 마스크막 패턴을 이용하여 상기 액티브 핀과, 상기 소자 분리막 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제 1항에 있어서,
    상기 하드 마스크막 패턴을 제거하는 것은,
    상기 제1 더미 게이트막 및 상기 버퍼 산화막 패턴과, 상기 하드 마스크막 패턴 간의 식각 선택비를 이용한 식각 공정을 통해 상기 하드 마스크막 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 베이스, 상기 베이스의 상면으로부터 돌출되고 상기 베이스와 일체로 형성된 액티브 핀, 및 상기 액티브 핀 상에 상기 액티브 핀과 접촉하여 형성된 종점막 패턴을 포함하는 기판을 제공하고,
    상기 기판 상에 상기 종점막 패턴을 덮도록 제1 더미 게이트막을 형성하고,
    상기 종점막 패턴을 노출시키도록 상기 제1 더미 게이트막을 평탄화하고,
    상기 노출된 종점막 패턴과 상기 제1 더미 게이트막 상에 제2 더미 게이트막을 형성하고,
    상기 제1 및 제2 더미 게이트막을 패터닝하여 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴을 제거 후, 메탈로 이루어진 메탈 게이트 패턴을 형성하는 것을 포함하고,
    상기 종점막 패턴은 상기 액티브 핀과 접촉하여 형성된 버퍼 산화막 패턴과 상기 버퍼 산화막 패턴 상에 형성된 하드 마스크막 패턴을 포함하고,
    상기 제1 더미 게이트막을 형성하는 것은, 상기 하드 마스크막 패턴을 덮도록 상기 제1 더미 게이트막을 형성하는 것을 포함하고,
    상기 제1 더미 게이트막을 평탄화하는 것은, 상기 하드 마스크막 패턴을 노출시키도록 상기 제1 더미 게이트막을 제1 평탄화하고, 상기 하드 마스크막 패턴을 제거하여 상기 버퍼 산화막 패턴을 노출시키고, 상기 노출된 버퍼 산화막 패턴의 상면과 상기 제1 더미 게이트막의 상면이 상기 베이스로부터 동일 높이에 위치하도록 상기 제1 더미 게이트막을 제2 평탄화하는 것을 포함하고,
    상기 제2 더미 게이트막을 형성하는 것은, 상기 노출된 버퍼 산화막 패턴과 상기 제1 더미 게이트막 상에 상기 제2 더미 게이트막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 종점막 패턴은 버퍼 산화막 패턴인 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 7항에 있어서,
    상기 더미 게이트 패턴을 상기 메탈 게이트 패턴으로 형성하는 것은,
    상기 더미 게이트 패턴 사이에 층간 절연막 패턴을 형성하고,
    상기 층간 절연막 패턴을 마스크로 상기 더미 게이트 패턴 및 상기 종점막 패턴을 제거하여 상기 액티브 핀을 노출시키고,
    상기 액티브 핀 상에 상기 메탈을 채워 상기 메탈 게이트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서,
    상기 버퍼 산화막 패턴은 실리콘 산화막을 포함하고,
    상기 하드 마스크막 패턴은 실리콘 나이트라이드막을 포함하는 반도체 장치의 제조 방법.
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