KR101688699B1 - FinFET 소자의 구조 및 그 형성 방법 - Google Patents

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Abstract

본 개시는 반도체 소자에 관한 것이다. 예시적인 반도체 소자는 반도체 기판, 및 반도체 기판 위의 격리 구조체를 포함한다. 반도체 소자는 또한, 반도체 기판 위에 제1 에피택셜 핀 및 제2 에피택셜 핀을 포함하고, 제1 에피택셜 핀 및 제2 에피택셜 핀은 격리 구조체로부터 돌출한다. 반도체 소자는 또한, 제1 에피택셜 핀 및 제2 에피택셜 핀 위에 있고 제1 에피택셜 핀 및 제2 에피택셜 핀을 가로지르는 게이트 스택을 포함한다. 또한, 반도체 소자는 격리 구조체의 상부 표면으로부터 연장하는 리세스를 포함한다. 리세스는 제1 에피택셜 핀 및 제2 에피택셜 핀 사이에 있다.

Description

FinFET 소자의 구조 및 그 형성 방법{STRUCTURES AND FORMATION METHODS OF FINFET DEVICE}
본 개시는 FinFET 소자의 구조 및 그 형성 방법에 관한 것이다.
반도체 소자는, 개인용 컴퓨터, 셀폰, 디지털 카메라 및 다른 전자 장치와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 소자는, 반도체 기판 상에 회로 컴포넌트 및 엘리컨트를 형성하기 위해, 절연 또는 유전층, 도전층, 및 반도체층을 반도체 기판 위에 순차적으로 성막하고, 리소그래피 및 에칭 프로세서를 이용하여 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업이 나노미터 기술 공정 노드로 진입하여 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 비용을 추구함에 따라, 제조 및 설계 양쪽 모두의 이슈로부터의 도전이 핀형 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계를 초래하였다. FinFET은 기판으로부터 연장하는 얇은 수직 "핀(fin)" (또는 핀 구조)로 제조된다. FinFET의 채널은 이러한 수직 핀에서 형성된다. 핀 위에 게이트가 제공된다. FinFET의 이점은 단채널 효과를 감소시키는 것과 더 높은 전류 흐름을 포함할 수 있다.
그러나, 피처 사이즈가 지속적으로 감소함에 따라, 제조 공정은 수행하기 더 어려워지고 있다. 따라서, FinFET을 포함하는 신뢰성 있는 반도체 소자를 형성하는 것이 도전 과제로 남아 있다.
본 개시의 반도체 소자는 반도체 기판, 및 반도체 기판 위의 격리 구조체를 포함한다. 반도체 소자는 또한, 반도체 기판 위에 제1 에피택셜 핀 및 제2 에피택셜 핀을 포함하고, 제1 에피택셜 핀 및 제2 에피택셜 핀은 격리 구조체로부터 돌출한다. 반도체 소자는 또한, 제1 에피택셜 핀 및 제2 에피택셜 핀 위에 있고 제1 에피택셜 핀 및 제2 에피택셜 핀을 가로지르는 게이트 스택을 포함한다. 또한, 반도체 소자는 격리 구조체의 상부 표면으로부터 연장하는 리세스를 포함한다. 리세스는 제1 에피택셜 핀 및 제2 에피택셜 핀 사이에 있다.
본 개시에 의하면 FinFET을 포함하는 신뢰성 있는 반도체 소자를 형성할 수 있다.
본 개시의 양상들은 첨부 도면과 함께 이하의 상세한 설명을 참조하여 잘 이해될 수 있다. 산업의 표준 관례에 따라 다양한 특징들이 일정한 비례로 사이즈가 조정되어 그려지지는 않으며, 이러한 다양한 특징들의 치수들은 논의의 명확성 측면에서 임의로 확대 또는 축소될 수 있다.
도 1A-1L은 몇몇 실시예에 따르는 반도체 장치를 형성하는 공정의 다양한 스테이지들의 단면도이다.
도 2A는 몇몇 실시예에 따르는 반도체 소자의 투시도이다.
도 2B는 몇몇 실시예에 따르는 반도체 소자의 상부도이다.
도 3A는 몇몇 실시예에 따르는 반도체 소자의 상부도이다.
도 3B는 몇몇 실시예에 따르는 반도체 소자의 게이트 스택의 단면도이다.
도 4A-4C는 몇몇 실시예에 따르는 반도체 소자의 게이트 스택의 단면도이다.
이하의 개시는 제시된 대상의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배치들의 구체적인 예시들이 이하에서 기술된다. 물론, 이러한 예시들은 단지 예를 들고자 한 것이지 이러한 예들에 한정하고자 의도하고 있지 않다. 예컨대, 이하의 기술에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 제1 특징부 및 제2 특징부 사이에 추가적인 특징부들이 형성되어 제1 특징부 및 제2 특징부가 직접 접촉하지 않도록 하는 실시예를 포함할 수 있다. 또한, 본 개시는다양한 예시들에서 참조 번호들 및/또는 부호들을 반복할 수 있다. 이러한 반복은 단순 및 명확성을 위한 것이지, 그 자체로, 다양하게 논의되는 실시예들 및/또는 구성들간의 관계를 좌우하는 것은 아니다.
또한, "밑", "아래", "하위", "상부", "상위"와 같은 공간적으로 상대적인 용어들이 기술의 편의를 위해 본 명세서에 사용될 수 있으며, 이는 도면에 도시된, 일 엘리먼트 또는 특징부와 또 다른 엘리먼트(들) 또는 특징부(들)의 관계를 기술하기 위한 것이다. 공간적으로 상대적인 용어들은 도면에 도시된 방향 외에 사용 또는 동작사 소자의 상이한 방향들도 포괄하는 것으로 의도된다. 장치가 다른 방향으로 배치될 수 있으며(90도 내지는 다른 방향으로 회전) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 유사하게 해석될 수 있다.
도 1A-1L은 몇몇 실시예에 따른 반도체 소자를 형성하기 위한 공정의 다양한 스테이지들의 단면도이다. 몇몇 실시예에서, 반도체 소자는 핀형 전계 효과 트랜지스터(FinFET) 소자이다. 도 1A에 도시된 바와 같이, 반도체 기판(100)이 제공된다. 몇몇 실시예에서, 반도체 기판(100)은 실리콘 웨이퍼와 같은 벌크 반도체 기판이다. 몇몇 다른 실시예에서, 반도체 기판(100)은 게르마늄과 같은 다른 기본적인 반도체를 포함하거나 화합물 반도체를 포함한다. 화합물 반도체는 실리콘 탄화물, 갈륨 아세나이드, 인듐 아세나이드, 인듐 인화물, 다른 적절한 화합문 반도체, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 반도체 기판(100)은 SOI(semiconductor-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen) 공정, 웨이퍼 본딩 공정, 다른 적절한 방법 또는 이들의 조합을 이용하여 제조될 수 있다.
도 1A에 도시된 바와 같이, 몇몇 실시예에 따라, FinFET 소자는 또한, 반도체 기판(100)으로부터 연장되는 다중 핀들(104)을 포함한다. 몇몇 실시예에서, 핀들(104)은 실리콘 핀들, 게르마늄 핀들, 다른 적절한 반도체 핀들, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 핀들(104)은 반도체 기판(100)을 에칭함으로써 형성된다. 도 1A에 도시된 바와 같이, 리세스(또는 트렌치)(102)가, 포로리소그래피 공정 및 에칭 공정을 이용함으로써 반도체 기판(100)에 형성된다. 결과적으로, 핀들(104)은 리세스들(102) 사이에 형성된다. 몇몇 실시예에서, 리세스들(102)은 서로 평행하고 서로 이격되어 있는 스트립들(FinFET 소자의 상부에서 볼 때)이다.
도 1A에 도시된 바와 같이, 반도체 기판(100)은 제1 영역(101n) 및 제2 영역(101p)을 포함한다. 경계(L)는 제1 및 제2 영역(101n 및 101p) 사이에 있다. 몇몇 실시예에서, 제1 영역(101n)은 n-타입 FinFET 소자를 형성하는데 사용되고 제2 영역(101p)은 p-타입 FinFET 소자를 형성하는데 사용된다.
도 1B에 도시된 바와 같이, 몇몇 실시예에 따라, 핀들의 일부는 리세싱되어 더미 핀들(104d)을 형성한다. 몇몇 실시예에서, 핀들은 에칭 공정에 의해 리세싱된다. 몇몇 실시예에서, 리세싱되지 않은 핀들(104n 및 104p)은 각각 NMOS 소자 및 PMOS 소자의 채널 핀들로서 역할을 한다. 몇몇 실시예에서, 후속 공정에서 핀들(104n 및 104p) 사이의 단락을 방지하기 위해 핀들(104n 및 104P) 사이의 핀들이 리세싱되어 더미 핀들(104d)이 된다.
도 1B에 도시된 바와 같이, 몇몇 실시예에 따라, 반도체 기판(100) 위에 격리 구조(106)가 형성된다. 격리 구조(106)는 핀들(104n 및 104p)의 하부들을 둘러싼다. 핀들(104n 및 104p)의 상부들은 격리 구조(106)의 상부 표면으로부터 돌출한다. 몇몇 실시예에서, 격리 구조(106)는 유전 물질로 만들어진다. 유전 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우-K 유전 물질, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 유전체 물질층이 반도체 기판(100) 위에 성막된다. 유전체 물질층은 핀들(104n 및 104p) 및 더미 핀들(104d)을 커버한다. 몇몇 실시예에서, 유전체 물질층은 화학 기상 증착(CVD) 공정, 스핀-온 공정, 다른 이용 가능한 공정들 또는 이들의 조합을 이용하여 성막된다. 몇몇 실시예에서, 화학 기계 연마(CMP) 공정과 같은 평탄화 공정이 수행되어 핀들(104n 및 104p)가 노출될 때까지 유전체 물질층을 박형화할 수 있다. 그 후, 에칭 공정이 수행되어 유전체 물질층의 일부를 제거하여 핀들(104n 및 104p)이 잔여 유전체 물질층으로부터 돌출되도록 한다. 그 결과 격리 구조(106)가 형성된다.
이 후, 게이트 구조가 반도체 기판(100) 위에 형성된다. 도 2A는 몇몇 실시예에 따라, 도 1B에 도시된 구조 위에 게이트 구조가 형성된 후 반도체 소자의 투시도이다. 도 2B는 몇몇 실시예에 따른 반도체 소자의 상부도이다. 도 1B는 몇몇 실시예에 따른 도 2B의 라인 I-I로부터 취해진 단면도이다. 도 2A 및 2B에 도시된 바와 같이, 게이트 스택(108)이 핀들(104n 및 104p) 위에 형성된다. 몇몇 실시예에서, 게이트 스택(108)이 핀들(104n 및 104p)을 가로질러 이 핀들을 둘러싼다. 도 2B에 도시된 바와 같이, 게이트 스택(108)은 제1 영역(101n) 및 제2 영역(101p) 위에서 연장한다.
게이트 스택(108)은 게이트 유전체층 위의 게이트 유전체층(도시되지 않음) 및 게이트 전극(도시되지 않음)을 포함한다. 몇몇 실시예에서, 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 고유전 상수(하이-K)를 갖는 유전 물질, 다른 적절한 유전 물질, 또는 이들의 조합으로 이루어진다. 하이-K 유전 물질의 예들은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈륨 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 등 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 전극은 TiN, TaN.NiSi, CoSi, Mo, Cu, W, Al, Co, Zr, Pt, 다른 적절한 물질과 같은 금속 물질 또는 폴리실리콘, 도는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전 물질층 및 게이트 전극층은 순차적으로 격리 구조(106) 및 핀들(104n 및 104p) 위에 성막된다. 이 후, 게이트 유전 물질 및 게이트 전극층이 패터닝되어 게이트 스택(108)을 형성한다.
몇몇 실시예에서, 하드 마스크층(도 2A에 미도시됨)이 게이트 전극층 위에 성막되고 패터닝된다. 하드 마스크층은 게이트 스택(108)의 형성에 도움을 주기 위해 사용된다. 몇몇 실시예에서, 하드 마스크층은 질화 실리콘, 다른 적절한 물질, 또는 이들의 조합으로 이루어진다.
도 1C 및 2A에 도시된 바와 같이, 몇몇 실시예에 따라 마스크층(112)이 핀들(104n 및 104p) , 격리 구조(106) 및 게이트 스택(108) 위에 성막된다. 몇몇 실시예에 따라, 마스크층(112)은 실리콘 질화물, 실리콘 산화질화물, 다른 적절한 물질 또는 이들의 조합으로 이루어진다. 몇몇 실시예에서, 마스크층(112)은 CVD 공정, 스핀-온 공정, 스프레잉 공정, 다른 적절한 공정, 또는 이들의 조합을 이용하여 성막된다.
도 1D에 도시된 바와 같이, 몇몇 실시예에 따라, 감광층(114)이 마스크층(112) 위에 형성된다. 몇몇 실시예에서, 감광층(114)은 포토레지스트층을 포함하고, 포토리소그래피 공정을 이용하여 형성된다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 얼라이닝, 노광, 포스트-노광 베이킨, 포토레지스트 현상, 린싱, 드라잉(예컨대, 하드 베이킹), 다른 적절한 공정들, 도는 이들의 조합을 포함할 수 있다. 도 1D에 도시된 바와 같이, 감광층(114)은 제1 영역(101n)위의 마스크층(112)의 대부분을 커버한다. 그러나, 영역들(101n 및 101p) 사이에 그리고 제1 영역(101n) 위의 경계 L 근처에 있는 마스크층(112)의 일부가 노광된다. 제2 영역(101p) 위의 마스크층(112)의 일부는 또한 감광층(114)에 의해 커버되지 않은 상태로 노광된다.
도 1E에 도시된 바와 같이, 몇몇 실시예에 따라, 감광층(114)에 의해 커버되지 않은 마스크층(112)이 제거된다. 그러므로, 감광층(114)의 패턴이 실질적으로 마스크층(112)으로 전사된다. 몇몇 실시예에서, 감광층(112)에 의해 커버되지 않은 마스크층(112)의 제거를 위해 격리 구조(106)의 일부가 또한 동일한 에칭 공정 중에 제거된다. 몇몇 실시예에서, 핀(104p)(도 1D 참조)이 리세싱되어에칭 마스크로서 마스크층(112)을 갖는 에칭 공정을 이영하여 리세싱된 핀(104p')을 형성한다. 몇몇 실시예에서, 리세싱된 핀(104p') 및 격리 구조(106)의 상부 표면은 도 1E에 도시된 바와 같이 서로 실질적으로 공면이다. 몇몇 실시예에서, 리세싱된 핀(104p')의 상부 표면은 격리 구조(106)의 상부 표면보다 낮다. 즉, 핀(104p)이 에칭되어 격리 구조(106)의 상부 표면 아래의 상부 표면을 갖는 리세싱된 핀(104p')을 형성한다. 몇몇 실시예에서, 핀(104p)을 리세싱하기 위한 에칭 공정 중에 격리 구조(106)의 일부가 더 제거된다. 본 개시의 실시예들은 다양한 변화를 가질 수 있다. 몇몇 실시예에서, 핀(104p)이 리세싱되지 않는다.
상술한 바와 같이, 마스크층(112)에 의해 커버되지 않는 격리 구조(106)의 상위 부분은 마스크층(112)의 제거 및 핀의 리세싱을 위해 에칭 공정 동안 제거될 수 있다. 도 1E에 도시된 바와 같이, 마스크층(112)에 의해 커버되는 격리 구조(106)의 부분 및 마스크층(112)에 의해 커버되지 않은 격리 구조(106)의 부분 사이에 높이차(d1)가 형성된다. 몇몇 실시예에서, 높이차(d1)는 약 1nm 내지 약 25nm 범위 내에 있다. 이 후, 감광층(114)이 제거된다.
도 1F에 도시된 바와 같이, 몇몇 실시예에 따라 에피택셜 핀(116p)을 형성하기 위해 리세싱된 핀(104p') 위에 에피택셜 물질이 선택적으로 성장된다. 에피택셜 핀(116p)의 성장 동안, 마스크층(112)은 에피택셜 물질이 핀(104n) 상에서 성장되는 것을 차단한다. 몇몇 실시예에서, 에피택셜 핀(116p)은 실리콘 게르마늄(SiGe) 또는 다른 적절한 물질과 같은 스트레인드 물질이다. 에피택셜 핀(116p)은 스트레인드 소스 및 드레인 영역으로서 사용된다. 그러므로, 게이트 스택(108) 아래의 채널 영역은 스트레인되거나 스트레스를 받아 소자의 캐리어 이동도를 증가시키고 소자 성능을 향상시킨다. 몇몇 실시예에서, 에피택셜 핀(116p)의 표면적은 핀(104p)의 표면적보다 크다. 또한, 에피택셜 핀(116p) 및 이후에 형성된 컨택 사이의 저항이 감소될 수 있다.
몇몇 실시예에서, 에피택셜 핀(116p)이 CVD 공정(예컨대, 저압 화학 기상 증착, LPCVD)을 이용하여 에피택셜 성장되어 제2 영역(101p)에서 p-타입 FinFET 소자의 소스 및 드레인 영역을 형성한다. 몇몇 실시예에서, 에피택셜 핀(116p)의 에피택셜 성장이 약 400℃ 내지 약 800℃의 온도에서 약 1Torr 내지 약 200Torr의 압력 하에서 수행된다. 예컨대, SiH4 및 GeH4 가 반응 가스로서 사용된다.
본 개시의 실시예들은 많은 변화를 갖는다. 몇몇 실시예에서, 핀(104p)은 리세싱된 핀을 형성하도록 리세싱되지 않는다. 몇몇 실시예에서, 에피택셜 핀(116p)은 리세싱되지 않은 핀(104p) 상에 형성된다.
이 후, 몇몇 실시예에 따라, 마스크층(112)이 제거되고, 도 1G에 도시된 바와 같이 핀(104n)이 노출된다. 에칭 공정이 사용되어 마스크층(112)을 제거할 수 있다.
도 1H에 도시된 바와 같이, 몇몇 실시예에 따라, 마스크층(118)이 핀(104n), 격리 구조(106), 및 에피택셜 핀(116p) 위에 성막된다. 몇몇 실시예에서, 마스크층(118)은 실리콘 질화물, 실리콘 산화질화물, 다른 적절한 물질, 또는 이들의 조합으로 이루어진다. 몇몇 실시예에서, 마스크층(118)은 CVD 공정, 스핀-온 공정, 스프레잉 공정, 다른 응용 가능한 공정 또는 이들의 조합을 이용하여 성막된다.
도 11에 도시된 바와 같이, 몇몇 실시예에 따라, 감광층(120)이 마스크층(118) 위에 형성된다. 몇몇 실시예에서, 감광층(120)은 포토레지스트층을 포함하고 포토리소그래피 공정을 이용하여 형성된다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 포스트-노광 베이킹, 포토레지스트 현상, 린싱, 드라인(예컨대, 하드 베이킹), 다른 적절한 공정 또는 이들의 조합을 포함할 수 있다. 도 11에 도시된 바와 같이, 감광층(12)은 제2 영역(101p) 위의 마스크층(118)의 대부분을 커버한다. 그러나, 영역들(101n 및 101p) 사이 그리고 제2 영역(101p) 위의 경계(L) 근처의 마스크층(118)의 일부가 노광된다. 제1 영역(101n) 위의 마스크층(118)의 일부는 도한 감광층(114)에 의해 커버되지 않은 상태로 노광된다.
도 1J에 도시된 바와 같이, 몇몇 실시예에 따라, 감광층(120)에 의해 커버되지 않은 마스크층(118)이 제거된다. 그러므로, 감광층(120)의 패턴이 실질적으로 마스크층(118)으로 전사된다. 몇몇 실시예에서, 격리 구조(106)의 일부는 또한 감광층(112)에 의해 커버되지 않은 마스크층(118)의 제거를 위해 동일한 에칭 공정 동안 제거된다. 몇몇 실시예에서, 핀(104n)(도 11 참도)이 리세싱되어, 마스크층(118)을 에칭 마스크로 하는 에칭 공정을 이용하여 리세싱된 핀(104n')을 형성한다. 몇몇 실시예에서, 리세싱된 핀(104n') 및 격리 구조(106)의 상부 표면은 도 1J에 도시된 바와 같이 실질적으로 서로 공면이다. 몇몇 실시예에서, 리세싱된 핀(104n')의 상부 표면은 격리 구조(106)의 상부 표면보다 낮다. 즉, 핀(104n)이 에칭되어 격리 구조(106)의 상부 표면 아래에 상부 표면을 갖는 리세싱된 핀(104n')을 형성한다. 몇몇 실시예에서, 격리 구조(106)의 일부가, 핀(104n) 리세싱을 위한 에칭 공정 동안 더 제거된다. 본 개시의 실시예들은 많은 변화를 갖는다. 몇몇 실시예에서, 핀(104n)은 리세싱되지 않는다.
상술한 바와 같이, 마스크층(118)에 의해 커버되지 않은 격리 구조(106)의 상위 부분은 마스크층(118)의 제거 및 핀의 리세싱을 위한 에칭 공정 동안 제거될 수 있다. 도 1J에 도시된 바와 같이, 몇몇 실시예에 따라, 격리 구조(106)의 상부 표면으로부터 연장하는 리세스(122)가 형성된다. 리세스(122)는 영역들(101n 및 101p) 사이의 경계(L) 근처 영역에 위치한다. 도 1D 및 1I를 참조하면, 리세스(122)가 감광층(114 및 120) 양쪽 모두에 의해 실질적으로 커버되지 않는 영역에 위치한다. 그러므로, 이후의 에칭 공정 후에, 리세스(122)가 형성되는데, 이는 영역들(101n 및 101p) 사이의 경계(L) 근처 영역이 보호되지 않기 때문이다. 몇몇 실시예에서, 리세스(122)는 영역들(101n 및 101p) 사이의 경계(L)을 따라 연장한다. 이 후, 감광층(120)이 제거된다.
도 1K에 도시된 바와 같이, 몇몇 실시예에 따라, 에피택셜 물질이 리세싱된 핀(104p') 위에 선택적으로 성장되어 에피택셜 핀(116n)을 형성한다. 에피택셜 핀(116n)의 성장 동안, 마스크층(118)은 에피택셜 물질이 에피택셜 핀(116p) 위에 성장되는 것을 차단한다. 몇몇 실시예에서, 에피택셜 핀(116n)은 인화 실리콘(SiP), 탄화 실리콘(SiC), 및/또는 다른 적절한 물질과 같이 스트레인드 물질이다. 에피택셜 핀(116n)이 스트레인드 소스 및 드레인 영역으로서 사용된다. 그러므로, 게이트 스택(108) 아래의 채널 영역이 스트레인되거나 스트레스를 받아 소자의 캐리어 이동도를 증가시키고 소자 성능을 향상시킨다. 몇몇 실시예에서, 에피택셜 핀(116n)의 표면적은 핀(104n)의 표면적보다 크다. 에피택셜 핀(116n) 및 이후에 형성된 컨택 사이의 저항은 또한 감소될 수 있다.
몇몇 실시예에서, 에피택셜 핀(116n)은 CVD 공정(예컨대, 저압 화학 기상 증착, LPCVD)을 이용하여 에피택셜 성장되어 제1 영역(101n)의 n-타입 FinFET 소자의 소스 및 드레인 영역을 형성한다. 몇몇 실시예에서, 에피택셜 핀(116n)의 에피택셜 성장은 약 400℃ 내지 약 800℃의 온도에서 약 1Torr 내지 약 200Torr의 압력 하에서 수행된다. 예컨대, SiH4 는 인광 함우 가스 및/또는 탄소 함유 가스와 혼합되어 반응 가스로서 역할을 한다.
본 개시의 실시예들은 많은 변화를 갖는다. 몇몇 실시예에서, 핀(104n)은 리세싱된 핀을 형성하도록 리세싱되지 않는다. 몇몇 실시예에서, 에피택셜 핀(116n)은 리세싱되지 않는 핀(104n) 상에 형성된다.
몇몇 실시예에서, 에피택셜 핀(116n)은 에피택셜 핀(116n)과는 상이한 물질로 이루어진다. 몇몇 실시예에서, 에피택셜 핀(116n) 및 에피택셜 핀(116p)은 각각, n-타입 도펀트 및 p-타입 도펀트로 도핑된다. 몇몇 실시예에서, 에피택셜 핀들(116n 및 116p) 각각은 이들 성장 도는 형성 동안에 대응하는 적절한 도펀트로 도핑된다. 몇몇 실시예에서, 이 후의 주입 공정이 순착적으로 수행되어 에피택셜 핀들(116n 및 116p)을 각각 적절한 도펀트로 도핑한다.
이 후, 몇몇 실시예에 따라 도 1L에 도시된 바와 같이, 마스크층(118)이 제거되고, 에피택셜 핀(116p)이 노출된다. 에칭 공정이 사용되어 마스크층(112)을 제거할 수 있다. 도 1L에 도시된 바와 같이, 반도체 소자는 제1 핀 구조 및 제2 핀 구조를 포함한다. 몇몇 실시예에서, 제1 핀 구조는 리세싱된 핀(104p')과 같은 하위 부분, 및 에피택셜 핀(116p)과 같은 상위 부분을 포함한다. 마찬가지로, 제2 핀 구조는 리세싱된 핀(104n')과 같은 하위 부분, 및 에피택셜 핀(116n)과 같은 상위 부분을 포함한다. 몇몇 실시예에서, 도 1L에 도시된 바와 같이 제1 및 제2 핀 구조들의 상부 부분들은 격리 구조(106)의 상부 표면(107)으로부터 돌출한다.
몇몇 실시예에서, 리세스(122)는, 에피택셜 핀(116p)이 형성된 후 에피택셜 핀(116n)이 형성되기 전에 형성된다(도 1J 참조). 도 1L에 도시된 바와 같이, 리세스(122)는 격리 구조(106)의 상부 표면(107)으로부터 연장된다. 리세스(122)는 깊이(d2) 및 폭(w)을 갖는다. 몇몇 실시예에서, 깊이(d2)는 약 1nm 내지 약 25nm 범위에 있다. 몇몇 실시예에서, 폭(w)은 약 20nm 내지 약 90nm 범위에 있다. 몇몇 실시예에서, 리세스(122)의 종횡비는 약 0.05 내지 약 1.25 범위에 있다.
본 개시의 실시예들은 많은 변화를 갖는다. 예컨대, 에피택셜 핀(116n)은 에피택셜 핀(116p)에 이전에 형성되는 것에 제한되지 않는다. 몇몇 실시예에서, 에피택셜 핀(116p)은 에피택셜 핀(116n) 이전에 형성된다.
도 3A는 몇몇 실시예에 따르는, 반도체 소자의 상부도이다. 도 3A에 도시된 바와 같이, 상보형 금속 산화물 반도체 핀형 전계 효과 트랜지스터(CMOS FinFET) 소자가 형성된다. CMOS FinFET 소자는 에피택셜 핀들(116n 및 116p)을 포함한다.
도 3B는 몇몇 실시예에 따라 도 3A의 라인 B-B를 따라 취해진 게이트 스택(108)의 단면도이다. 몇몇 실시예에서, 하드 마스크층(302)이 게이트 스택(108) 위에 형성되어 게이트 스택(108)의 형성을 돕는다. 몇몇 실시예에서, 마스크층(112 alc 118)을 제거하고 핀을 리세싱하기 위한 에칭 공정 동안, 게이트 스택(108) 위의 하드 마스크층(302)이 또한 에칭된다. 리세스(122)와 유사하게, 영역들(101n 및 101p) 사이의 경계(L) 위의 하드 마스크층(302)은 감광층들(114 및 120) 양쪽 모두에 의해 커버되지 않는다. 즉, 영역들(101n 및 101p) 사이의 경계(L) 근처의 하드 마스크층(302)의 영역이 또한 보호되지 않는다. 결과적으로 하드 마스크층(302)의 두께가 감소되고 리세스(122)와 유사하게 리세스(304)가 형성된다. 몇몇 실시예에서, 감광층들(114 및 120)의 패턴들은 부분적으로 중첩되도록 설계된다. 결과적으로 리세스들(304 및 122)이 형성된다. 몇몇 실시예에서, 리세스(304)는 리세스(122)의 형성과 동시에 형성된다.
도 3B 및 도 3A에 도시된 바와 같이, 리세스(304)는 영역들(101n 및 101p) 사이의 경계(L)를 다라 연장한다. 몇몇 실시예에서, 리세스들(304 및 122)은 실질적으로 서로 정렬된다. 몇몇 실시예에서, 리세스들(304 및 122)의 연장 방향은 실질적으로 서로 평행하다. 몇몇 실시예에서, 리세스들(122 및 304)의 연장 방향은 에피택셜 핀들(116n 및 116p)의 연장 방향들과 실질적으로 평행하다.
몇몇 실시예에서, 게이트 스택(108) 위의 하드 마스크층(302)이 제거되어 후속 공정을 가능하게 한다. 예컨대, 후속 공정들은 게이트 대체 공정을 포함한다. 몇몇 실시예에서, 하드 마스크층(302)이 제거되어, 예컨대 폴리실리콘으로 이루어진 게이트 전극을 노출시킨다. 이 후, 게이트 전극이 제거되고, 금속 게이트 전극이 형성되어 최초 게이트 전극을 대체한다. 금속 게이트 전극은 일함수층 및 금속 충전층을 포함할 수 있다.
일함수층은 트랜지스터들을 위한 소정의 일함수를 제공하도록 구성되어 개선된 임계 전압을 포함하여 소자 성능을 향상시킬 수 있다. N-타입 FinFET을 형성하는 실시예에서, 일함수층은 약 4.5eV 이하와 같이 소자에 적합한 일함수값을 제공할 수 있는 n-타입 금속일 수 있다. N-타입 금속은 금속, 금속 탄화물, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예컨대, n-타입 금속은 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합을 포함한다. 다른 한편으로, p-타입 FinFET을 형성하는 실시예에서, 일함수층은 약 4.8eV 이상과 같이 소자에 적합한 일함수값을 제공할 수 있는 p-타입 금속일 수 있다. P-타입 금속은 금속, 금속 탄화물, 금속 질화물, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 예컨대, p-타입 금속은 티타늄, 티타늄 질화물, 다른 적절한 물질, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 금속 충전층은 알루미늄, 텅스텐, 금, 플래티늄, 코발트, 다른 적절한 금속, 또는 이들의 조합으로 이루어진다.
감광층들(114 및 120)의 패턴들이 부분적으로 중첩되기 때문에, 영역들(101n 및 101p) 사이의 경계(L) 근처의 영역이 에칭되어 리세스(304)를 형성한다. 몇몇 다른 경우에, 감광층들(114 및 12)의 패턴들이 중첩되지 않는 경우, 하드 마스크층(302)은 영역들(101n 및 101p) 사이의 경계(L) 근처의 돌출 부분을 가질 수 있다. 결과적으로, 하드 마스크층(302)을 제거하는 것이 상대적으로 어렵다. 추가적인 에칭 동작 및/또는 평탄화 동작이, 하드 마스크층(302)의 돌출 부분의 제거를 위해 수행될 필요가 있을 수 있다. 따라서, 제조 비용 및 제조 시간이 증가될 것이다. 추가적인 에칭 동작 및/또는 평탄화 동작이 반도체 소자의 엘리먼트들에 손상을 줄 수 있다.
도 4A-4C는 몇몇 실시예에 따르는, 반도체 소자의 게이트 스택의 단면도이다. 도 4A에 도시된 바와 같이, 반도체 기판(100) 위에 컨택들(404n 및 404p)이 형성되어 에피택셜 핀들(116n 및 116p)에 각각 전기적으로 연결된다. 컨택들(404n 및 404p)은 반도체 소자의 소스/드레인 컨택들로서 역할을 한다.
몇몇 실시예에서, 유전체층(402)이 격리 구조(106) 및 에피택셜 핀들(116n 및 116p) 위에 형성된다. 몇몇 실시예에서, 유전체층(402)은 실리콘 산화물, 실리콘 산화질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 로우-k 물질, 다공성 유전 물질, 다른 적절한 물질, 또는 이들의 조합으로 이루어진다. 몇몇 실시예에서, 유전체층(402)은 CVD 공정, 스핀-온 공정, PVC 공정, 다른 응용 가능한 공정들, 또는 이들의 조합을 이용하여 성막된다. 이 후, 유전체층(402)이 패터닝되어 에피택셜 핀들(116n 및 116p)을 노출시키는 개구들을 형성한다. 몇몇 실시예에서, 포토리소그래피 공정 및 에칭 공정을 이용하여 유전체층(402)을 패터닝한다. 몇몇 실시예에서, 평탄화 공정이 수행되어, 유전체층(402) 패터닝 이전에 실질적으로 평면이 표면을 갖는 유전체층(402)을 제공한다. 평탄화 공정은 CMP 공정을 포함할 수 있다. 몇몇 실시예에서, 에칭 정지층(도시되지 않음)이 유전체층(402)에 앞서 성막된다. 에칭 정지층은 예컨대, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적절한 물질을 포함한다.
몇몇 실시예에서, 도전층이 유전체층(402) 및 에피택셜 핀들(116n 및 116p) 위에 성막된다. 이 후, 도전층이 패터닝되어 컨택들(404n 및 404p)을 형성한다. 몇몇 실시예에서, 도전층은 구리, 텅스텐, 알루미늄, 니켈, 티타늄, 플래티늄, 다른 적절한 도전 물질, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 도전층은 PVD 공정, 전긱도금 공정, CVD 공정, 다른 응용 가능한 공정들, 또는 이들의 조합을 이용하여 성막된다. 몇몇 실시예에서, CMP공정과 같은 평탄화 공정이 수행되어 유전체층(402)의 개구들의 밖에 있는 성막된 도전층을 제거한다. 그 결과, 유전체층(402)에 의해 둘러싸인 컨택들(404n 및 404p)이 형성된다.
본 개시의 실시예들은 많은 변화들을 갖는다. 몇몇 실시예에서, 컨택들(404n 및 404p)이 형성되기 전에, 금속 실리사이드 영역들(도시되지 않음)이 에피택셜 핀들(116n 및 116p) 상에 각각 형성된다. 그러므로, 컨택들과 에피택셜 핀들 사이의 저항이 또한 감소될 수 있다.
도 4A에 도시된 바와 같이, 몇몇 실시예에 따라 컨택(404n)은 리세스(122)를 채운다. 몇몇 실시예에 따라, 컨택(404n)이 n-타입 애피택셜 핀(에피택셜 핀 116n)의 소스/드레인 영역과 전기적으로 접촉하고 컨택(404p)은 p-타입 에피택셜 핀(에피택셜 핀 116p)의 소스/드레인 영역과 전기적으로 접촉한다.
본 개시의 실시예들은 많은 변화를 갖는다. 도 4B에 도시된 바와 같이, 몇몇 실시예에 따라, 컨택(404p)는 리세스(122)를 채운다. 몇몇 실시예에서, 컨택들(404n 및 404p) 양쪽 모두가 리세스(122)를 채우지 않는다. 도 4C에 도시된 바와 같이, 유전체층(402)은 리세스(122)를 채운다.
본 개시는 CMOS FinFET 소자의 구조 및 그 형성 방법에 관한 실시예들을 제공한다. 패터닝된 마스크층들이 사용되어 n-타입 에피택셜 핀들 및 p-타입 에피택셜 핀들의 형성에 도움을 준다. 패터닝된 마스크층들의 패턴들은 부분적으로 중첩된다. 그 결과, n-타입 및 p-타입 에피택셜 핀들 사이에 리세스가 형성되고, 다중 에칭 공정 이후 CMOS FinFET 소자의 게이트 스택 위의 하드 마스크층 상에 또 다른 리세스가 형성된다. 하드 마스크층 상의 리세스로 인해, 하드 마스크층의 후속 제거 공정이 더 용이하게 된다. 제조 비용 및 시간이 이에 따라 감소된다. 소자 성능이 개선된다.
몇몇 실시예에 따라, 반도체 소자가 제공된다. 반도체 소자는 반도체 기판 및 이 반도체 기판 위의 격리 구조를 포함한다. 반도체 구조는 또한 반도체 기판 위에 제1 에피택셜 핀 및 제2 에피택셜 핀을 포함하고, 제1 에피택셜 핀 및 제2 에피택셜 핀이 격리 구조로부터 돌출한다. 반도체 소자는 또한, 제1 에피택셜 핀 및 제2 에피택셜 핀을 가로지르고 제1 에피택셜 핀 및 제2 에피택셜 핀 위에 있는 게이트 스택을 포함한다. 또한, 반도체 소자는 격리 구조의 상부 표면으로부터 연장하는 리세스를 포함한다. 리세스는 제1 에피택셜 핀 및 제2 에피택셜 핀 사이에 있다.
몇몇 실시예에 따라, 반도체 소자가 제공된다. 반도체 소자는 반도체 기판 및 이 반도체 기판 위의 격리 구조를 포함한다. 반도체 소자는 또한 반도체 기판 위의 n-타입 에피택셜 핀 및 p-타입 에피택셜 핀을 포함한다. n-타입 에피택셜 핀 및 p-타입 에피택셜 핀은 격리 구조로부터 돌출한다. 반도체 소자는 또한 n-타입 에피택셜 핀 및 p-타입 에피택셜 핀을 가로지르고 n-타입 에피택셜 핀 및 p-타입 에피택셜 핀 위에 있는 게이트 스택을 포함한다. 또한, 반도체 소자는 격리 구조의 상부 표면으로부터 연장하는 리세스를 포함한다. 리세스는 n-타입 에피택셜 핀 및 p-타입 에피택셜 핀 사이에 있다.
몇몇 실시예에 따라, 반도체 소자를 형성하는 방법이 제공된다. 방법은 반도체 기판 위에 제1 핀 및 제2 핀을 형성하는 것을 포함한다. 방법은 또한 반도체 기판 위에 격리 구조를 형성하여 제1 핀 및 제2 핀의 하위 부분들을 둘러싸는 것을 포함한다. 방법은 또한 제1 핀 및 제2 핀 위에 게이트 스택을 형성하는 것을 포함하고 게이트 스택은 제1 핀 및 제2 핀을 가로질러 간다. 또한, 방법은 제1 핀 및 제2 핀 위에 제1 에피택셜 핀 및 제2 에피택셜 핀을 각각 순차적으로 형성하는 것을 포함한다. 제1 에피택셜 핀이 형성된 후 제2 에피택셜 핀이 형성되기 전에 격리 구조 내에 리세스가 형성된다. 제1 에피택셜 핀 및 제2 에피택셜 핀 사이에 리세스가 있다.
상술한 것들은 통상의 기술자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 제시한다. 통상의 기술자라면 본 개시를 이용하여 본 명세서에 소개된 실시예들의 동일한 이점을 달성하고/하거나 동일한 목적을 수행하기 위해 다른 공정들 및 구조들을 고안 내지 변경할 수 있을 것이다. 또한, 통상의 기술자라면 균등 구성이 본 개시의 범위 및 정신에서 일탈하지 않을 것이며, 다양한 변화, 대체, 변경들이 본 개시의 범위 및 정신을 벗어나지 않은 상태로 이루어질 수 있음을 알 것이다.

Claims (10)

  1. 반도체 소자에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 격리 구조체;
    상기 반도체 기판 위에 있고 상기 격리 구조체로부터 돌출한 제1 에피택셜 핀 및 제2 에피택셜 핀;
    상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀 위에 있고 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀을 가로지르는 게이트 스택;
    상기 격리 구조체의 상부 표면으로부터 연장하고 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀 사이에 있는 리세스;
    상기 반도체 기판 위에 있고 상기 제1 에피택셜 핀에 전기적으로 연결되는 제1 컨택;
    상기 반도체 기판 위에 있고 상기 제2 에피택셜 핀에 전기적으로 연결되는 제2 컨택; 및
    상기 반도체 기판 위에 있고 상기 제1 컨택 및 상기 제2 컨택을 둘러싸는 유전체층
    을 포함하고,
    상기 제1 컨택, 상기 제2 컨택 및 상기 유전체층 중 하나는 상기 리세스를 채우는 것인, 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 스택은 금속 물질을 포함하는 것인, 반도체 소자.
  3. 제1항에 있어서, 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀의 물질은 서로 상이한 것인, 반도체 소자.
  4. 제1항에 있어서, 상기 제2 에피택셜 핀은 실리콘 인화물(silicon phosphide), 실리콘 탄화물(silicon carbide), 또는 이들의 조합을 포함하는 것인, 반도체 소자.
  5. 제1항에 있어서, 상기 제1 에피택셜 핀은 실리콘 게르마늄(silicon germanium)을 포함하는 것인, 반도체 소자.
  6. 제1항에 있어서, 상기 리세스의 연장 방향은 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀의 연장 방향과 평행한 것인, 반도체 소자.
  7. 삭제
  8. 반도체 소자에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 격리 구조체;
    상기 반도체 기판 위에 있고 상기 격리 구조체로부터 돌출하는 n-타입 에피택셜 핀 및 p-타입 에피택셜 핀;
    상기 n-타입 에피택셜 핀 및 상기 p-타입 에피택셜 핀 위에 있고 상기 n-타입 에피택셜 핀 및 상기 p-타입 에피택셜 핀을 가로지르는 게이트 스택;
    상기 격리 구조체의 상부 표면으로부터 연장하고 상기 n-타입 에피택셜 핀 및 상기 p-타입 에피택셜 핀 사이에 있는 리세스;
    상기 반도체 기판 위에 있고 상기 p-타입 에피택셜 핀에 전기적으로 연결되는 제1 컨택;
    상기 반도체 기판 위에 있고 상기 n-타입 에피택셜 핀에 전기적으로 연결되는 제2 컨택; 및
    상기 반도체 기판 위에 있고 상기 제1 컨택 및 상기 제2 컨택을 둘러싸는 유전체층
    을 포함하고,
    상기 제1 컨택, 상기 제2 컨택 및 상기 유전체층 중 하나는 상기 리세스를 채우는 것인, 반도체 소자.
  9. 반도체 소자를 형성하는 방법에 있어서,
    반도체 기판 위에 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀의 하위 부분을 둘러싸기 위해 상기 반도체 기판 위에 격리 구조체를 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은 상기 제1 핀 및 상기 제2 핀을 가로지르는 것인, 상기 게이트 스택 형성 단계;
    상기 제1 핀 및 상기 제2 핀 위에 각각 제1 에피택셜 핀 및 제2 에피택셜 핀을 순차적으로 형성하는 단계 - 상기 제1 에피택셜 핀이 형성된 후 그리고 상기 제2 에피택셜 핀이 형성되기 전에 상기 격리 구조체에 리세스가 형성되며, 상기 리세스는 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀 사이에 있음 - ;
    상기 격리 구조체, 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀 위에 유전체층을 형성하는 단계;
    상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀을 노출시키는 개구들을 형성하기 위해 상기 유전체층을 패터닝하는 단계;
    상기 유전체층, 상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀 위에 도전층을 성막하는 단계; 및
    상기 유전체층에 의해 둘러싸인 제1 컨택 및 제2 컨택을 형성하기 위해 상기 도전층을 패터닝하는 단계
    를 포함하고,
    상기 제1 컨택, 상기 제2 컨택 및 상기 유전체층 중 하나는 상기 리세스를 채우는 것인, 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 제1 에피택셜 핀 및 상기 제2 에피택셜 핀을 순차적으로 형성하는 단계는,
    상기 제2 핀 위에 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층이 형성된 후 상기 제1 핀 위에 상기 제1 에피택셜 핀을 형성하는 단계;
    상기 제1 마스크층을 제거하는 단계;
    상기 제1 에피택셜 핀 위에 제2 마스크층을 형성하는 단계;
    상기 제2 마스크층이 형성된 후 상기 제2 핀 위에 상기 제2 에피택셜 핀을 형성하는 단계; 및
    상기 제2 마스크층을 제거하는 단계를 포함하는, 반도체 소자 형성 방법.
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