KR102367493B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성할 수 있다. 상기 제1 및 제3 액티브 핀들을 커버하는 제1 식각 마스크를 사용하여 상기 제2 액티브 핀을 제거할 수 있다. 상기 제1 액티브 핀, 및 상기 제2 액티브 핀이 제거된 상기 기판의 부분을 커버하는 제2 식각 마스크를 사용하여 상기 제3 액티브 핀을 제거할 수 있다. 상기 제1 액티브 핀 상에 제1 게이트 구조물을 형성할 수 있다. 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층을 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 핀펫을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
핀펫(finFET)은 액티브 핀, 상기 액티브 핀 상의 게이트 구조물, 및 상기 게이트 구조물에 인접한 상기 액티브 핀 상의 소스/드레인 층을 포함하며, 상기 소스/드레인 층은 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 그런데, 패터닝 공정의 어려움으로 인해서, 상기 소스/드레인 층은 하나의 액티브 핀 상에 형성되지 않고 복수 개의 액티브 핀들 상에 공통적으로 형성되며, 이에 따라 상기 핀펫을 포함하는 반도체 장치의 면적이 증가하는 문제점이 발생한다.
본 발명의 일 과제는 우수한 특성을 갖는 핀펫을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 핀펫을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성할 수 있다. 상기 제1 및 제3 액티브 핀들을 커버하는 제1 식각 마스크를 사용하여 상기 제2 액티브 핀을 제거할 수 있다. 상기 제1 액티브 핀, 및 상기 제2 액티브 핀이 제거된 상기 기판의 부분을 커버하는 제2 식각 마스크를 사용하여 상기 제3 액티브 핀을 제거할 수 있다. 상기 제1 액티브 핀 상에 제1 게이트 구조물을 형성할 수 있다. 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향을 따라 일정한 간격으로 배치되는 복수의 액티브 핀들을 형성할 수 있다. 상기 액티브 핀들 중에서 제1 액티브 핀 및 이의 일 측면에 이웃하는 제2 액티브 핀을 커버하는 제1 식각 마스크를 사용하여 상기 액티브 핀들을 식각할 수 있다. 상기 액티브 핀들 중에서 상기 제1 액티브 핀, 상기 제2 액티브 핀의 일부, 및 상기 제1 액티브 핀의 타 측면에 이웃하여 식각된 상기 액티브 핀들 중 적어도 하나에 대응하는 상기 기판 부분을 커버하는 제2 식각 마스크를 사용하여 상기 액티브 핀들을 식각할 수 있다. 상기 제1 액티브 핀 상에 상기 제2 방향으로 연장되는 제1 게이트 구조물, 및 상기 제1 액티브 핀 및 상기 제2 액티브 핀의 일부 상에 상기 제2 방향으로 연장되는 제2 게이트 구조물을 형성할 수 있다. 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층, 및 상기 제2 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 및 상기 제2 액티브 핀의 일부 상에 제2 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성하되, 상기 제2 액티브 핀은 상기 제2 방향으로 배치되어 서로 접촉하는 제1 및 제2 부분들을 포함할 수 있다. 상기 제1 및 제2 액티브 핀들을 커버하는 제1 식각 마스크를 사용하여 상기 제3 액티브 핀을 제거할 수 있다. 상기 제2 액티브 핀의 상기 제2 부분에 인접한 상기 제1 부분의 일부만을 노출시키는 제2 식각 마스크를 사용하여 상기 제2 액티브 핀을 부분적으로 제거할 수 있다. 상기 제1 및 제2 액티브 핀들 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되는 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성할 수 있다. 상기 액티브 핀들 중 제1 액티브 핀을 커버하는 식각 마스크를 사용하여 상기 액티브 핀들 중 나머지 액티브 핀들을 식각하되, 상기 나머지 액티브 핀들 중 상기 제1 액티브 핀에 인접하는 제2 액티브 핀의 적어도 하부의 일부가 잔류할 수 있다. 상기 잔류하는 제2 액티브 핀 하부 일부의 표면을 제거할 수 있다. 상기 제1 액티브 핀 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성하되, 상기 제1 및 제3 액티브 핀들 사이의 제1 거리는 상기 제1 및 제2 액티브 핀들 사이의 제2 거리보다 크고, 상기 제2 액티브 핀은 상기 제2 방향으로 배치되며 서로 접촉하는 제1 부분 및 제2 부분을 포함할 수 있다. 상기 제1 액티브 핀 및 상기 제2 액티브 핀의 상기 제2 부분을 커버하는 식각 마스크를 사용하여 상기 제3 액티브 핀 및 상기 제2 액티브 핀의 상기 제1 부분을 제거하되, 상기 제1 및 제3 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제1 가장자리로부터 상기 제1 액티브 핀의 일 측면까지의 거리는 상기 제1 및 제2 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제2 가장자리로부터 상기 제1 액티브 핀의 타 측면까지의 거리보다 클 수 있다. 상기 제1 액티브 핀 상에 제1 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 방향으로 각각 연장되는 복수의 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성할 수 있다. 상기 액티브 핀들 중에서 일 측면에 이웃하는 제2 액티브 핀과의 간격이 다른 액티브 핀들 사이의 간격보다 큰 제1 액티브 핀을 커버하는 식각 마스크를 사용하여 상기 액티브 핀들을 식각하되, 상기 제1 및 제2 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제1 가장자리로부터 상기 제1 액티브 핀의 일 측면까지의 제1 거리는 상기 제1 액티브 핀의 일 측면에 대향하는 상기 제2 액티브 핀의 일 측면까지의 제2 거리보다 클 수 있다. 상기 제1 액티브 핀 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 소스/드레인 층을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 반도체 장치의 회로를 설계할 수 있다. 상기 회로에 대한 타이밍 분석을 통해 주요 경로(critical path)를 결정할 수 있다. 상기 설계된 회로에 따라 상기 반도체 장치를 기판 상에 형성하되, 상기 주요 경로에 포함된 제1 트랜지스터들은 각각 복수의 액티브 핀들 상에 형성하고, 상기 주요 경로에 포함되지 않는 제2 트랜지스터들 중 적어도 일부는 1개의 액티브 핀 상에만 형성할 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 제1 길이만큼 연장되고, 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀과 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물, 상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층, 및 상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 공통적으로 형성된 제2 소스/드레인 층을 포함할 수 있으며, 상기 제2 액티브 핀에 대향하는 상기 제1 액티브 핀의 상기 제1 측벽의 하부에 형성된 상기 제1 돌출부는 상기 제2 방향으로 상기 제2 액티브 핀에 인접하지 않는 부분에서 상기 제1 방향을 따라 연장될 수 있고, 상기 제1 액티브 핀의 상기 제2 측벽의 하부에 형성된 상기 제2 돌출부는 상기 제1 방향을 따라 상기 제1 길이만큼 연장될 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 제1 길이만큼 연장된 제1 액티브 핀, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀으로부터 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장되고, 상기 제2 방향으로의 일 단부가 계단 형상을 갖는 제2 액티브 핀, 상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물, 및 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층을 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장된 제1 액티브 핀, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀으로부터 동일한 거리만큼 각각 이격되어 상기 제1 방향으로 각각 연장되고, 상기 제2 방향으로 서로 이격된 제2 및 제3 액티브 핀들, 상기 제1 및 제3 액티브 핀들 상에 상기 제1 방향으로 연장된 제1 게이트 구조물, 상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물, 상기 제1 게이트 구조물에 인접한 상기 제1 및 제3 액티브 핀들 상에 공통적으로 형성된 제1 소스/드레인 층, 상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀들 상에 공통적으로 형성된 제2 소스/드레인 층, 상기 제1 액티브 핀 상의 상기 제1 소스/드레인 층 부분 상에만 형성된 제1 콘택 플러그, 및 상기 제2 소스/드레인 층 상에 형성된 제2 콘택 플러그를 포함할 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 제1 길이만큼 연장되고, 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀과 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물, 상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층, 및 상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 공통적으로 형성된 제2 소스/드레인 층을 포함할 수 있으며, 상기 제1 액티브 핀의 상기 제1 측벽과 상기 제1 돌출부 최상면 사이의 상기 제2 방향으로의 제1 거리는 상기 제1 액티브 핀의 상기 제2 측벽과 상기 제2 돌출부 최상면 사이의 상기 제2 방향으로의 제2 거리와 서로 다를 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀, 상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물, 및 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층을 포함할 수 있으며, 상기 제1 액티브 핀의 상기 제1 측벽과 상기 제1 돌출부 최상면 사이의 상기 제2 방향으로의 제1 거리는 상기 제1 액티브 핀의 상기 제2 측벽과 상기 제2 돌출부 최상면 사이의 상기 제2 방향으로의 제2 거리와 서로 다를 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 복수 개의 액티브 핀들 중에서 잔류하기를 희망하는 하나의 액티브 핀은, 상기 액티브 핀 및 이웃하는 다른 하나의 액티브 핀을 커버하는 식각 마스크를 사용하는 식각 공정을 2번 수행함으로써 용이하게 구현할 수 있다. 이에 따라, 상기 하나의 액티브 핀 상에 트랜지스터를 구현할 수 있으며, 다만 회로 특성의 열화를 방지하기 위하여, 주요 경로에 포함되지 않는 트랜지스터에 대해서만 하나의 액티브 핀 상에 형성할 수 있다.
결국, 상기 반도체 장치는 전체 특성 열화가 방지된 가운데, 높은 집적도 및 작은 면적을 가질 수 있다.
도 1 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 36 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이다.
도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 회로도이다.
도 40 및 도 41은 비교예에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도이다.
도 42 내지 도 48은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 49 내지 도 51은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 52 내지 도 58은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 59 내지 도 63은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
도 64 내지 도 67은 예시적인 실시예들에 따른 액티브 핀 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 68 내지 도 73은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 74 및 도 75는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 76 내지 도 83은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
이하에서는, 기판 상면에 실질적으로 평행하고 서로 교차하는 2 방향들을 각각 제1 및 제2 방향들로 정의하고, 또한 상기 기판 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 이때, 각 방향 및 이와 180도를 이루는 방향, 즉 이에 반대되는 방향은 동일한 방향으로 간주한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 실질적으로 직교할 수 있다.
도 1 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 1, 6, 8, 10, 12, 14, 16, 19, 23, 27, 및 31은 평면도들이고, 도 2-5, 7, 9, 11, 13, 15, 17-18, 20-22, 24-26, 28-30, 및 32-35는 단면도들이다.
이때, 도 2-5, 7, 9, 11, 13, 15, 17, 20, 28, 및 32는 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 18은 대응하는 평면도의 B-B'선을 절단한 단면도이며, 도 21, 24, 29, 및 33은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이고, 도 22, 25, 30, 및 34는 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이며, 도 26 및 35는 대응하는 각 평면도들의 E-E'선을 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 막(110), 제2 막(120), 제3 막(130), 희생 패턴(140), 및 제1 스페이서(150)를 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 막(120)은 예를 들어, 플라즈마 증대 실리콘 산질화막(Plasma enhanced SiON: PE-SiON)과 같은 질화물을 포함할 수 있으며, 제3 막(130)은 예를 들어, 폴리실리콘을 포함할 수 있고, 희생 패턴(140)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있으며, 제1 스페이서(150)는 예를 들어, 원자층 증착 산화물(Atomic Layer Deposition oxide: ALD-oxide)과 같은 산화물을 포함할 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 각 막들은 서로 적절한 식각 선택비를 갖는 물질들이라면 예시된 물질들과 다른 물질들을 포함할 수도 있고, 또한 위 막들 이외의 다른 막들이 상기 막들 사이에 추가적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 희생 패턴(140)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 일정한 간격을 갖도록 복수 개로 형성될 수 있다. 희생 패턴(140)은 제3 막(130) 상에 희생막을 형성하고, 상기 희생막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 희생막을 식각함으로써 형성할 수 있다. 상기 포토레지스트 패턴은 포토레지스트 막(도시되지 않음)에 대한 노광 및 현상 공정을 통해 형성될 수 있으며, 상기 노광 공정은 예를 들어, 불화 아르곤(ArF)을 광원으로 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(150)는 희생 패턴(140)을 커버하는 제1 스페이서 막을 원자층 증착 공정을 통해 제3 막(130) 상에 컨포멀하게 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 이에 따라, 제1 스페이서(150)는 각 희생 패턴들(140)의 각 측벽들 상에 형성될 수 있으며, 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 희생 패턴들(140) 사이에서 서로 대향하는 제1 스페이서들(150) 사이의 상기 제2 방향으로의 거리가 각 희생 패턴들(140)의 상기 제2 방향으로의 폭과 동일하도록 각 희생 패턴들(140)의 폭 및 상기 제1 스페이서 막의 상기 제3 방향으로의 두께가 조절될 수 있다. 예를 들어, 상기 제1 스페이서 막은 희생 패턴들(140) 사이의 간격에서 각 희생 패턴들(140)의 폭을 뺀 값의 절반만큼의 두께를 갖도록 형성될 수 있으며, 이때 상기 제1 스페이서 막의 두께는 제1 스페이서(150)의 상기 제2 방향으로의 폭과 실질적으로 동일할 수 있다. 일 실시예에 있어서, 각 희생 패턴들(140)의 폭은 제1 스페이서(150)의 폭의 5배일 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 3을 참조하면, 희생 패턴(140)을 제거한 후, 제1 스페이서(150)를 식각 마스크로 사용하여 하부의 제3 막(130)을 식각함으로써 제3 패턴(135)을 형성할 수 있다.
희생 패턴들(140)은 습식 식각 공정 혹은 건식 식각 공정을 통해 제거될 수 있으며, 상기 식각 공정에서 제1 스페이서(150)의 일부 혹은 전부가 제거될 수 있다. 예시적인 실시예들에 있어서, 제3 패턴(135)은 제1 스페이서(150)의 폭과 실질적으로 동일한 폭으로 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향으로 일정한 간격, 예를 들어 제3 패턴(135)의 폭의 5배의 간격을 갖도록 복수 개로 형성될 수 있다.
도 4를 참조하면, 제3 패턴들(135)을 커버하는 제4 막(160)을 제2 막(120) 상에 컨포멀하게 형성하고, 제4 막(160) 상에 형성되는 제1 리세스(도시되지 않음)를 충분히 채우는 제5 막을 제4 막(160) 상에 형성한 후, 제4 막(160)의 상면이 노출될 때까지 상기 제5 막의 상면을 평탄화할 수 있다. 이에 따라, 제3 패턴들(135) 사이에 제5 패턴(175)이 형성될 수 있다.
제4 막(160)은 예를 들어, 산화물을 포함할 수 있으며, 상기 제5 막은 제3 패턴(135)과 동일한 물질, 즉 예를 들어, SOH, ACL 등을 포함할 수 있다.
일 실시예에 있어서, 제4 막(160)은 각 제3 패턴들(135)의 폭의 2배의 두께를 갖도록 형성될 수 있으며, 이에 따라 제5 패턴(175)의 상기 제2 방향으로의 폭은 각 제3 패턴들(135)의 폭과 실질적으로 동일할 수 있다.
도 5를 참조하면, 제5 패턴(175)을 식각 마스크로 사용하여 제4 막(160)을 식각함으로써, 제5 패턴(175) 하부에 제4 패턴(165)을 형성할 수 있다.
이에 따라 순차적으로 적층된 제4 및 제5 패턴들(165, 175)을 포함하는 패턴 구조물(185)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 패턴(135) 및 패턴 구조물(185)은 각각 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 일정한 간격으로 교대로 반복적으로 형성될 수 있다. 일 실시예에 있어서, 제3 패턴(135)과 패턴 구조물(185) 사이의 간격은 제3 패턴(135)의 폭의 2배일 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 6 및 도 7을 참조하면, 제3 패턴(135) 및 패턴 구조물(185)을 식각 마스크로 사용하여 하부의 제2 막(120) 및 제1 막(110)을 식각할 수 있으며, 이에 따라 순차적으로 적층된 제1 패턴(115) 및 제2 패턴(125)을 포함하는 제1 식각 마스크(195)가 형성될 수 있다.
이후, 제1 식각 마스크(195)를 사용하여 하부의 기판(100) 상부를 식각함으로써 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성할 수 있다. 이하에서는, 기판(100)의 하부, 즉 제1 내지 제3 액티브 핀들(212, 214, 216)이 형성되지 않은 기판(100)의 하부를 제1 내지 제3 액티브 핀들(212, 214, 216)과 구별하여 기판(100)으로 지칭하기로 한다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 액티브 핀들(212, 214, 216)은 상기 제2 방향으로의 일정한 폭을 가지고 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 일정한 간격, 예를 들어 상기 폭의 2배의 간격으로 복수 개로 형성될 수 있다.
일 실시예에 있어서, 제1 내지 제3 액티브 핀들(212, 214, 216)은 상기 제2 방향을 따라, 제2 액티브 핀(214), 제1 액티브 핀(212), 제3 액티브 핀(216), 제3 액티브 핀(216), 제1 액티브 핀(212), 제2 액티브 핀(214)과 같은 순서로 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 액티브 핀(214) 혹은 제3 액티브 핀(216)은 상기 제2 방향을 따라 서로 이웃하도록 임의의 복수 개로 형성될 수 있으며, 다만 제1 액티브 핀(212)은 상기 제2 방향을 따라 서로 이웃하도록 복수 개로 형성되지는 않고 하나로만 형성될 수 있다. 즉, 제1 액티브 핀(212) 역시 복수 개로 형성될 수 있으나, 제1 액티브 핀(212)의 상기 제2 방향으로의 양 측에는 제2 액티브 핀(214) 혹은 제3 액티브 핀(216)이 형성될 수 있다.
한편, 식각 공정의 특성 상, 각 제1 내지 제3 액티브 핀들(212, 214, 216)이 상기 제3 방향을 따라 기판(100) 상에 완전하게 수직 측벽을 갖도록 형성되지는 않을 수 있다. 즉, 제1 내지 제3 액티브 핀들(212, 214, 216) 사이의 제2 리세스(200)는 상부에서 하부로 갈수록 그 폭이 점차 줄어들 수 있다.
도 8 및 도 9를 참조하면, 제1 내지 제3 액티브 핀들(212, 214, 216)의 측벽을 커버하는 제1 절연막(220)을 기판(110) 상에 형성한 후, 제2 식각 마스크(252)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 내지 제3 액티브 핀들(212, 214, 216)을 식각함으로써 제3 리세스(260)가 형성될 수 있다.
제1 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일 실시예에 있어서, 제2 식각 마스크(252)는 순차적으로 적층된 제6 및 제7 패턴들(232, 242)을 포함할 수 있다. 이때, 제6 패턴(232)은 예를 들어, ACL, SOH 등을 포함할 수 있으며, 제7 패턴(242)은 예를 들어, PE-SiON과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 식각 마스크(252)는 제1 및 제3 액티브 핀들(212, 216), 및 제2 액티브 핀(214)의 일부를 커버할 수 있으며, 또한 이들에 인접하는 제1 절연막(220) 부분들도 커버할 수 있다. 이에 따라, 제2 액티브 핀(214)의 일부 및 이에 인접하는 제1 절연막(220) 부분이 제거될 수 있다. 예시적인 실시예들에 있어서, 제2 액티브 핀(214)은 상기 제2 방향으로 배치되어 서로 접촉하는 제1 부분 및 제2 부분을 포함할 수 있으며, 제2 식각 마스크(252)는 제2 액티브 핀(214)의 상기 제2 부분을 커버할 수 있고, 이에 따라 상기 식각 공정에서 제2 액티브 핀(214)의 상기 제1 부분만이 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 식각 마스크(252)는 제1 액티브 핀(212)뿐만 아니라 제3 액티브 핀(216)까지 커버하므로, 상기 제2 방향으로의 제1 폭(W1)이 작지 않을 수 있다. 이에 따라, 제2 식각 마스크(252)의 종횡비 즉, 제1 폭(W1)에 대한 제1 두께(T1)가 그리 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다.
한편, 상기 식각 공정 역시 상기 제3 방향을 따라 기판(100) 상면에 대해 완전한 수직 방향으로 수행되지는 않으며, α의 각도로 수행될 수 있다. 하지만 전술한 바와 같이, 제2 식각 마스크(252)의 제1 폭(W1)이 작지 않으므로, α는 대략 85도 내지 90도의 값을 가질 수 있다. 이에 따라, 상기 식각 공정에서, 제1 액티브 핀(212)에 인접하는 제2 액티브 핀(214) 하부 측벽의 극히 일부만이 잔류할 수 있다. 이때, 상기 잔류하는 제2 액티브 핀(214) 하부 측벽 부분은 이에 이웃하는 제1 액티브 핀(212)의 하부 측벽에 연결되므로, 이하에서는 이를 제1 액티브 핀(212)의 제1 돌출부로 지칭하기로 한다.
제2 액티브 핀(214)이 완전히 제거될 수 있도록 상기 식각 공정은 기판(100) 일부에까지 수행될 수 있으며, 이에 따라 제3 리세스(260)의 저면은 제1 내지 제3 액티브 핀들(212, 214, 216) 저면보다 낮을 수 있다.
도 10 및 도 11을 참조하면, 제2 식각 마스크(252)를 제거한 후, 기판(100) 상에 제3 리세스(260)를 채우는 제2 절연막(270)을 형성하고, 제3 식각 마스크(254)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 내지 제3 액티브 핀들(212, 214, 216)을 식각함으로써 제4 리세스(280)가 형성될 수 있다.
제2 절연막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 기판(100) 상에 잔류하는 제1 절연막(220)과 병합될 수 있다.
일 실시예에 있어서, 제3 식각 마스크(254)는 순차적으로 적층된 제8 및 제9 패턴들(234, 244)을 포함할 수 있으며, 이들은 제6 및 제7 패턴들(232, 242)과 각각 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 식각 마스크(254)는 제1 액티브 핀(212), 제2 액티브 핀(214)의 상기 제2 부분, 및 제2 액티브 핀(214)의 상기 제1 부분이 제거된 기판(100) 부분을 커버할 수 있으며, 또한 이들에 인접하는 제2 절연막(270) 부분들도 커버할 수 있다. 이에 따라, 제3 액티브 핀(216) 및 이에 인접하는 제2 절연막(270) 부분이 제거될 수 있다.
예시적인 실시예들에 있어서, 제3 식각 마스크(254)는 제1 액티브 핀(212)뿐만 아니라 제2 액티브 핀(214)의 상기 제2 부분 및 제2 액티브 핀(214)의 상기 제1 부분이 제거된 기판(100) 부분까지 커버하므로, 상기 제2 방향으로의 제2 폭(W2)이 작지 않을 수 있다. 이에 따라, 제3 식각 마스크(254)의 종횡비 즉, 제2 폭(W2)에 대한 제2 두께(T2)가 그리 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다.
또한, 상기 식각 공정 역시 상기 제3 방향을 따라 기판(100) 상면에 대해 α의 각도로 수행될 수 있으며, α는 거의 90도에 근접할 수 있다. 이에 따라, 상기 식각 공정에서, 제1 액티브 핀(212)에 인접하는 제3 액티브 핀(216) 하부 측벽의 극히 일부만이 잔류할 수 있다. 이때, 상기 잔류하는 제3 액티브 핀(216) 하부 측벽 부분은 이에 이웃하는 제1 액티브 핀(212)의 하부 측벽에 연결되므로, 이하에서는 이를 제1 액티브 핀(212)의 제2 돌출부로 지칭하기로 한다.
제3 액티브 핀(216)이 완전히 제거될 수 있도록 상기 식각 공정은 기판(100) 일부에까지 수행될 수 있으며, 이에 따라 제4 리세스(280)의 저면은 제1 내지 제3 액티브 핀들(212, 214, 216) 저면보다 낮을 수 있다.
한편, 제2 및 제3 식각 마스크들(252, 254)을 사용하여 수행되는 전술한 식각 공정들의 순서는 서로 바뀔 수도 있다.
즉, 도 12 및 도 13을 참조하면, 도 10 및 도 11을 참조로 설명한 식각 공정을 먼저 수행할 수 있다.
이후, 도 14 및 도 15를 참조하면, 도 8 및 도 9를 참조로 설명한 식각 공정을 나중에 수행할 수 있다.
도 16 내지 도 18을 참조하면, 제3 식각 마스크(254)를 제거한 후, 제4 리세스(280)를 채우는 제3 절연막(290)을 형성하고, 제1 및 제2 액티브 핀들(212, 214)의 상부가 노출될 때까지 제3 절연막(290) 상부를 제거할 수 있다.
제3 절연막(290)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 기판(100) 상에 잔류하는 제2 절연막(270)과 병합될 수 있다. 이하에서 제3 절연막(290)은 소자 분리 패턴(290)으로 지칭될 수도 있다.
제1 액티브 핀(212)은 소자 분리 패턴(290)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(212b), 및 소자 분리 패턴(290) 상면으로 돌출된 제1 상부 액티브 패턴(212a)으로 구분될 수 있으며, 제2 액티브 핀(214)은 소자 분리 패턴(290)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(214b), 및 소자 분리 패턴(290) 상면으로 돌출된 제2 상부 액티브 패턴(214a)으로 구분될 수 있다. 물론, 제2 상부 및 하부 액티브 패턴들(214a, 214b)은 제2 액티브 핀(214)의 상기 제2 부분에만 존재할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(212)은 상기 제1 방향으로 제1 길이(L1)만큼 연장될 수 있으며, 제2 액티브 핀(214)은 제1 액티브 핀(212)으로부터 상기 제2 방향으로 이격될 수 있고, 제1 길이(L1)보다 작은 제2 길이(L2)만큼 상기 제1 방향으로 연장될 수 있다.
도 19 내지 도 21을 참조하면, 기판(100) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 제1 및 제2 액티브 핀들(212, 214) 및 소자 분리 패턴(290) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(320)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(300), 더미 게이트 전극(310) 및 더미 게이트 마스크(320)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 제1 및 제2 액티브 핀들(212, 214) 상면에만 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 더미 게이트 구조물들은 제1 액티브 핀(212) 및 이에 인접하는 소자 분리 패턴(290) 상에서 연장되는 제1 더미 게이트 구조물과, 제1 및 제2 액티브 핀들(212, 214) 및 소자 분리 패턴(290) 상에서 연장되는 제2 더미 게이트 구조물을 포함할 수 있다.
이후, 상기 더미 게이트 구조물의 측벽에 게이트 스페이서(330)를 형성할 수 있다.
게이트 스페이서(330)는 제1 및 제2 액티브 핀들(212, 214) 및 소자 분리 패턴(130) 상에 상기 더미 게이트 구조물을 커버하는 게이트 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이때, 게이트 스페이서(330)는 상기 더미 게이트 구조물의 측벽 상에 형성될 수 있으며, 제1 및 제2 상부 액티브 패턴들(212a, 214a)의 각 측벽들 상에는 핀 스페이서(340)가 형성될 수 있다.
도 23 내지 도 26을 참조하면, 상기 제1 및 제2 더미 게이트 구조물들에 인접한 제1 및 제2 액티브 핀들(212, 214)의 상부를 식각하여 제5 리세스(350)를 형성한 후, 제5 리세스(350)를 채우는 제1 및 제2 소스/드레인 층들(362, 364)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 더미 게이트 구조물들 및 이의 측벽에 형성된 게이트 스페이서(330)를 식각 마스크로 사용하는 건식 식각 공정을 통해 제1 및 제2 액티브 핀들(212, 214)의 상부를 제거함으로써 제5 리세스(350)를 형성할 수 있다. 제5 리세스(350)가 형성될 때, 제1 및 제2 액티브 핀들(212, 214)에 인접하여 형성된 핀 스페이서(340)도 대부분 제거될 수 있으나, 그 하부는 부분적으로 잔류할 수도 있다.
한편 도면 상에서는, 제1 및 제2 액티브 핀들(212, 214) 중에서 제1 및 제2 상부 액티브 패턴들(212a, 214a)의 일부만이 식각되어 제5 리세스(350)가 형성됨에 따라서, 제5 리세스(350)의 저면이 제1 및 제2 하부 액티브 패턴들(212b, 214b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(362, 364)은 제5 리세스(350)에 의해 노출된 제1 및 제2 액티브 핀들(212, 214)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라서, 각 제1 및 제2 소스/드레인 층들(362, 364)로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(362, 364)로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 각 제1 및 제2 소스/드레인 층들(362, 364)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
각 제1 및 제2 소스/드레인 층들(362, 364)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제5 리세스(350)를 채울 수 있으며, 상부가 게이트 스페이서(330) 측벽에 접촉하도록 성장할 수도 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 제1 및 제2 액티브 핀들(212, 214) 상으로 성장하는 각 소스/드레인 층들은 서로 연결되어 병합될 수 있으며, 이를 제2 소스/드레인 층(364)으로 지칭하기로 한다. 한편, 제1 액티브 핀(212) 상에서만 성장한 소스/드레인 층은 제1 소스/드레인 층(362)으로 지칭하기로 한다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 제1 및 제2 소스/드레인 층들(362, 364)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 제1 및 제2 소스/드레인 층들(362, 364)을 형성할 수도 있다.
이에 따라, 각 제1 및 제2 소스/드레인 층들(362, 364)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 27 내지 도 30을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(330), 제1 및 제2 소스/드레인 층들(362, 364), 및 핀 스페이서(340)를 커버하는 제4 절연막(370)을 기판(100) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(310)의 상면이 노출될 때까지 제4 절연막(370)을 평탄화한다.
이때, 더미 게이트 마스크(320)도 함께 제거될 수 있으며, 게이트 스페이서(330)의 상부도 제거될 수 있다. 한편, 제2 소스/드레인 층(364)과 소자 분리 패턴(290) 사이에는 제4 절연막(370)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(375, 도 35 참조)이 형성될 수 있다.
이후, 노출된 더미 게이트 전극(310) 및 그 하부의 더미 게이트 절연 패턴(300)을 제거하여, 게이트 스페이서(330)의 내측벽, 및 제1 및 제2 액티브 핀들(212, 214)의 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 게이트 구조물(420)을 형성할 수 있다.
게이트 구조물(420)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 상기 제1 개구에 의해 노출된 제1 및 제2 액티브 핀들(212, 214) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(380)을 형성한 후, 인터페이스 패턴(380), 소자 분리 패턴(290), 게이트 스페이서(330) 및 제4 절연막(370) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
한편, 인터페이스 패턴(380)은 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(380)은 제1 및 제2 액티브 핀들(212, 214) 상면뿐만 아니라 소자 분리 패턴(290) 상면, 및 게이트 스페이서(330)의 내측벽 상에도 형성될 수 있다.
이후, 제4 절연막(370)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(380) 상면, 소자 분리 패턴(290) 상면, 및 게이트 스페이서(330)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(390) 및 일함수 조절 패턴(400)을 형성하고, 일함수 조절 패턴(400) 상에 상기 제1 개구의 나머지 부분을 채우는 게이트 전극(410)을 형성할 수 있다. 이에 따라, 게이트 전극(410)의 저면 및 측벽은 일함수 조절 패턴(400)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(380), 게이트 절연 패턴(390), 일함수 조절 패턴(400) 및 게이트 전극(410)은 게이트 구조물(420)을 형성할 수 있으며, 각 제1 및 제2 소스/드레인 층들(362, 364)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 각 제1 및 제2 소스/드레인 층들(362, 364)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
한편, 게이트 구조물(420) 중에서 제1 액티브 핀(212) 상에서 상기 제1 방향으로 연장되는 것은 제1 게이트 구조물로, 제1 및 제2 액티브 핀들(212, 214) 상에서 상기 제1 방향으로 연장되는 것은 제2 게이트 구조물로 지칭할 수 있다.
도 31 내지 도 35를 참조하면, 제4 절연막(370), 게이트 구조물(420), 및 게이트 스페이서(330) 상에 캐핑막(430) 및 층간 절연막(440)을 순차적으로 형성하고, 제4 절연막(370), 캐핑막(430) 및 층간 절연막(440)을 관통하면서 제1 및 제2 소스/드레인 층들(362, 364)의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(462, 464)을 형성한다.
제1 및 제2 콘택 플러그들(462, 464)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 제4 절연막(370), 캐핑막(430) 및 층간 절연막(440)을 관통하면서 제1 및 제2 소스/드레인 층들(362, 364)의 상면을 각각 노출시키는 제2 및 제3 개구들(도시하지 않음)을 형성하고, 상기 노출된 제1 및 제2 소스/드레인 층들(362, 364)의 상면, 상기 제2 및 제3 개구들의 측벽, 및 층간 절연막(440) 상면에 제1 금속막을 형성한 후, 열처리 공정을 수행하여 각 제1 및 제2 소스/드레인 층들(362, 364) 상부에 금속 실리사이드 패턴(450)을 형성할 수 있다.
이후, 금속 실리사이드 패턴(450) 상면, 상기 제2 및 제3 개구들의 측벽, 및 층간 절연막(440) 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 상기 제2 및 제3 개구들을 채우는 제2 금속막을 형성한 후, 층간 절연막(440) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다.
이에 따라, 금속 실리사이드 패턴(450) 상에 상기 제2 및 제3 개구들을 각각 채우는 제1 및 제2 콘택 플러그들(462, 464)이 형성될 수 있다. 이때, 각 제1 및 제2 콘택 플러그들(462, 464)은 제2 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함할 수 있다.
각 제1 및 제2 콘택 플러그들(462, 464)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
한편, 도시하지는 않았으나, 게이트 구조물(420) 상부에 접촉하는 제3 콘택 플러그와, 제1 및 제2 콘택 플러그들(462, 464) 및 상기 제3 콘택 플러그에 전기적으로 연결되는 배선을 더 형성함으로써 상기 반도체 장치가 완성될 수 있다.
상기 반도체 장치 제조 방법에서, 이른 바 쿼드러플 패터닝 기술(Quadruple Patterning Technology: QPT) 공정에 의한 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성한 후, 이들 중에서 제2 액티브 핀(214)의 일부 및 제3 액티브 핀(216)을 제거하기 위해서 제2 및 제3 식각 마스크들(252, 254)을 각각 사용하는 식각 공정들을 수행할 수 있다. 이때, 각 제2 및 제3 식각 마스크들(252, 254)은 종횡비가 그리 크지 않으므로, 상기 식각 공정들을 수행할 때 쓰러지지 않을 수 있으며, 또한 그 폭이 그리 작지 않으므로 거의 수직에 가까운 각도로 하부 막들을 식각할 수 있다. 이에 따라, 주변의 제2 및 제3 액티브 핀들(214, 216)이 제거된 제1 액티브 핀(212)을 용이하게 형성할 수 있으며, 제1 액티브 핀(212)의 측벽 하부에는 작은 크기의 돌출부들만이 형성될 수 있다.
상기 반도체 장치에서, 제1 액티브 핀(212)은 상기 제1 방향으로 제1 길이(L1)만큼 연장되지만, 제2 액티브 핀(214)은 상기 제1 방향으로 제1 길이(L1)보다 작은 제2 길이(L2)만큼 연장될 수 있다. 제1 액티브 핀(212)은 제2 액티브 핀(214)에 대향하는 제1 측벽과 이에 대향하는 제2 측벽을 가질 수 있으며, 상기 제1 측벽의 하부에 형성된 상기 제1 돌출부는 상기 제2 방향으로 제2 액티브 핀(214)에 인접하지 않는 부분에서만 상기 제1 방향을 따라 연장될 수 있다. 하지만, 제1 액티브 핀(212)의 상기 제2 측벽의 하부에 형성된 상기 제2 돌출부는 상기 제1 방향을 따라 제1 길이(L1)만큼 연장될 수 있다. 또한, 제2 액티브 핀(214)은 제1 액티브 핀(212)의 상기 제1 측벽에 대향하는 제3 측벽 및 이에 대향하는 제4 측벽을 가질 수 있으며, 상기 제4 측벽의 하부에 형성된 제3 돌출부를 포함할 수 있다.
한편, 제1 액티브 핀들(212) 사이의 거리는 제1 및 제2 액티브 핀들(212, 214) 사이의 거리보다 클 수 있으며, 기판(100) 상에 형성되어 제1 및 제2 액티브 핀들(212, 214)의 측벽을 부분적으로 커버하는 소자 분리 패턴(290)은 제1 및 제2 액티브 핀들(212, 214) 사이에서보다 제1 액티브 핀들(212) 사이에서 더 낮은 저면을 가질 수 있다.
상기 반도체 장치는 제1 액티브 핀(212) 상에 형성되는 상기 제1 게이트 구조물과 이에 인접하는 제1 액티브 핀(212) 부분 상에 형성된 제1 소스/드레인 층(362)을 포함할 수 있으며, 이들이 구성하는 트랜지스터는 하나의 액티브 핀 상에 구현될 수 있다. 또한, 상기 반도체 장치는 제1 및 제2 액티브 핀들(212, 214) 상에 형성되는 상기 제2 게이트 구조물과 이에 인접하는 제1 및 제2 액티브 핀들(212, 214) 부분 상에 공통적으로 형성된 제2 소스/드레인 층(364)을 포함할 수 있으며, 이들이 구성하는 트랜지스터는 복수 개의 액티브 핀들 상에 구현될 수 있다.
이와 같이 상기 반도체 장치는 복수의 액티브 핀들 상에 구현되는 트랜지스터 이외에 하나의 액티브 핀 상에 구현되는 트랜지스터를 함께 포함하므로, 집적도가 향상되어 전체 면적을 감소시킬 수 있다.
한편 도 1 내지 도 35를 참조로 설명한 반도체 장치 제조 방법의 개념은 다음과 같이 확장될 수 있다.
도 36 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이다.
도 36을 참조하면, 기판(100) 상에 상기 제1 방향으로 각각 연장되는 제5, 제4 및 제6 액티브 핀들(14, 12, 16)을 상기 제2 방향을 따라 서로 이격되도록 형성할 수 있다.
도 37을 참조하면, 제4 식각 마스크(22)를 사용하는 식각 공정을 통해 제5, 제4 및 제6 액티브 핀들(14, 12, 16)을 식각할 수 있다.
구체적으로, 제4 식각 마스크(22)는 제4 및 제6 액티브 핀들(12, 16)을 커버할 수 있으며, 이에 따라, 제5 액티브 핀(14)이 제거될 수 있다. 이때, 제4 식각 마스크(22)는 제4 액티브 핀(12)뿐만 아니라 제6 액티브 핀(16)까지 커버하므로, 상기 제2 방향으로의 제3 폭(W3)이 작지 않을 수 있다. 이에 따라, 제4 식각 마스크(22)의 종횡비가 그리 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다. 또한, 상기 식각 공정은 상기 제3 방향을 따라 기판(100) 상면에 대해 대략 85도 내지 90도의 각도로 수행될 수 있으며, 이에 따라 제4 액티브 핀(12)에 인접하는 제5 액티브 핀(14) 하부 측벽의 극히 일부만이 돌출부로서 잔류할 수 있다.
도 38을 참조하면, 제5 식각 마스크(24)를 사용하는 식각 공정을 통해 제5, 제4 및 제6 액티브 핀들(14, 12, 16)을 식각할 수 있다.
구체적으로, 제5 식각 마스크(24)는 제4 액티브 핀(12) 및 제5 액티브 핀(14)이 제거된 기판(100) 부분을 커버할 수 있으며, 이에 따라, 제3 액티브 핀(16)이 제거될 수 있다. 이때, 제5 식각 마스크(24)는 제4 액티브 핀(12)뿐만 아니라 제5 액티브 핀(14)이 제거된 기판(100) 부분까지 커버하므로, 상기 제2 방향으로의 제4 폭(W4)이 작지 않을 수 있다. 이에 따라, 제5 식각 마스크(24)의 종횡비가 그리 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다. 또한, 상기 식각 공정은 상기 제3 방향을 따라 기판(100) 상면에 대해 대략 85도 내지 90도의 각도로 수행될 수 있으며, 이에 따라 제4 액티브 핀(12)에 인접하는 제5 액티브 핀(16) 하부 측벽의 극히 일부만이 돌출부로서 잔류할 수 있다.
전술한 바와 같이, 복수 개의 액티브 핀들 중에서 잔류하기를 희망하는 하나의 액티브 핀은, 상기 액티브 핀 및 이웃하는 다른 하나의 액티브 핀을 커버하는 식각 마스크를 사용하는 식각 공정을 2번 수행함으로써 용이하게 구현할 수 있다. 다만, SEG 공정을 통해 하나의 액티브 핀 상에 형성되는 소스/드레인 층들은 복수의 액티브 핀들 상에 공통적으로 형성되는 소스/드레인 층들에 비해 이들 사이의 특성 산포가 커질 수 있으며, 이에 따라 이를 포함하는 회로의 특성이 열화될 수 있다.
상기 회로의 특성 열화를 방지하기 위한 방법을 도 39를 참조로 설명하기로 한다.
도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 회로도이다.
도 39를 참조하면, 상기 반도체 장치의 회로를 설계한 후, 상기 회로에 대한 타이밍 분석을 통해 주요 경로(critical path)를 결정할 수 있다.
예시적인 실시예들에 있어서, 상기 타이밍 분석은 전자 설계 자동화(EDA) 툴을 통해 수행될 수 있다. 이때, 상기 주요 경로는 상기 회로에서 입출력 사이의 최대 지연을 갖는 경로일 수 있다. 즉, 특정 소자의 속도가 지연되는 경우 전체 회로 속도가 큰 영향을 받을 때, 상기 특정 소자들로 구성되는 경로가 주요 경로로 결정될 수 있다.
도면 상에서 주요 경로에 포함된 소자들은 빗금으로 표시되고 있다.
이후, 상기 설계된 회로에 따라 상기 반도체 장치를 기판 상에 형성할 수 있으며, 상기 주요 경로에 포함된 제1 트랜지스터들은 각각 복수의 액티브 핀들 상에 형성하고, 상기 주요 경로에 포함되지 않는 제2 트랜지스터들 중 적어도 일부는 1개의 액티브 핀 상에만 형성할 수 있다.
즉, 상기 각 제1 트랜지스터에 포함된 소스/드레인 층은 상기 복수의 액티브 핀들 상에 공통적으로 형성하되, 상기 제2 트랜지스터들 중 적어도 일부 트랜지스터에 포함된 소스/드레인 층은 상기 1개의 액티브 핀 상에만 형성할 수 있다.
이에 따라, 상기 반도체 장치는 전체 회로 동작에 큰 영향을 주지 않는 소자에 대해서만 1개의 액티브 핀 상에 구현할 수 있으며, 이에 따라 전체 특성 열화를 방지하면서도 높은 집적도 및 작은 면적을 가질 수 있다.
도 40 및 도 41은 비교예에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도이다.
도 40 및 도 41을 참조하면, 제6 식각 마스크(256)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 내지 제3 액티브 핀들(212, 214, 216)을 식각함으로써 제6 리세스(500)가 형성될 수 있다.
제6 식각 마스크(256)는 순차적으로 적층된 제10 및 제11 패턴들(236, 246)을 포함할 수 있다. 이때, 제10 및 제11 패턴들(236, 246)은 각각 제6 및 제7 패턴들(232, 242)과 동일한 물질을 포함할 수 있다.
제6 식각 마스크(256)는 제1 액티브 핀(212) 및 제2 액티브 핀(214)의 일부를 커버할 수 있으며, 또한 이들에 인접하는 제1 절연막(220) 부분들도 커버할 수 있다. 이에 따라, 제2 액티브 핀(214)의 일부, 제3 액티브 핀(216), 및 이들에 인접하는 제1 절연막(220) 부분이 제거될 수 있다.
제6 식각 마스크(256)는 적어도 부분적으로 제1 액티브 핀(212)만 커버하므로, 상기 제2 방향으로의 제5 폭(W5)이 작을 수 있다. 이에 따라, 제6 식각 마스크(256)의 종횡비 즉, 제5 폭(W5)에 대한 제5 두께(T5)가 클 수 있으므로, 상기 식각 공정에서 쓰러질 수 있다.
한편, 제6 식각 마스크(256)가 상기 식각 공정에서 쓰러지지 않는 경우라 할지라도, 상기 식각 공정이 상기 제3 방향을 따라 기판(100) 상면에 대해 수직하지 않은 β의 각도로 수행될 수 있다. 이때, 제6 식각 마스크(256)의 제5 폭(W5)이 작으므로, β는 대략 85도 미만의 값을 가질 수 있다.
이에 따라, 상기 식각 공정에서, 제1 액티브 핀(212)에 인접하는 제2 액티브 핀(214)의 하부 측벽 혹은 제3 액티브 핀(216)의 하부 측벽에는 상당히 높은 높이의 최상면을 갖는 돌출부들이 잔류할 수 있으며, 제1 액티브 핀(212) 상면의 높이의 1/2 이상의 높이를 가질 수도 있다. 이 경우, 상기 돌출부들이 소자 분리 패턴(290)에 의해 커버되지 못하여, 후속하여 수행되는 소스/드레인 층 형성 공정 시 상기 돌출부들 상에도 소스/드레인 층이 형성되어 문제가 발생할 수도 있다.
도 42 내지 도 48은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로 도 42 및 46은 평면도들이고, 도 43-45, 및 47-48은 단면도들이다.
이때, 도 43 및 도 45는 대응하는 각 평면도들의 F-F'선을 절단한 단면도들이고, 도 44는 대응하는 평면도의 G-G'선을 절단한 단면도이다.
도 42 내지 도 44를 참조하면, 도 1 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제3 식각 마스크(254)를 제거하고, 기판(100) 상에 제4 리세스(280)를 채우는 제5 절연막(510)을 형성한다.
이후, 제7 식각 마스크(258)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195) 및 제2 액티브 핀(214)의 일부를 식각함으로써 제7 리세스(520)가 형성될 수 있다.
일 실시예에 있어서, 제7 식각 마스크(258)는 순차적으로 적층된 제12 및 제13 패턴들(238, 248)을 포함할 수 있다. 이때, 제12 및 제13 패턴들(238, 248)은 각각 제6 및 제7 패턴들(232, 242)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제7 식각 마스크(258)는 제2 액티브 핀(214)의 상기 제2 부분의 상기 제2 방향으로의 일 단부, 즉 제거된 제2 액티브 핀(214)의 상기 제1 부분에 인접하는 상기 제2 부분의 말단 부분을 노출시킬 수 있으며, 이에 따라 상기 부분이 제거될 수 있다.
일 실시예에 있어서, 상기 식각 공정에 의해 제2 액티브 핀(214)의 상기 제2 부분의 일 단부가 부분적으로 제거될 수 있으며, 이에 따라 일부는 잔류할 수 있다. 즉, 제2 액티브 핀(214)은 상기 제2 방향으로의 일 단부가 계단 형상을 가질 수 있다.
하지만 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어 도 45를 참조하면, 상기 식각 공정에 의해 제2 액티브 핀(214)의 상기 제2 부분의 일 단부가 전체적으로 제거될 수도 있다.
상기 추가 식각 공정에 의해서, 이전 식각 공정에 의해 충분하게 제거되지 못한 제2 액티브 핀(214)의 단부가 확실하게 제거될 수 있다.
도 46 내지 도 48을 참조하면, 도 16 내지 도 35를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치를 완성할 수 있다.
다만, 제2 소스/드레인 층(364)은 제2 액티브 핀(214)에서 적어도 부분적으로 제거된 상기 일 단부 상에는 형성되지 않을 수 있다.
상기 반도체 장치에서, 잔류하는 제2 액티브 핀(214)의 상기 제2 방향으로의 일 단부가 원하는 만큼 충분히 제거될 수 있으며, 이에 따라 상기 반도체 장치는 개선된 특성을 가질 수 있다.
도 49 내지 도 51은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로 도 49는 평면도이고, 도 50은 도 49의 F-F'선을 절단한 단면도이며, 도 51은 도 49의 G-G'선을 절단한 단면도이다.
도 49 내지 도 51을 참조하면, 도 1 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제3 식각 마스크(254)를 제거하고, 기판(100) 상에 제4 리세스(280)를 채우는 제5 절연막(510)을 형성한다.
이후, 제8 식각 마스크(552)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 및 제2 액티브 핀들(212, 214)의 일부를 식각함으로써 제8 리세스(560)가 형성될 수 있다.
일 실시예에 있어서, 제8 식각 마스크(552)는 순차적으로 적층된 제14 및 제15 패턴들(532, 542)을 포함할 수 있다. 이때, 제14 및 제15 패턴들(532, 542)은 각각 제6 및 제7 패턴들(232, 242)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제8 식각 마스크(552)는 제1 액티브 핀(212)의 상기 제1 방향으로의 가운데 부분, 및 이에 인접하는 제2 액티브 핀(214)의 상기 제2 부분의 상기 제2 방향으로의 일 단부를 노출시킬 수 있으며, 이에 따라 이들 부분이 제거될 수 있다.
즉, 도 42 내지 도 48을 참조로 설명한 방법과 유사하게, 상기 추가 식각 공정에 의해서, 이전 식각 공정에 의해 충분하게 제거되지 못한 제2 액티브 핀(214)의 단부가 확실하게 제거될 수 있다. 다만, 도 42 내지 도 48을 참조로 설명한 방법은 제2 액티브 핀(214)의 단부만을 제거하기 위해서 별도의 추가 식각 공정을 수행하는 것이지만, 도 49 내지 도 51을 참조로 설명한 방법은 원래의 레이아웃에 따라 제1 및 제2 액티브 핀들(212, 214)의 일부를 커팅하는 공정을 수행해야 하는 경우, 제2 액티브 핀(214)의 단부가 함께 제거될 수 있도록 상기 커팅 공정의 위치를 조절하는 점에 차이가 있다.
상기 반도체 장치에서도, 잔류하는 제2 액티브 핀(214)의 상기 제2 방향으로의 일 단부가 원하는 만큼 충분히 제거될 수 있으며, 이에 따라 상기 반도체 장치는 개선된 특성을 가질 수 있다.
도 52 내지 도 58은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로 도 52 및 54는 평면도들이고, 도 53, 및 55-58은 단면도들이다.
이때, 도 55는 대응하는 평면도의 A-A'선을 절단한 단면도이고, 도 56은 대응하는 평면도의 D-D'선을 절단한 단면도이며, 도 57은 대응하는 평면도의 E-E'선을 절단한 단면도이고, 도 53 및 58은 대응하는 각 평면도들의 H-H'선을 절단한 단면도들이다.
도 52 및 도 53을 참조하면, 도 1 내지 도 7 및 도 12 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제2 식각 마스크(252)를 제거하고, 기판(100) 상에 제3 리세스(260)를 채우는 제6 절연막(570)을 형성한다.
이후, 제9 식각 마스크(554)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195) 및 제2 액티브 핀(214)의 일부를 식각함으로써 제9 리세스(580)가 형성될 수 있다.
일 실시예에 있어서, 제9 식각 마스크(554)는 순차적으로 적층된 제16 및 제17 패턴들(534, 544)을 포함할 수 있다. 이때, 제16 및 제17 패턴들(534, 544)은 각각 제6 및 제7 패턴들(232, 242)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제9 식각 마스크(554)는 제2 액티브 핀(214)의 상기 제1 및 제2 부분들 사이의 경계에 인접한 상기 제1 부분의 일부를 노출시킬 수 있으며, 이에 따라 상기 부분이 제거될 수 있다.
도 54 내지 도 58을 참조하면, 도 16 내지 도 35를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치를 완성할 수 있다.
다만, 제2 액티브 핀(214)의 상기 제1 부분에 인접한 제1 액티브 핀(212) 상에는 제3 소스/드레인 층(366)이 형성되고, 제2 액티브 핀(214)의 상기 제1 부분 상에는 제4 소스/드레인 층(368)이 형성될 수 있으며, 이들은 서로 병합될 수 있다.
한편, 제3 소스/드레인 층(366) 상에는 제4 콘택 플러그(466)가 형성될 수 있으나, 제4 소스/드레인 층(368) 상에는 콘택 플러그가 형성되지 않을 수 있다.
즉, 상기 반도체 장치에서, 제2 액티브 핀(214)의 상기 제1 부분은 실제 소자의 일부로 사용되지 않는 부분이지만, 본 실시예에 있어서 상기 부분은 전체적으로 제거되지는 않고 부분적으로만 제거될 수 있다. 다만, 제2 액티브 핀(214)의 상기 제1 부분 상에 형성되는 제4 소스/드레인 층(368) 상에는 직접적으로 콘택 플러그가 형성되지 않음으로써, 전기적 신호가 인가되지 않을 수 있다.
도 59 내지 도 63은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
구체적으로 도 59는 평면도이고, 도 60 내지 63은 도 59의 A-A'선을 절단한 단면도들이다.
도 59 및 도 60을 참조하면, 도 40 및 도 41을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 제6 식각 마스크(256) 대신에 제10 식각 마스크(556)를 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 내지 제3 액티브 핀들(212, 214, 216)을 식각함으로써 제10 리세스(600)가 형성될 수 있다.
제10 식각 마스크(556)는 순차적으로 적층된 제18 및 제19 패턴들(536, 546)을 포함할 수 있다. 이때, 제16 및 제17 패턴들(536, 546)은 각각 제6 및 제7 패턴들(232, 242)과 동일한 물질을 포함할 수 있다.
제10 식각 마스크(556)는 제1 액티브 핀(212) 및 제2 액티브 핀(214)의 일부를 커버할 수 있으며, 또한 이들에 인접하는 제1 절연막(220) 부분들도 커버할 수 있다. 이에 따라, 제2 액티브 핀(214)의 일부, 제3 액티브 핀(216), 및 이들에 인접하는 제1 절연막(220) 부분이 제거될 수 있다.
다만, 예시적인 실시예들에 있어서, 제10 식각 마스크(556)는 제6 식각 마스크(256)의 제5 폭(W5)에 비해 큰 제6 폭(W6)을 가질 수 있다. 이는 비록 제10 식각 마스크(556) 역시 적어도 부분적으로는 제1 액티브 핀(212)만 커버하지만, 제1 및 제2 액티브 핀들(212, 214) 사이에 배치되는 제10 식각 마스크(556)의 제1 가장자리가 이들 사이의 가운데 부분에 위치하지 않고 제2 액티브 핀(214)에 보다 근접하도록 형성되고, 제1 및 제3 액티브 핀들(212, 216) 사이에 배치되는 제10 식각 마스크(556)의 제2 가장자리가 이들 사이의 가운데 부분에 위치하지 않고 제3 액티브 핀(216)에 보다 근접하도록 형성되기 때문이다.
이에 따라, 제10 식각 마스크(556) 역시 종횡비 즉, 제6 폭(W6)에 대한 제6 두께(T6)가 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다.
한편, 제10 식각 마스크(556)를 사용하는 상기 식각 공정은 상기 제3 방향을 따라 기판(100) 상면에 대해 수직하지 않은 γ의 각도로 수행될 수 있으며, 제10 식각 마스크(556)의 제6 폭(W6)이 작지 않으므로, γ는 대략 85도 내지 90도 사이의 값을 가질 수 있다.
다만, 제10 식각 마스크의 상기 제1 및 제2 가장자리들이 제2 및 제3 액티브 핀들(214, 216)에 각각 근접하도록 형성되므로, 상기 식각 공정에서 제1 액티브 핀(212)에 인접하는 제2 액티브 핀(214)의 하부 측벽 혹은 제3 액티브 핀(216)의 하부 측벽에는 상당히 높은 높이의 최상면을 갖는 돌출부들이 잔류할 수 있으며, 제1 액티브 핀(212) 상면의 높이의 1/2 이상의 높이를 가질 수도 있다.
하지만 도 61을 참조하면, 제10 식각 마스크(556)를 제거한 후, 제10 리세스(600)에 의해 노출된 상기 돌출부들 및 기판(100) 상에 산화 공정을 수행할 수 있다.
이에 따라, 상기 돌출부들의 표면 및 기판(100) 상부가 예를 들어, 실리콘 산화막과 같은 산화막(105)으로 변환될 수 있으며, 상기 각 돌출부들의 최상면의 높이가 낮아질 수 있다.
이와는 달리, 도 62를 참조하면, 제10 식각 마스크(556)를 제거한 후, 제10 리세스(600)에 의해 노출된 상기 돌출부들 및 기판(100) 상에 등방성 식각 공정을 수행할 수 있다.
이에 따라, 상기 돌출부들의 표면 및 기판(100) 상부가 식각될 수 있으며, 상기 각 돌출부들의 최상면의 높이가 낮아질 수 있다.
상기 등방성 식각 공정은 예를 들어, 습식 식각 공정을 포함할 수 있다.
도 63을 참조하면, 도 16 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이때, 도 61을 참조로 설명된 산화막(105)은 기판(100) 상에 형성되는 소자 분리 패턴(290)에 병합될 수 있으며, 제1 액티브 핀(212)의 각 측벽들 하부에 잔류하는 돌출부들은 그 최상면의 높이가 그리 높지 않을 수 있다.
도 64 내지 도 67은 예시적인 실시예들에 따른 액티브 핀 형성 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 1 내지 도 7을 참조로 설명한 QPT 공정의 다른 실시예로서, 이와 실질적으로 동일하거나 유사한 공정들을 포함하며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 64를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 희생 패턴들(140)의 폭은 예를 들어, 제1 스페이서(150)의 폭의 3배일 수 있으며, 희생 패턴들(140) 사이에서 서로 대향하는 제1 스페이서들(150) 사이의 거리 역시 제1 스페이서(150) 폭의 3배일 수 있다.
도 65를 참조하면, 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 패턴(135)은 제1 스페이서(150)의 폭과 실질적으로 동일한 폭으로 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향으로 일정한 간격, 예를 들어 제3 패턴(135)의 폭의 3배의 간격을 갖도록 복수 개로 형성될 수 있다.
도 66을 참조하면, 잔류하는 제1 스페이서(150)를 제거한 후, 제3 패턴(135)의 각 측벽 상에 제2 스페이서(167)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(167)는 제3 패턴(135)을 커버하는 제2 스페이서 막을 원자층 증착 공정을 통해 제2 막(120) 상에 컨포멀하게 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 이에 따라, 제2 스페이서(167)는 각 제3 패턴들(135)의 각 측벽들 상에 형성될 수 있으며, 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 제2 스페이서(167)는 제3 패턴(135)과 실질적으로 동일한 폭을 가질 수 있으며, 제3 패턴들(135) 사이에서 서로 대향하는 제2 스페이서들(167)은 제3 패턴(135)의 폭만큼 서로 이격될 수 있다.
도 67을 참조하면, 제3 패턴들(135)을 제거한 후, 도 5 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제2 스페이서(167)을 식각 마스크로 사용하여 하부의 제2 막(120) 및 제1 막(110)을 식각할 수 있으며, 이에 따라 형성되는 제1 식각 마스크(195)를 사용하여 하부의 기판(100) 상부를 식각함으로써 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 액티브 핀들(212, 214, 216)은 상기 제2 방향으로의 일정한 폭을 가지고 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 일정한 간격, 예를 들어 상기 폭만큼의 간격으로 복수 개로 형성될 수 있다.
즉, 도 1 내지 도 7을 참조로 설명한 QPT 공정에 따르면, 각 제1 내지 제3 액티브 핀들(212, 214, 216)의 폭의 2배만큼 서로 이격된 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성하였으나, 도 64 내지 도 67을 참조로 설명한 QPT 공정에 따르면, 각 제1 내지 제3 액티브 핀들(212, 214, 216)의 폭만큼 서로 이격된 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성할 수 있다.
물론, 도 1 내지 도 7을 참조로 설명한 QPT 공정에 의하더라도, 희생 패턴들(140)의 폭 및 간격과, 제4 막(160)의 두께를 조절함으로써, 각 제1 내지 제3 액티브 핀들(212, 214, 216)의 폭만큼 서로 이격된 제1 내지 제3 액티브 핀들(212, 214, 216)을 형성할 수도 있다.
도 68 내지 도 73은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 64 내지 도 67을 참조로 설명한 QPT 공정과 실질적으로 동일하거나 유사한 공정들을 포함하며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 68을 참조하면, 도 64를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 희생 패턴들(140)의 폭은 예를 들어, 제1 스페이서(150)의 폭의 3배보다 작을 수 있으며, 이에 따라 희생 패턴들(140) 사이에서 서로 대향하는 제1 스페이서들(150) 사이의 거리는 제1 스페이서(150)의 위치에 따라 상기 폭의 3배보다 작거나 클 수 있다.
도 69를 참조하면, 도 64 및 도 65를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 패턴(135)은 제1 스페이서(150)의 폭과 실질적으로 동일한 제7 폭(W7)으로 상기 제1 방향을 따라 연장될 수 있으며, 이들의 측벽에 형성되는 제2 스페이서(167)는 제3 패턴(135)과 실질적으로 동일한 제7 폭(W7)으로 상기 제1 방향을 따라 연장될 수 있다. 다만, 제3 패턴들(135) 사이에서 서로 대향하는 제2 스페이서들(167)은 제7 폭(W7)보다 작은 제1 거리(D1)만큼 혹은 제7 폭(W7)보다 큰 제2 거리(D2)만큼 서로 이격될 수 있다.
도 70을 참조하면, 도 67을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제1 내지 제3 액티브 핀들(212, 214, 216), 및 제11 내지 제13 리세스들(702, 704, 706)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 액티브 핀들(212, 214, 216)은 상기 제2 방향으로의 일정한 폭, 즉 제7 폭(W7)을 가지고 상기 제1 방향으로 연장될 수 있으나, 상기 제2 방향을 따라 일정하지 않은 간격으로 서로 이격될 수 있다. 즉, 제11 내지 제13 리세스들(702, 704, 706)은 각각 제1 거리(D1), 제7 폭(W7), 및 제2 거리(D2)만큼의 폭들을 가질 수 있다. 이에 따라, 제1 및 제2 액티브 핀들(212, 214)은 서로 제1 거리(D1)만큼 이격될 수 있고, 제1 및 제3 액티브 핀들(212, 216)은 서로 제7 폭(W7)만큼 이격될 수 있으며, 제3 액티브 핀들(216)은 서로 제2 거리(D2)만큼 이격될 수 있다.
일 실시예에 있어서, 제11 내지 제13 리세스들(702, 704, 706)은 그 폭들에 비례하는 깊이들을 가질 수 있다. 이에 따라, 제13 리세스(706), 제12 리세스(704), 및 제11 리세스(702)은 이들 순서대로 큰 깊이들을 가질 수 있다.
도 71을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 액티브 핀(214)의 일부를 식각할 수 있다.
도 72를 참조하면, 도 10 및 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제3 액티브 핀(216)을 식각할 수 있다.
다만, 제1 내지 제3 액티브 핀들(212, 214, 216) 사이의 제11 내지 제13 리세스들(702, 704, 706)의 깊이에 따라서, 제1 액티브 핀(212)의 제1 및 제2 측벽들의 하부에 형성되는 제1 및 제2 돌출부들의 최상면의 높이가 서로 다를 수 있다. 일 실시예에 있어서, 제2 액티브 핀(214)에 대향하는 제1 액티브 핀(212)의 상기 제1 측벽 하부에 형성된 상기 제1 돌출부의 최상면은 제1 액티브 핀(212)의 상기 제2 측벽 하부에 형성된 상기 제2 돌출부의 최상면보다 높을 수 있다.
도 73을 참조하면, 도 16 및 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이때, 소자 분리 패턴(290)은 제1 및 제2 액티브 핀들(212, 214) 사이에서보다 제1 액티브 핀들(212) 사이에서 더 낮은 저면을 가질 수 있다.
도 74 및 도 75는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 68 내지 도 73을 참조로 설명한 QPT 공정과 실질적으로 동일하거나 유사한 공정들을 포함하며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 74을 참조하면, 도 68 내지 도 70을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제1 내지 제3 액티브 핀들(212, 214, 216), 및 제14 및 제15 리세스들(712, 714)이 형성될 수 있다.
이때, 제14 및 제15 리세스들(712, 714)은 각각 제3 거리(D1) 및 제4 거리(D4)만큼의 폭들을 가질 수 있다. 이에 따라, 제1 및 제2 액티브 핀들(212, 214)은 서로 제4 거리(D4)만큼 이격될 수 있고, 제1 및 제3 액티브 핀들(212, 216)은 서로 제3 거리(D3)만큼 이격될 수 있으며, 제3 액티브 핀들(216)은 서로 제4 거리(D4)만큼 이격될 수 있다.
일 실시예에 있어서, 제15 리세스(714)는 제14 리세스(712)에 비해 큰 깊이를 가질 수 있다.
도 75를 참조하면, 도 71 내지 도 73를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 액티브 핀(214)의 일부 및 제3 액티브 핀(216)을 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(212)의 제1 및 제2 측벽들의 하부에 형성되는 제1 및 제2 돌출부들의 최상면의 높이가 서로 다를 수 있다. 일 실시예에 있어서, 제2 액티브 핀(214)에 대향하는 제1 액티브 핀(212)의 상기 제1 측벽 하부에 형성된 상기 제1 돌출부의 최상면은 제1 액티브 핀(212)의 상기 제2 측벽 하부에 형성된 상기 제2 돌출부의 최상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(290)은 제1 및 제2 액티브 핀들(212, 214) 사이에서보다 제1 액티브 핀들(212) 사이에서 더 낮은 저면을 가질 수 있다.
도 76 내지 도 83은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 1 내지 도 35을 참조로 설명한 공정들 혹은 도 40 및 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 76 및 도 77을 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 막은 형성하지 않으며, 이에 따라 기판(100) 상에 제1 막(110), 제2 막(120), 희생 패턴(140), 및 제1 스페이서(150)를 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 각 희생 패턴들(140)의 상기 제2 방향으로의 폭이 희생 패턴들(140) 사이에서 서로 대향하는 제1 스페이서들(150) 사이의 상기 제2 방향으로의 거리보다 작도록 각 희생 패턴들(140)의 폭 및 상기 제1 스페이서 막의 상기 제3 방향으로의 두께(즉, 제1 스페이서(150)의 상기 제2 방향으로의 폭)가 조절될 수 있다. 예를 들어, 각 희생 패턴들(140)의 제9 폭(W9)은 제1 스페이서(150)의 제8 폭(W8)의 2배일 수 있고, 희생 패턴들(140)은 제8 폭(W8)의 5배만큼의 거리로 서로 이격될 수 있으며, 이에 따라 희생 패턴들(140) 사이에 서로 대향하는 제1 스페이서들(150)은 제8 폭(W8)의 3배만큼의 제5 거리(D5)로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 희생 패턴(140)은 제2 막(120) 상에 희생막을 형성하고, 상기 희생막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 희생막을 식각함으로써 형성할 수 있다. 상기 포토레지스트 패턴은 포토레지스트 막(도시되지 않음)에 대한 노광 및 현상 공정을 통해 형성될 수 있으며, 상기 노광 공정은 예를 들어, 극자외선(Extreme Ultra Violet: EUV)을 광원으로 사용하여 수행될 수 있다.
도 78을 참조하면, 도 6 및 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제1 내지 제3 액티브 핀들(212, 214, 216), 및 제16 및 제17 리세스들(722, 724)이 형성될 수 있다.
이때, 제16 및 제17 리세스들(722, 724)은 각각 제9 폭(W9) 및 제5 거리(D5)만큼의 폭들을 가질 수 있다. 이에 따라, 제1 및 제2 액티브 핀들(212, 214)은 서로 제9 폭(W9)만큼 이격될 수 있고, 제1 및 제3 액티브 핀들(212, 216)은 서로 제5 거리(D5)만큼 이격될 수 있으며, 제3 액티브 핀들(216)은 서로 제9 폭(W9)만큼 이격될 수 있다.
일 실시예에 있어서, 제17 리세스(724)는 제16 리세스(722)에 비해 큰 깊이를 가질 수 있다.
도 79 및 도 80을 참조하면, 도 40 및 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제11 식각 마스크(558)을 사용하는 식각 공정을 수행하여 하부의 제1 식각 마스크(195), 및 제1 내지 제3 액티브 핀들(212, 214, 216)을 식각함으로써 제18 리세스(800)가 형성될 수 있다.
제11 식각 마스크(558)는 순차적으로 적층된 제20 및 제21 패턴들(538, 548)을 포함할 수 있다. 이때, 제20 및 제21 패턴들(538, 548)은 각각 제6 및 제7 패턴들(232, 242)과 동일한 물질을 포함할 수 있다.
제11 식각 마스크(558)는 제1 액티브 핀(212) 및 제2 액티브 핀(214)의 일부를 커버할 수 있으며, 또한 이들에 인접하는 제1 절연막(220) 부분들도 커버할 수 있다. 이에 따라, 제2 액티브 핀(214)의 일부, 제3 액티브 핀(216), 및 이들에 인접하는 제1 절연막(220) 부분이 제거될 수 있다.
다만, 예시적인 실시예들에 있어서, 제11 식각 마스크(558)는 제6 식각 마스크(256)의 제5 폭(W5)에 비해 큰 제10 폭(W10)을 가질 수 있다. 이는 비록 제11 식각 마스크(558) 역시 적어도 부분적으로는 제1 액티브 핀(212)만 커버하지만, 제1 및 제3 액티브 핀들(212, 216) 사이의 거리 즉, 제5 거리(D5)가 제1 및 제2 액티브 핀들(212, 214) 사이의 거리 즉, 제9 폭(W9)보다 크므로, 제1 및 제2 액티브 핀들(212, 214) 사이에 배치되는 제11 식각 마스크(558)의 제1 가장자리와 제1 및 제3 액티브 핀들(212, 216) 사이에 배치되는 제11 식각 마스크(558)의 제2 가장자리 사이의 제10 폭(W5)이 작지 않은 값을 가질 수 있다.
이에 따라, 제11 식각 마스크(558) 역시 종횡비 즉, 제10 폭(W10)에 대한 제10 두께(T10)가 크지 않을 수 있으므로, 상기 식각 공정에서 쓰러지지 않을 수 있다.
한편, 제11 식각 마스크(558)를 사용하는 상기 식각 공정은 상기 제3 방향을 따라 기판(100) 상면에 대해 수직하지 않은 δ의 각도로 수행될 수 있으며, 제11 식각 마스크(558)의 제10 폭(W10)이 작지 않으므로, δ는 대략 85도 내지 90도 사이의 값을 가질 수 있다.
도 81 내지 도 83을 참조하면, 도 16 내지 도 35를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 상기 반도체 장치는 도 1 내지 도 75를 참조로 설명한 제조 방법과는 달리, 제1 내지 제3 액티브 핀들(212, 214, 216)을 QPT 공정 대신에, 이른 바 더블 패터닝 기술(Double Patterning Technology: DPT) 공정을 통해 형성할 수 있으며, 포토레지스트 패턴 형성을 위한 노광 공정 시 극자외선(EUV)을 사용함으로써, 작은 폭을 갖는 희생 패턴(140)을 형성할 수 있다.
이에 따라, 각 희생 패턴들(140)의 폭 및 이들 사이의 간격을 자유롭게 변경할 수 있으며, 트랜지스터를 형성하고자 하는 제1 액티브 핀(212)과 이에 이웃하는 제3 액티브 핀(216) 혹은 제2 액티브 핀(214) 사이의 간격을 크게 함으로써, 식각 마스크의 종횡비를 낮게 유지하여 식각 공정을 용이하게 수행할 수 있다.
한편, 전술한 방법에 따라 형성된 상기 반도체 장치에서, 제1 액티브 핀(212)의 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들의 상면과 이와 동일한 높이에 형성된 상기 제1 및 제2 측벽들 부분들 사이의 거리는 서로 다를 수 있다. 일 실시예에 있어서, 제2 액티브 핀(214)에 대향하는 제1 액티브 핀(212)의 상기 제1 측벽과 상기 제1 측벽 하부에 형성된 상기 제1 돌출부 최상면 사이의 상기 제2 방향으로의 거리는 제1 액티브 핀(212)의 상기 제2 측벽과 상기 제2 측벽 하부에 형성된 상기 제2 돌출부 최상면 사이의 상기 제2 방향으로의 거리보다 작을 수 있다.
또한, 상기 제1 돌출부의 최상면과 상기 제2 돌출부의 최상면은 서로 다른 높이를 가질 수 있다. 일 실시예에 있어서, 상기 제1 돌출부의 최상면은 상기 제2 돌출부의 최상면보다 높을 수 있다.
전술한 반도체 장치 및 제조 방법은, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 적용될 수 있다.
12, 14, 16: 제4 내지 제6 액티브 핀 22, 24: 제4 및 제5 식각 마스크
100: 기판 105: 산화막
110, 120, 130, 160: 제1 내지 제4 막
115, 125, 135, 165, 175: 제1 내지 제5 패턴
140: 희생 패턴 150, 167: 제1, 제2 스페이서
185: 패턴 구조물
195, 252, 254: 제1 내지 제3 식각 마스크
200, 260, 280, 350, 500, 520, 560, 580, 600, 702, 704, 706, 712, 714, 722, 724, 800: 제1 내지 제18 리세스
212, 214, 216: 제1 내지 제3 액티브 핀
220, 270, 290, 370, 510, 570: 제1 내지 제6 절연막
232, 242, 234, 244, 236, 246, 238, 248, 532, 542, 534, 544, 536, 546, 538, 548: 제6 내지 제21 패턴
256, 258, 552, 554, 556, 558: 제6 내지 제11 식각 마스크
300: 더미 게이트 절연 패턴 310: 더미 게이트 전극
320: 더미 게이트 마스크 330: 게이트 스페이서 340: 핀 스페이서
362, 364, 366, 368: 제1 내지 제4 소스/드레인 층
380: 인터페이스 패턴 390: 게이트 절연 패턴
400: 일함수 조절 패턴 410: 게이트 전극
420: 게이트 구조물 430: 캐핑막
440: 층간 절연막 450: 실리사이드 패턴
462, 464, 466: 제1, 제2, 제4 콘택 플러그

Claims (20)

  1. 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성하고;
    상기 제1 및 제3 액티브 핀들을 커버하는 제1 식각 마스크를 사용하여 상기 제2 액티브 핀을 제거하고;
    상기 제2 액티브 핀을 제거한 후 상기 제1 액티브 핀, 및 상기 제2 액티브 핀이 제거된 상기 기판의 부분을 커버하는 제2 식각 마스크를 사용하여 상기 제3 액티브 핀을 제거하고;
    상기 제1 액티브 핀 상에 제1 게이트 구조물을 형성하고; 그리고
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2, 제1 및 제3 액티브 핀들은 상기 제2 방향으로의 폭이 서로 동일하며, 상기 제2 방향을 따라 일정한 간격으로 배치되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제3 액티브 핀으로부터 상기 제2 방향을 따라 상기 간격으로 상기 제3, 제1 및 제2 액티브 핀들이 더 형성되는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 제2 액티브 핀으로부터 상기 제2 방향을 따라 상기 간격으로 상기 제2, 제1 및 제3 액티브 핀들이 더 형성되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 액티브 핀은 상기 제2 방향을 따라 서로 인접하도록 복수 개로 형성되거나, 혹은 상기 제3 액티브 핀은 상기 제2 방향을 따라 서로 인접하도록 복수 개로 형성되는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 액티브 핀은 상기 제2 방향을 따라 복수 개로 형성되되, 상기 각 제1 액티브 핀들은 상기 제2 방향을 따라 상기 제2 액티브 핀 혹은 상기 제3 액티브 핀과 인접하도록 형성되는 반도체 장치의 제조 방법.
  7. 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향을 따라 일정한 간격으로 배치되는 복수의 액티브 핀들을 형성하고;
    상기 액티브 핀들 중에서 제1 액티브 핀 및 이의 일 측면에 이웃하는 제2 액티브 핀을 커버하는 제1 식각 마스크를 사용하여 상기 액티브 핀들을 식각하고;
    상기 제1 식각 마스크를 사용하여 상기 액티브 핀들을 식각한 후 상기 액티브 핀들 중에서 상기 제1 액티브 핀, 상기 제2 액티브 핀의 일부, 및 상기 제1 액티브 핀의 타 측면에 이웃하여 식각된 상기 액티브 핀들 중 적어도 하나에 대응하는 상기 기판 부분을 커버하는 제2 식각 마스크를 사용하여 상기 액티브 핀들을 식각하고;
    상기 제1 액티브 핀 상에 상기 제2 방향으로 연장되는 제1 게이트 구조물, 및 상기 제1 액티브 핀 및 상기 제2 액티브 핀의 일부 상에 상기 제2 방향으로 연장되는 제2 게이트 구조물을 형성하고; 그리고
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층, 및 상기 제2 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 및 상기 제2 액티브 핀의 일부 상에 제2 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성하되, 상기 제2 액티브 핀은 상기 제1 방향으로 배치되어 서로 접촉하는 제1 및 제2 부분들을 포함하고;
    상기 제1 및 제2 액티브 핀들을 커버하는 제1 식각 마스크를 사용하여 상기 제3 액티브 핀을 제거하고;
    상기 제3 액티브 핀을 제거한 후 상기 제2 액티브 핀의 상기 제2 부분에 인접한 상기 제1 부분의 일부만을 노출시키는 제2 식각 마스크를 사용하여 상기 제2 액티브 핀을 부분적으로 제거하고;
    상기 제1 및 제2 액티브 핀들 상에 게이트 구조물을 형성하고; 그리고
    상기 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 기판 상에 제1 방향으로 각각 연장되는 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성하고;
    상기 액티브 핀들 중 제1 액티브 핀을 커버하는 식각 마스크를 사용하여 상기 액티브 핀들 중 나머지 액티브 핀들을 식각하되, 상기 나머지 액티브 핀들 중 상기 제1 액티브 핀에 인접하는 제2 액티브 핀의 적어도 하부의 일부가 잔류하고;
    상기 잔류하는 제2 액티브 핀 하부 일부의 표면을 제거하고;
    상기 제1 액티브 핀 상에 게이트 구조물을 형성하고; 그리고
    상기 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 액티브 핀들을 형성한 이후에, 상기 기판 상에 상기 액티브 핀들의 측벽을 커버하는 절연막을 형성하는 것을 더 포함하며,
    상기 나머지 액티브 핀들을 식각하는 것은 상기 절연막을 부분적으로 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 각 액티브 핀들의 상면은 마스크에 의해 커버되며,
    상기 잔류하는 제2 액티브 핀 하부 일부의 표면을 제거하는 것은 노출된 상기 제2 액티브 핀 하부 일부의 표면에 대한 산화 공정을 통해 수행되는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 각 액티브 핀들의 상면은 마스크에 의해 커버되며,
    상기 잔류하는 제2 액티브 핀 하부 일부의 표면을 제거하는 것은 노출된 상기 제2 액티브 핀 하부 일부의 표면에 대한 등방성 식각 공정을 통해 수행되는 반도체 장치의 제조 방법.
  13. 기판 상부를 식각하여 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배치되는 제2, 제1 및 제3 액티브 핀들을 형성하되, 상기 제1 및 제3 액티브 핀들 사이의 제1 거리는 상기 제1 및 제2 액티브 핀들 사이의 제2 거리보다 크고, 상기 제2 액티브 핀은 상기 제2 방향으로 배치되며 서로 접촉하는 제1 부분 및 제2 부분을 포함하며;
    상기 제1 액티브 핀 전부 및 상기 제2 액티브 핀의 상기 제2 부분을 커버하는 식각 마스크를 사용하여 상기 제3 액티브 핀 및 상기 제2 액티브 핀의 상기 제1 부분을 제거하되, 상기 제1 및 제3 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제1 가장자리로부터 상기 제1 액티브 핀의 일 측면까지의 거리는 상기 제1 및 제2 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제2 가장자리로부터 상기 제1 액티브 핀의 타 측면까지의 거리보다 크고;
    상기 제1 액티브 핀 상에 제1 게이트 구조물을 형성하고; 그리고
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 제1 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 기판 상에 제1 방향으로 각각 연장되는 복수의 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성하고;
    상기 액티브 핀들 중에서 일 측면에 이웃하는 제2 액티브 핀과의 간격이 다른 액티브 핀들 사이의 간격보다 큰 제1 액티브 핀을 커버하는 식각 마스크를 사용하여 상기 액티브 핀들을 식각하되, 상기 제1 및 제2 액티브 핀들 사이에 배치되는 상기 식각 마스크의 제1 가장자리로부터 상기 제1 액티브 핀의 일 측면까지의 제1 거리는 상기 제1 액티브 핀의 일 측면에 대향하는 상기 제2 액티브 핀의 일 측면까지의 제2 거리보다 크고;
    상기 제1 액티브 핀 상에 게이트 구조물을 형성하고; 그리고
    상기 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 소스/드레인 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 반도체 장치의 회로를 설계하고;
    상기 회로에 대한 타이밍 분석을 통해 주요 경로(critical path)를 결정하고; 그리고
    상기 설계된 회로에 따라 상기 반도체 장치를 기판 상에 형성하되,
    상기 주요 경로에 포함된 제1 트랜지스터들은 각각 복수의 액티브 핀들 상에 형성하고, 상기 주요 경로에 포함되지 않는 제2 트랜지스터들 중 적어도 일부는 1개의 액티브 핀 상에만 형성하는 반도체 장치의 제조 방법.
  16. 기판 상에 제1 방향으로 제1 길이만큼 연장되고, 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀과 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장된 제2 액티브 핀;
    상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물;
    상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물;
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층; 및
    상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 공통적으로 형성된 제2 소스/드레인 층을 포함하며,
    상기 제2 액티브 핀에 대향하는 상기 제1 액티브 핀의 상기 제1 측벽의 하부에 형성된 상기 제1 돌출부는 상기 제2 방향으로 상기 제2 액티브 핀에 인접하지 않는 부분에서 상기 제1 방향을 따라 연장되고,
    상기 제1 액티브 핀의 상기 제2 측벽의 하부에 형성된 상기 제2 돌출부는 상기 제1 방향을 따라 상기 제1 길이만큼 연장되는 반도체 장치.
  17. 기판 상에 제1 방향으로 제1 길이만큼 연장된 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀으로부터 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장되고, 상기 제2 방향으로의 일 단부가 계단 형상을 갖는 제2 액티브 핀;
    상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물; 및
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층을 포함하는 반도체 장치.
  18. 기판 상에 제1 방향으로 연장된 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀으로부터 동일한 거리만큼 각각 이격되어 상기 제1 방향으로 각각 연장되고, 상기 제2 방향으로 서로 이격된 제2 및 제3 액티브 핀들;
    상기 제1 및 제3 액티브 핀들 상에 상기 제1 방향으로 연장된 제1 게이트 구조물;
    상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물;
    상기 제1 게이트 구조물에 인접한 상기 제1 및 제3 액티브 핀들 상에 공통적으로 형성된 제1 소스/드레인 층;
    상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀들 상에 공통적으로 형성된 제2 소스/드레인 층;
    상기 제3 액티브 핀 상의 상기 제1 소스/드레인 층 부분 상에는 형성되지 않고, 상기 제1 액티브 핀 상의 상기 제1 소스/드레인 층 부분 상에만 형성된 제1 콘택 플러그; 및
    상기 제2 소스/드레인 층 상에 형성된 제2 콘택 플러그를 포함하는 반도체 장치.
  19. 기판 상에 제1 방향으로 제1 길이만큼 연장되고, 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제1 액티브 핀과 이격되어 상기 제1 길이보다 작은 제2 길이만큼 상기 제1 방향으로 연장된 제2 액티브 핀;
    상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물;
    상기 제1 및 제2 액티브 핀들 상에 상기 제1 방향으로 연장된 제2 게이트 구조물;
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층; 및
    상기 제2 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀 부분들 상에 공통적으로 형성된 제2 소스/드레인 층을 포함하며,
    상기 제1 액티브 핀의 상기 제1 측벽과 상기 제1 돌출부 최상면 사이의 상기 제2 방향으로의 제1 거리는 상기 제1 액티브 핀의 상기 제2 측벽과 상기 제2 돌출부 최상면 사이의 상기 제2 방향으로의 제2 거리와 서로 다른 반도체 장치.
  20. 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 대향하는 제1 및 제2 측벽들의 하부에 각각 형성된 제1 및 제2 돌출부들을 포함하는 제1 액티브 핀;
    상기 제1 액티브 핀 상에 상기 제1 방향으로 연장된 제1 게이트 구조물; 및
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 부분 상에 형성된 제1 소스/드레인 층을 포함하며,
    상기 제1 액티브 핀의 상기 제1 측벽과 상기 제1 돌출부 최상면 사이의 상기 제2 방향으로의 제1 거리는 상기 제1 액티브 핀의 상기 제2 측벽과 상기 제2 돌출부 최상면 사이의 상기 제2 방향으로의 제2 거리와 서로 다른 반도체 장치.
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