KR20160112778A - 핀 액티브 영역들을 갖는 반도체 - Google Patents

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KR20160112778A
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최경인
천아영
양광용
강명일
김도형
김윤해
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Abstract

기판 상으로 돌출한 제1 핀 액티브 영역을 정의하는 제1 아이솔레이션 영역, 상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들, 및 상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역 내의 제1 에피택셜 영역을 포함하는 반도체 소자가 설명된다. 상기 반도체 소자는 상기 제1 에피택셜 영역의 측벽들의 상부의 폭이 하부의 폭 보다 크도록 하는 제1 변곡점들을 갖는다.

Description

핀 액티브 영역들을 갖는 반도체{Semiconductor Devices Having Fin Actives}
본 발명은 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
핀 액티브 영역들 및 에피택셜 성장한 소스/드레인 영역들은 리세스 공정 및 에피택셜 성장 공정을 통해 형성된다. 따라서, 리세스 영역들을 형성하기 위한 습식 에칭 공정 및 등방성 에칭 공정에 의하여 플랫하지 못하고 둥근 볼(ball) 형태의 측벽을 갖는다. 이 볼 형태의 측벽은 모스 트랜지스터의 퍼포먼스에 매우 좋지 않다.
본 발명이 해결하고자 하는 과제는 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수직하게 플랫한 측벽들을 갖는 소스/드레인 영역들 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상부의 폭이 하부의 폭 보다 크고, 변곡점이 있는 측벽들을 갖는 소스/드레인 영역들 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상으로 돌출한 제1 핀 액티브 영역을 정의하는 제1 아이솔레이션 영역, 상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들, 및 상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역 내의 제1 에피택셜 영역을 포함할 수 있다. 상기 제1 에피택셜 영역의 측벽들은 상부의 폭이 하부의 폭 보다 크도록 하는 제1 변곡점들을 가질 수 있다.
상기 제1 변곡점들 아래의 상기 제1 에피택셜 영역의 측벽들은 수직하게 평평할 수 있다.
상기 제1 핀 액티브 영역의 표면과 인접한 상기 제1 에피택셜 영역의 폭이 최대 폭일 수 있다.
상기 제1 핀 액티브 영역은 브리지 형태로 연결된 다수의 핀 액티브 영역들을 포함할 수 있다.
상기 반도체 소자는 상기 제1 핀 액티브 영역과 상기 아이솔레이션 영역 사이에 형성된 에어 스페이스를 더 포함할 수 있다..
상기 반도체 소자는 상기 기판 상으로 돌출한 제2 핀 액티브 영역, 상기 제2 핀 액티브 영역 상의 제2 게이트 패턴들, 및 상기 제2 게이트 패턴들 사이의 상기 제2 핀 액티브 영역 내의 제2 에피택셜 영역을 더 포함할 수 있다. 상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역보다 넓고 깊을 수 있다.
상기 제2 에피택셜 영역의 측벽들은 상부의 폭이 하부의 폭 보다 크도록 제2 변곡점들을 가질 수 있다.
상기 제1 에피택셜 영역은 Si 또는 SiC 중 적어도 하나를 포함하고, 및 상기 제2 에피택셜 영역은 SiGe를 포함할 수 있다.
상기 제1 게이트 패턴들은, 각각, 상기 제1 핀 액티브 영역들의 표면들 상의 제1 인터페이스 절연 층들, 상기 제1 인터페이스 절연 층들 상의 제1 게이트 전극들, 상기 제1 게이트 전극들의 외측면들 및 하면들을 U자 형태로 감싸는 제1 게이트 배리어 층들, 상기 제1 게이트 배리어 층들의 외측면들 및 하면들을 U자 형태로 감싸는 제1 게이트 절연 층들, 및 상기 제1 게이트 절연 층들의 외측면들 상의 제1 게이트 스페이서들을 포함할 수 있다.
상기 제1 인터페이스 절연 층들은 상기 제1 핀 액티브 영역들의 상기 표면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상으로부터 돌출한 제1 핀 액티브 영역 및 제2 핀 액티브 영역을 정의하는 아이솔레이션 영역, 상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들 및 상기 제2 핀 액티브 영역 상의 제2 게이트 패턴들, 및 상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역들 내의 제1 소스/드레인 영역 및 상기 제2 게이트 패턴들 사이의 상기 제2 핀 액티브 영역 내의 제2 소스/드레인 영역을 포함할 수 있다. 상기 제2 소스/드레인 영역은 상부의 폭이 하부의 폭 보다 크도록 변곡점들을 갖는 측벽들을 가질 수 있다..
상기 반도체 소자는 상기 제1 게이트 패턴들의 측벽들 상의 제1 게이트 스페이서들, 및 상기 제2 게이트 패턴들의 측벽들 상의 제2 게이트 스페이서들을 더 포함할 수 있다. 상기 제1 게이트 스페이서들은 상기 제2 게이트 스페이서들보다 얇을 수 있다. .
상기 제1 소스/드레인 영역은 수직하게 평평한 측벽들을 가질 수 있고, 및 상기 제1 게이트 패턴들과 상기 제1 게이트 스페이서들의 경계면들과 사실상 수직으로 정렬할 수 있다. .
상기 제2 소스/드레인 영역의 상기 측벽들은 상기 제2 게이트 스페이서들과 수직으로 중첩 및 정렬할 수 있다..
상기 제1 소스/드레인 영역은 상부의 폭이 하부의 폭 보다 크도록 변곡점들을 갖는 측벽들을 포함할 수 있다.
상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역보다 넓고 깊을 수 있다..
상기 반도체 소자는 상기 제1 핀 액티브 영역들의 측면들 상의 제1 핀 액티브 스페이서들 및 상기 제2 핀 액티브 영역들의 측면들 상의 제2 핀 액티브 스페이서들을 더 포함할 수 있다. 상기 제1 핀 액티브 스페이서들은 상기 제2 핀 액티브 스페이서들보다 작을 수 있다. .
상기 제1 핀 액티브 영역 및 상기 제2 핀 액티브 영역은, 각각, 브리지 형태로 연결된 다수의 핀 액티브 영역들을 포함할 수 있다. 상기 반도체 소자는 상기 제1 핀 액티브 영역과 상기 아이솔레이션 영역 사이 및 상기 제1 핀 액티브 영역과 상기 아이솔레이션 영역 사이에 형성된 에어 스페이스들을 더 포함할 수 있다. .
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 하면들은 상기 아이솔레이션 영역들의 상면보다 낮을 수 있다..
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상면들은 상기 제1 게이트 패턴들의 하면 및 상기 제2 게이트 패턴들의 하면보다 높을 수 있다. .
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 핀 액티브 영역 및 제2 핀 액티브 영역을 정의하는 아이솔레이션 영역, 상기 제1 핀 액티브 영역 내의 제1 리세스 영역 및 상기 제2 핀 액티브 영역 내의 제2 리세스 영역, 상기 제1 리세스 영역을 채우고 상기 제1 핀 액티브 영역 위로 돌출한 제1 에피택셜 영역 및 상기 제2 리세스 영역을 채우고 상기 제2 핀 액티브 영역 위로 돌출한 제2 에피택셜 영역을 포함할 수 있다. 상기 제2 리세스 영역은 상기 제2 핀 액티브 영역의 표면과 인접한 상부의 폭이 상기 제2 핀 액티브 영역의 내부의 하부의 폭보다 크도록 변곡점들을 포함할 수 있다.
상기 제1 에피택셜 영역이 상기 제2 에피택셜 영역보다 넓고 깊을 수 있다.
상기 제1 에피택셜 영역은 P형 도펀트가 도핑된 실리콘 게르마늄을 포함하고, 및 상기 제2 에피택셜 영역은 N형 도펀트가 도핑된 실리콘을 포함할 수 있다.
상기 제1 리세스 영역은 상기 제1 핀 액티브 영역의 표면과 인접한 상부의 폭이 상기 제1 핀 액티브 영역의 내부의 하부의 폭보다 크도록 변곡점들을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 방향으로 평행하게 연장하는 핀 액티브 영역들, 상기 제1 방향과 수직한 제2 방향으로 평행하게 연장하여 상기 핀 액티브 영역들과 교차하는 게이트 패턴들, 상기 게이트 패턴들은 상기 핀 액티브 영역들의 양 단부들과 중첩하는 버팅 게이트 패턴들을 포함하고, 및 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 내에 형성된 소스/드레인 영역들을 포함한다. 상기 소스/드레인 영역들은 상기 핀 액티브 영역들의 표면과 인접한 부분의 폭이 상기 핀 액티브 영역들의 내부에 위치한 부분의 폭보다 크도록 변곡점들을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판 상에 핀 액티브 영역을 형성하고, 상기 핀 액티브 영역 상에 희생 게이트 패턴을 형성하고, 상기 희생 게이트 패턴 옆의 상기 핀 액티브 영역 내에 이온을 주입하여 이온 주입 영역을 형성하고, 상기 이온 주입 영역을 포함하는 상기 핀 액티브 영역의 일부를 제거하여 리세스 영역을 형성하고, 및 상기 리세스 영역 내에 에피택셜 성장 공정을 수행하여 소스/드레인 영역을 형성하는 것을 포함한다.
상기 희생 게이트 패턴은 상기 핀 액티브 영역 상에 직접적으로 형성된 희생 게이트 절연 층, 상기 희생 게이트 절연 층 상의 희생 게이트 전극, 및 상기 희생 게이트 전극 상의 하드 마스크를 포함할 수 있다.
상기 방법은 상기 희생 게이트를 제거하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 U자형 단면을 갖는 게이트 절연 층, 게이트 배리어 층, 및 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 희생 게이트 절연 층은 실리콘 산화물을 포함할 수 있고, 상기 희생 게이트 전극은 다결정 실리콘을 포함할 수 있고, 및 상기 하드 마스크는 실리콘 질화물을 포함할 수 있다.
상기 이온 주입 영역을 형성하는 것은 상기 핀 액티브 영역의 표면 상에 이온 주입 버퍼 층을 형성하고, 및 상기 이온 주입 버퍼 층의 하부의 상기 핀 액티브 영역 내에 상기 이온을 주입하는 것을 포함할 수 있다.
상기 방법은 상기 이온 주입 영역을 형성한 후, 상기 희생 게이트 패턴의 측벽들 상에 게이트 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 방법은 상기 게이트 스페이서들을 형성할 때, 상기 핀 액티브 영역의 측면들 상에 핀 액티브 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 리세스 영역의 측벽은 상기 게이트 스페이서와 수직으로 정렬될 수 있다.
상기 리세스 영역은 상부의 폭이 하부의 폭보다 넓거나 같을 수 있다.
상기 소스/드레인 영역의 상면은 상기 핀 액티브 영역의 상면보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법은 기판 상에 제1 핀 액티브 영역 및 제2 핀 액티브 영역을 형성하고, 상기 제1 핀 액티브 영역 상에 제1 희생 게이트 패턴을 형성하고 및 상기 제2 핀 액티브 영역 상에 제2 희생 게이트 패턴을 형성하고, 상기 제1 희생 게이트 패턴의 옆의 상기 제1 핀 액티브 영역 내에 제1 이온을 주입하여 제1 이온 주입 영역을 형성하고 및 상기 제2 희생 게이트 패턴 옆의 상기 제2 핀 액티브 영역 내에 제2 이온을 주입하여 제2 이온 주입 영역을 형성하고, 상기 제1 희생 게이트 패턴의 측면들 상에 제1 게이트 스페이서들을 형성하고 및 상기 제2 희생 게이트 패턴의 측면들 상에 제2 게이트 스페이서들을 형성하고, 상기 제1 이온 주입 영역을 제거하여 제1 리세스 영역을 형성하고 및 상기 제2 이온 주입 영역을 제거하여 제2 리세스 영역을 형성하고, 및 상기 제1 리세스 영역 내에 제1 에피택셜 성장 공정을 수행하여 제1 소스/드레인 영역을 형성하고 및 상기 제2 리세스 영역 내에 제2 에피택셜 성장 공정을 수행하여 제2 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
상기 제1 리세스 영역의 상부의 폭은 상기 제2 리세스 영역의 상부의 폭보다 넓거나 같을 수 있다.
상기 제1 리세스 영역 및 상기 제2 리세스 영역은 각각 상기 제1 이온 주입 영역 및 상기 제2 이온 주입 영역보다 깊을 수 있다.
상기 제1 리세스 영역은 상기 제1 게이트 스페이서들 밑의 제1 언더컷들을 가질 수 있고 및 상기 제2 리세스 영역은 상기 제2 게이트 스페이서들 밑의 제2 언더컷들을 가질 수 있다.
상기 방법은 상기 제1 소스/드레인 영역 내에 N형 이온을 주입하고, 및 상기 제2 소스/드레인 영역 내에 P형 이온을 주입하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판 상에 제1 방향으로 평행하게 연장하는 제1 핀 액티브 영역들 및 제2 핀 액티브 영역들을 형성하고, 상기 제1 핀 액티브 영역들 상에 상기 제1 방향과 수직하는 제2 방향으로 평행하게 연장하는 제1 희생 게이트 패턴들 및 상기 제2 핀 액티브 영역들 상에 상기 제2 방향으로 평행하게 연장하는 제2 희생 게이트 패턴들을 형성하고, 상기 제1 희생 게이트 패턴들의 사이의 상기 다수의 제1 핀 액티브 영역들 및 상기 제2 희생 게이트 패턴들의 사이의 상기 다수의 제2 핀 액티브 영역들 상에 이온 주입 버퍼 층을 형성하고, 상기 이온 주입 버퍼 층을 통하여 상기 제1 희생 게이트 패턴들의 사이의 상기 다수의 제1 핀 액티브 영역들 및 상기 제2 희생 게이트 패턴들의 사이의 상기 다수의 제2 핀 액티브 영역들 내에 각각 이온을 주입하여 제1 이온 주입 영역들 및 제2 이온 주입 영역들을 형성하고, 상기 이온 주입 버퍼 층을 제거하고, 상기 제1 희생 게이트 패턴들 및 상기 제2 희생 게이트 패턴들의 측면들 상에 각각 제1 게이트 스페이서들 및 제2 게이트 스페이서들을 형성하고, 상기 제1 게이트 스페이서들 및 상기 제2 게이트 스페이서들을 식각 마스크로 상기 상기 제1 이온 주입 영역들 및 상기 제2 이온 주입 영역들을 제거하여 제1 리세스 영역들 및 제2 리세스 영역들을 형성하고, 및 상기 제1 리세스 영역들 및 상기 제2 리세스 영역들 내에 에피택셜 성장 공정을 수행하여 제1 소스/드레인 영역들 및 제2 소스/드레인 영역들을 형성하는 것을 포함할 수 있다.
상기 이온 주입 버퍼 층은 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 제1 핀 액티브 영역들 및 상기 제2 핀 액티브 영역들의 측면들 상에 각각 제1 핀 스페이서들 및 제2 핀 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 제1 소스/드레인 영역들은 보론(B)이 도핑된 SiGe를 포함할 수 있고, 및 상기 제2 소스/드레인 영역들은 인(P)이 도핑된 Si을 포함할 수 있다.
상기 제1 소스/드레인 영역들 및 상기 제2 소스/드레인 영역들은 각각 상기 제2 방향으로 브리지 형태로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상의 아이솔레이션 영역, 상기 아이솔레이션 영역으로부터 돌출한 제1 핀 액티브 영역 및 제2 핀 액티브 영역, 상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들 및 상기 제2 핀 액티브 영역 상의 제2 게이트 패턴들, 및 상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역 내의 제1 소스/드레인 영역 및 상기 제2 게이트 패턴들 사이의 상기 제2 핀 액티브 영역 내의 제2 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역보다 넓고 깊을 수 있다.
상기 반도체 소자는 상기 제1 게이트 패턴들의 측벽들 상의 제1 게이트 스페이서들을 더 포함할 수 있고, 및 상기 제2 게이트 패턴들의 측벽들 상의 제2 게이트 스페이서들을 더 포함할 수 있고, 상기 제1 게이트 스페이서들은 상기 제2 게이트 스페이서들보다 얇을 수 있다.
상기 제1 소스/드레인 영역은 수직하게 평평한 측벽들을 가질 수 있고, 및 상기 제1 게이트 패턴과 상기 제1 게이트 스페이서의 경계면과 사실상 수직으로 정렬할 수 있다.
상기 제2 소스/드레인 영역은 상부의 폭이 하부의 폭 보다 크도록 변곡점들을 갖는 측벽들을 가질 수 있고, 및
상기 제2 게이트 스페이서와 수직으로 중첩 및 정렬할 수 있다.
상기 반도체 소자는 상기 제1 핀 액티브 영역들의 측면들 상의 제1 핀 액티브 스페이서들 및 상기 제2 핀 액티브 영역들의 측면들 상의 제2 핀 액티브 스페이서들을 더 포함할 수 있고, 및 상기 제1 핀 액티브 스페이서들은 상기 제2 핀 액티브 스페이서들보다 작을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 측벽이 수직하게 플랫한 P-소스/드레인 영역들 및/또는 N-소스/드레인 영역들을 가질 수 있으므로 PMOS 트랜지스터 및/또는 NMOS 트랜지스터의 퍼포먼스가 향상된다.
본 발명의 기술적 사상에 의한 반도체 소자는 상부의 폭이 하부의 폭보다 넓은 N-소스/드레인 영역들 및/또는 P-소스/드레인 영역들을 가질 수 있으므로 NMOS 트랜지스터 및/또는 PMOS 트랜지스터의 퍼포먼스가 향상된다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 2a 내지 2d는 본 발명의 다양한 실시예들에 의한 반도체 소자들의 종단면도들이다.
도 3a 및 3b 내지 31a 및 31b는 본 발명의 다양한 실시예들에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 32a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 32b 및 32c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 레이아웃이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 PMOS 영역(PA) 및 NMOS 영역(NA)을 가질 수 있다. 상기 반도체 소자는 상기 PMOS 영역(PA) 내에 배치된 P-핀 액티브 영역(10P)들 및 P-게이트 패턴(90P)들을 포함할 수 있고, 및 상기 NMOS 영역(NA) 내에 배치된 N-핀 액티브 영역(10N)들 및 N-게이트 패턴(90N)들을 포함할 수 있다. 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들은 각각 아이솔레이션 영역(15)들에 의해 정의될 수 있다. 예를 들어, 상기 아이솔레이션 영역(15)들은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들을 감쌀 수 있다.
상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들은 제1 방향, 예를 들어 가로 방향으로 평행하게 연장하는 라인 모양, 바 모양, 또는 스틱 모양을 가질 수 있다. 상기 P-게이트 패턴(90P)들은 상기 P-핀 액티브 영역(10P)들과 제2 방향으로 교차할 수 있고, 및 상기 N-게이트 패턴(90N)들은 상기 N-핀 액티브 영역(10N)들과 제2 방향, 예를 들어 세로 방향으로 교차할 수 있다. 상기 제2 방향은 상기 제1 방향과 수직할 수 있다.
상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 양 단부들 상에는 버팅 게이트 패턴(90B)들이 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 상기 양 단부들과 중첩되도록 배치될 수 있다.
상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들은 상기 아이솔레이션 영역(15)의 표면으로부터 돌출할 수 있다.
도 2a 내지 2d는 본 발명의 다양한 실시예들에 의한 반도체 소자들의 종단면도들이다. 예를 들어, 도 2a 내지 2d는 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100A)는 기판(10) 상의 P-핀 액티브 영역(10P) 및 N-핀 액티브 영역(10N)을 포함한다.
상기 반도체 소자(100A)는 상기 P-핀 액티브 영역(10P) 상에 형성된 P-게이트 패턴(90P)들 및 상기 P-게이트 패턴(90P)들의 측면과 인접하게 상기 P-핀 액티브 영역(10P) 내에 형성된 P-소스/드레인 영역(56P)들을 포함할 수 있다. 상기 P-소스/드레인 영역(56P)들의 측벽들은 사실상 수직하게 플랫할 수 있다.
상기 P-게이트 패턴(90P)들은 U-자형 종단면을 가진 P-게이트 절연 층(92P)들 및 P-게이트 배리어 층(93P)들, 및 P-게이트 전극(94P)들을 포함할 수 있다. 상기 P-게이트 배리어 층(93P)들은 상기 P-게이트 전극(94P)들의 측면들 및 바닥 면을 감쌀 수 있고, 및 상기 P-게이트 절연 층(92P)들은 상기 P-게이트 배리어 층(93P)들의 외 측면들 및 바닥 면을 감쌀 수 있다. 상기 P-게이트 절연 층(92P)들은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 P-게이트 배리어 층(93P)들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 같은 배리어 금속을 포함할 수 있다. 상기 P-게이트 전극(94P)들은 텅스텐(W) 같은 금속, 합금, 또는 금속 화합물을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 P-핀 액티브 영역(10P)과 상기 P-게이트 절연 층(92P)들 사이의 인터페이스 절연 층(91)들을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)들은 산화된 실리콘 또는 자연 산화막을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 P-게이트 절연 층(92P)들의 외 측면 상의 P-게이트 스페이서(41P)들을 더 포함할 수 있다. 상기 P-게이트 스페이서(41P)들은 실리콘 질화물을 포함할 수 있다.
상기 P-핀 액티브 영역(10P)들의 상면들은 상기 P-게이트 패턴(90P)들의 중간에 위치할 수 있다. 상기 P-게이트 패턴(90P)들 사이의 상기 P-핀 액티브 영역(10P)들 상에 캡핑 산화 층(71)들, 스토퍼 층(75)들, 및 층간 절연 층(80)들이 형성될 수 있다. 상기 캡핑 산화 층(71)들 및 상기 스토퍼 층(75)들은 상기 P-게이트 스페이서(41P)들 상에 컨포멀하게 형성될 수 있다.
상기 P-게이트 패턴(90P)들, 상기 캡핑 산화 층(71)들, 및 상기 스토퍼 층(75)들의 상면들은 공면일 수 있다.
상기 P-소스/드레인 영역(56P)들의 측벽들은 상기 P-게이트 절연 층(92P)들과 상기 P-게이트 스페이서(41P)들의 경계면들과 사실상 정렬될 수 있다.
상기 반도체 소자(100A)는 상기 N-핀 액티브 영역(10N) 상에 형성된 N-게이트 패턴(90N)들 및 상기 N-게이트 패턴(90N)들의 측면과 인접하게 상기 N-핀 액티브 영역(10N) 내에 형성된 N-소스/드레인 영역(56N)들을 포함할 수 있다. 상기 N-소스/드레인 영역(56N)들은 상부의 폭들이 하부의 폭들보다 클 수 있다. 예를 들어, 상기 N-소스/드레인 영역(56N)들의 측벽들은 변곡점들을 가질 수 있다. 상기 N-핀 액티브 영역(10N)의 상기 표면과 인접한 상기 N-소스/드레인 영역(56N)의 폭이 상기 N-소스/드레인 영역(10N)의 최대 폭일 수 있다.
상기 N-게이트 패턴(90N)들은 U-자형 종단면을 가진 N-게이트 절연 층(92N)들 및 N-게이트 배리어 층(93N)들, 및 N-게이트 전극(94N)들을 포함할 수 있다. 상기 N-게이트 배리어 층(93N)들은 상기 N-게이트 전극(94N)들의 측면들 및 바닥 면을 감쌀 수 있고, 및 상기 N-게이트 절연 층(92N)들은 상기 N-게이트 배리어 층(93N)들의 외 측면들 및 바닥 면을 감쌀 수 있다. 상기 N-게이트 절연 층(92N)들은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 N-게이트 배리어 층(93N)들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN) 같은 배리어 금속을 포함할 수 있다. 상기 N-게이트 전극(94N)들은 텅스텐(W) 같은 금속, 합금, 또는 금속 화합물을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 N-핀 액티브 영역(10N)과 상기 N-게이트 절연 층(92N)들 사이의 인터페이스 절연 층(91)들을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)들은 산화된 실리콘 또는 자연 산화막을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 N-게이트 절연 층(92N)들의 외 측면 상의 N-게이트 스페이서(41N)들을 더 포함할 수 있다. 상기 N-게이트 스페이서(41N)들은 실리콘 질화물을 포함할 수 있다.
상기 N-핀 액티브 영역(10N)들의 상면들은 상기 N-게이트 패턴(90N)들의 중간에 위치할 수 있다. 상기 N-게이트 패턴(90N)들 사이의 상기 N-핀 액티브 영역(10N)들 상에 캡핑 산화 층(71)들, 스토퍼 층(75)들, 및 층간 절연 층(80)들이 형성될 수 있다. 상기 캡핑 산화 층(71)들 및 상기 스토퍼 층(75)들은 상기 N-게이트 스페이서(41N)들 상에 컨포멀하게 형성될 수 있다.
상기 N-게이트 패턴(90N)들, 상기 캡핑 산화 층(71)들, 및 상기 스토퍼 층(75)들의 상면들은 공면일 수 있다.
상기 N-소스/드레인 영역(56N)들의 측벽들은 상기 N-게이트 스페이서(41N)들과 수직으로 중첩 및 정렬될 수 있다.
상기 P-게이트 스페이서(41P)들은 상기 N-게이트 스페이서(41N)들보다 작거나 얇을 수 있다.
상기 P-소스/드레인 영역(56P)들은 상기 N-소스/드레인 영역(56N)들보다 넓고 및/또는 깊을 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100B)는 도 2a의 상기 반도체 소자(100A)와 비교하여, 사실상 수직하게 평평한 측벽을 갖는 N-소스/드레인 영역(56N)들을 가질 수 있다. P-소스/드레인 영역(56P)들은 상기 N-소스/드레인 영역(56N)들보다 넓고 및/또는 깊을 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100C)는 도 2a의 상기 반도체 소자(100A)와 비교하여 상부의 폭들이 하부의 폭들보다 큰 P-소스/드레인 영역(56P)들을 포함할 수 있다. 예를 들어, 상기 P-소스/드레인 영역(56P)들의 측벽들은 변곡점들을 가질 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100D)는 도 2a 및 2b의 반도체 소자(100A, 100B)들과 비교하여, 도 2c의 반도체 소자(100C) 처럼 상부의 폭들이 하부의 폭들보다 큰 P-소스/드레인 영역(56P)들을 포함할 수 있고, 도 2a 및 2c의 반도체 소자(100A, 100C)들과 비교하여, 도 2b의 반도체 소자(100B) 처럼 사실상 수직하게 플랫한 측벽들을 갖는 N-소스/드레인 영역(56N)들을 포함할 수 있다. 예를 들어, 상기 N-소스/드레인 영역(56N)들의 측벽들은 변곡점들을 가질 수 있다.
도 3a 및 3b 내지 15a 및 15b는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 3a 내지 15a는 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이고, 도 3b 내지 15b는 도 1의 III-III' 내지 IV-IV'를 따라 절단한 종단면도들이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 기판(10) 상에 P-핀 액티브 영역(10P)들 및 N-핀 액티브 영역(10N)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 희생 게이트 패턴(20)들을 형성하는 것을 포함할 수 있다. 상기 P-핀 액티브 영역(10P)들의 사이 및 상기 N-핀 액티브 영역(10N)들의 사이에는 아이솔레이션 영역(15)들이 배치될 수 있다. 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들은 상기 아이솔레이션 영역(15)의 상면으로부터 돌출할 수 있다. 상기 아이솔레이션 영역(15)들은 실리콘 산화물을 포함할 수 있다.
상기 희생 게이트 패턴(20)들은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 직접적으로 형성된 희생 게이트 절연 층(22)들, 상기 희생 게이트 절연 층(22)들 상에 형성된 희생 게이트 전극(24)들, 및 상기 희생 게이트 전극(24)들 상에 형성된 하드 마스크(24)들을 포함할 수 있다. 상기 희생 게이트 절연 층(22)들은 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트 전극(24)들은 다결정 실리콘을 포함할 수 있다. 상기 하드 마스크(24)들은 실리콘 질화물을 포함할 수 있다.
도 4a 및 4b를 참조하면, 상기 방법은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 이온 주입 버퍼 층(31)을 형성하고, 및 전면 이온 주입 공정을 수행하여 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 내에 이온 주입 영역(35)들을 형성하는 것을 포함할 수 있다. 상기 이온 주입 버퍼 층(31)은 상기 희생 게이트 패턴(20)들, 상기 아이솔레이션 영역(15)들, 및 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 전면적으로 형성될 수 있다. 상기 이온 주입 버퍼 층(31)은 실리콘 산화물을 포함할 수 있다. 상기 이온은 인(P; phosphorous) 이온, 비소(AS; arsenic) 이온, 또는 보론(B; boron) 이온 중 적어도 하나를 포함할 수 있다. 예를 들어, 본 실시예에서는 상기 이온이 인(P) 이온을 포함하는 것으로 가정되었다. 상기 이온 주입 영역(35)들은 상기 희생 게이트 패턴(20)들의 사이에 형성될 수 있다. 상기 전면 이온 주입 공정은 통상적인 소스/드레인 영역을 형성하기 위한 이온 주입 공정에 비하여 상대적으로 낮은 가속 전압을 이용하여 수행될 수 있다. 따라서, 상기 이온 주입 영역(35)들은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들과 인접하게 형성될 수 있다.
도 5a 및 5b를 참조하면, 상기 방법은 상기 이온 주입 버퍼 층(31)을 제거하고 전면적으로 스페이서 물질 층(40)을 형성하는 것을 포함할 수 있다. 상기 스페이서 물질 층(40)은 실리콘 질화물을 포함할 수 있다.
도 6a 및 6b를 참조하면, 상기 방법은 상기 PMOS 영역(PA)을 덮고 상기 NMOS 영역(NA)을 오픈하는 N-오픈 마스크(45N)를 형성하고, 상기 NMOS 영역(NA) 내의 상기 스페이서 물질 층(40)을 식각하는 스페이서 에칭 공정을 수행하여 N-게이트 스페이서(41N)들 및 N-핀 액티브 스페이서(42N)들을 형성하는 것을 포함할 수 있다. 상기 NMOS 영역(NA)의 상기 하드 마스크(24)들은 얇아질 수 있다. 상기 N-오픈 마스크(45N)는 포토레지스트를 포함할 수 있다.
도 7a 및 7b를 참조하면, 상기 방법은 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들 사이의 상기 N-핀 액티브 영역(10N)을 식각하는 N-핀 액티브 리세스 공정을 수행하여 N-리세스 영역(50N)들을 형성하는 것을 포함할 수 있다. 상기 N-리세스 영역(50N)들은 상기 이온 주입 영역(35)들보다 깊고 넓게 형성될 수 있다. 상기 N-리세스 영역(50N)들의 상부의 폭들은 하부의 폭들 보다 넓을 수 있다. 상기 N-리세스 영역(50N)들의 바닥들은 라운드질 수 있다. 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들은 낮아지고 얇아질 수 있다. 상기 N-핀 액티브 리세스 공정은 이방성 식각 공정 및 등방성 식각 공정을 포함할 수 있다. 이후, 상기 N-오픈 마스크(45N)는 제거될 수 있다.
도 8a 및 8b를 참조하면, 상기 방법은 에피택셜 성장 공정을 수행하여 상기 N-리세스 영역(50N)들 내에 N-에피택셜 영역(55N)들을 형성하는 것을 포함할 수 있다. 상기 N-에피택셜 영역(55N)들은 브리지 형태로 서로 연결될 수 있다. 따라서, 상기 연결된 N-에피택셜 영역(55N)들과 상기 아이솔레이션 영역(15)들 사이에는 에어 스페이스(AS)들이 형성될 수 있다. 상기 N-에피택셜 영역(55N)들은 둥글게 라운드진 상부 표면들을 가질 수 있다. 예를 들어, 상기 N-에피택셜 영역(55N)들은 공(spherical) 또는 볼(ball) 모양의 단면을 가질 수 있다. 상기 N-에피택셜 영역(55N)들은 인(P, phosphorous) 및/또는 비소(As, arsenic) 같은 N-도핑된 실리콘(N-doped Si)을 포함할 수 있다. 따라서, 상기 N-에피택셜 영역(55N)들은 전도성을 가질 수 있고, 및 N-소스/드레인 영역(56N)들일 수 있다.
상기 방법은 상기 N-에피택셜 영역(55N)들 상에 N-보호 층(58)들을 형성하는 것을 더 포함할 수 있다. 상기 N-보호 층(58)들은 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 N-보호 층(58)들은 자연 산화물을 포함할 수 있다.
도 9a 및 9b를 참조하면, 상기 방법은 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 P-오픈 마스크(45P)를 형성하고, 상기 PMOS 영역(PA) 내의 상기 스페이서 물질 층(40)을 식각하여 P-게이트 스페이서(41P)들 및 P-핀 액티브 스페이서(42P)들을 형성하는 것을 포함할 수 있다. 상기 PMOS 영역(PA)의 상기 하드 마스크(24)들은 얇아질 수 있다. 상기 P-오픈 마스크(45P)는 포토레지스트를 포함할 수 있다.
도 10a 및 10b를 참조하면, 상기 방법은 상기 P-게이트 스페이서(41P)들 및 상기 P-핀 액티브 스페이서(42P)들 사이의 상기 P-핀 액티브 영역(10P)을 식각하는 P-핀 액티브 리세스 공정을 수행하여 P-리세스 영역(50P)들을 형성하는 것을 포함할 수 있다. 상기 P-리세스 영역(50P)들은 상기 N-리세스 영역(50N)들보다 깊고 넓게 형성될 수 있다. 상기 P-리세스 영역(50P)들의 측벽들은 사실상 근사적으로 수직할 수 있다. 상기 P-리세스 영역(50P)들의 바닥들은 라운드질 수 있다. 상기 P-게이트 스페이서(41P)들 및 상기 P-핀 액티브 스페이서(42P)들은 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들 보다 낮아지고 얇아질 수 있다. 상기 P-핀 액티브 리세스 공정은 이방성 식각 공정 및 등방성 식각 공정을 포함할 수 있다. 이후, 상기 P-오픈 마스크(45P)는 제거될 수 있다.
도 11a 및 11b를 참조하면, 상기 방법은 에피택셜 성장 공정을 수행하여 상기 P-리세스 영역(50P)들 내에 P-에피택셜 영역(55P)들을 형성하는 것을 포함할 수 있다. 상기 P-에피택셜 영역(55P)들은 브리지 형태로 서로 연결될 수 있다. 따라서, 상기 연결된 P-에피택셜 영역(55P)들과 상기 아이솔레이션 영역(15)들 사이에는 에어 스페이스(AS)들이 형성될 수 있다. 상기 P-에피택셜 영역(55P)들은 다이아몬드 형 단면을 가질 수 있다. 상기 P-에피택셜 영역(55P)들은 붕소(B, boron) 같은 P-도핑된 실리콘 게르마늄(P-doped SiGe)을 포함할 수 있다. 따라서, 상기 P-에피택셜 영역(55P)들은 전도성을 가질 수 있고, 및 P-소스/드레인 영역(56P)들일 수 있다. 이후, 상기 N-보호 층(58)들은 제거될 수 있다.
도 12a 및 12b를 참조하면, 상기 방법은 전면적으로 캡핑 산화 층(71), 스토퍼 층(75) 및 층간 절연 층(80)을 형성하는 것을 포함할 수 있다. 상기 캡핑 산화 층(71)은 실리콘 산화물을 포함할 수 있다. 상기 스토퍼 층(75)은 실리콘 질화물을 포함할 수 있고, 및 상기 층간 절연 층(80)은 TEOS(tetraethyloxysilicate)같은 실리콘 산화물을 포함할 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 제1 CMP (chemical mechanical polishing) 공정을 수행하여 상기 하드 마스크(24)들을 노출시키도록 상기 층간 절연 층(80), 상기 스토퍼 층(75), 및 상기 캡핑 산화 층(71)을 평탄화하는 것을 포함할 수 있다.
도 14a 및 14b를 참조하면, 상기 방법은 상기 하드 마스크(24)들, 상기 희생 게이트 전극(24)들, 및 상기 희생 절연 층(22)들을 제거하여 게이트 트렌치(GT)들을 형성하는 것을 포함할 수 있다.
도 15a 및 15b를 참조하면, 상기 방법은 상기 게이트 트렌치(GT)들 내에 채워지도록 전면적으로 게이트 절연물 층(92), 게이트 배리어 물질 층(93), 및 게이트 전극 물질 층(94)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연물 층(92)은 하프늄 산화물 또는 알루미늄 산화물 같은 금속 산화물을 포함할 수 있다. 상기 게이트 배리어 물질 층(93)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 산화물(TaN) 같은 배리어 물질을 포함할 수 있다. 상기 게이트 전극 물질 층(94)은 단층 또는 다층의 금속 또는 금속 화합물을 포함할 수 있다. 상기 방법은 상기 게이트 절연물 층(92)을 형성하기 전에, 상기 게이트 트렌치(GT)들 내에 노출된 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들 상에 인터페이스 절연 층(91)들을 형성하는 것을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들이 산화되어 형성된 자연 산화막 또는 산화된 실리콘을 포함할 수 있다. 상기 인터페이스 절연 층(91)은 생략될 수도 있다.
이후, 상기 방법은 제2 CMP 공정을 수행하여 상기 층간 절연 층(80) 상에 형성된 상기 게이트 전극 물질 층(94), 상기 게이트 배리어 물질 층(93), 및 상기 게이트 절연물 층(92)을 제거하여 N-게이트 절연 층(92N)들 및 P-게이트 절연 층(92P)들, N-게이트 배리어 층(93N)들 및 P-게이트 배리어 층(93P)들, 및 N-게이트 전극(94N)들 및 P-게이트 전극(94P)들을 포함하는 N-게이트 패턴(90N)들 및 P-게이트 패턴(90P)들을 형성하여 도 2a에 도시된 반도체 소자(100A)를 형성하는 것을 포함할 수 있다.
도 16a 및 16b 내지 20a 및 20b는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 16a 내지 20a는 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이고, 도 16b 내지 20b는 도 1의 III-III' 내지 IV-IV'를 따라 절단한 종단면도들이다.
도 16a 및 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 도 3a 및 3b를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 아이솔레이션 영역(15)들로 둘러싸인 P-핀 액티브 영역(10P)들 및 N-핀 액티브 영역(10N)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 희생 게이트 패턴(20)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 이온 주입 버퍼 층(31)을 형성하고, 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 마스크 패턴(30)을 형성하고, 및 제1 이온 주입 공정을 수행하여 상기 P-핀 액티브 영역(10P)들 내에 이온 주입 영역(35)들을 형성하는 것을 포함할 수 있다.
도 17a 및 17b를 참조하면, 상기 방법은 도 5a 및 5b 내지 7a 및 7b를 참조하여 설명된 공정들을 수행하여, 상기 이온 주입 버퍼 층(31)을 제거하고, 전면적으로 스페이서 물질 층(40)을 형성하고, 상기 PMOS 영역(PA)을 덮고 상기 NMOS 영역(NA)을 오픈하는 N-오픈 마스크(45N)를 형성하고, 상기 NMOS 영역(NA) 내의 상기 스페이서 물질 층(40)을 식각하여 N-게이트 스페이서(41N)들 및 N-핀 액티브 스페이서(42N)들을 형성하고, 및 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들 사이의 상기 N-핀 액티브 영역(10N)을 식각하는 N-핀 액티브 리세스 공정을 수행하여 N-리세스 영역(50N)들을 형성하는 것을 포함할 수 있다. 상기 N-리세스 영역(50N)들의 측벽들은 사실상 수직하게 평평할 수 있다. 상기 N-리세스 영역(50N)들의 측벽들은 상기 N-게이트 스페이서(41N)들과 수직으로 중첩하도록 정렬될 수 있다. 이후, 상기 N-오픈 마스크(45N)는 제거될 수 있다. 설명되지 않은 다른 구성 요소들은 도 5a 및 5b 내지 7a 내지 7b를 참조하여 이해될 수 있을 것이다.
도 18a 및 18b를 참조하면, 상기 방법은 도 8a 및 8b 내지 10a 및 10b를 참조하여 설명된 공정들을 수행하여, 상기 N-리세스 영역(50N)들 상에 N-에피택셜 영역(55N)들을 형성하고, 상기 N-에피택셜 영역(55N)들 상에 N-보호 층(58)들을 형성하고, 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 P-오픈 마스크(45P)를 형성하고, 상기 PMOS 영역(PA) 내의 상기 스페이서 물질 층(40)을 식각하여 P-게이트 스페이서(41P)들 및 P-핀 액티브 스페이서(42P)들을 형성하고, 및 P-핀 액티브 리세스 공정을 수행하여 P-리세스 영역(50P)들을 형성하는 것을 포함할 수 있다. 이후, 상기 P-오픈 마스크(45P)는 제거될 수 있다.
도 19a 및 19b를 참조하면, 상기 방법은 도 11a 및 11b 내지 12a 및 12b를 참조하여 설명된 공정들을 수행하여, 상기 P-리세스 영역(50P)들 내에 P-에피택셜 영역(55P)들을 형성하고, 상기 N-보호 층(58)들을 제거하고, 및 전면적으로 캡핑 산화 층(71), 스토퍼 층(75) 및 층간 절연 층(80)을 형성하는 것을 포함할 수 있다.
도 20a 및 20b를 참조하면, 상기 방법은 도 13a 및 13b 내지 14a 및 14b를 참조하여 설명된 공정들을 수행하여, 제1 CMP (chemical mechanical polishing) 공정을 수행하여 상기 하드 마스크(24)들을 노출시키도록 상기 층간 절연 층(80), 상기 스토퍼 층(75), 및 상기 캡핑 산화 층(71)을 평탄화하고, 및 상기 하드 마스크(24)들, 상기 희생 게이트 전극(24)들, 및 상기 희생 절연 층(22)들을 제거하여 게이트 트렌치(GT)들을 형성하는 것을 포함할 수 있다.
이후, 상기 방법은 도 15a 및 15b를 참조하여 설명된 공정들을 수행하여 상기 게이트 트렌치(GT)들 내에 채워지도록 전면적으로 게이트 절연물 층(92), 게이트 배리어 물질 층(93), 및 게이트 전극 물질 층(94)을 형성하는 것을 포함할 수 있다. 상기 방법은 상기 게이트 절연물 층(92)을 형성하기 전에, 상기 게이트 트렌치(GT)들 내에 노출된 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들 상에 인터페이스 절연 층(91)들을 형성하는 것을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)은 생략될 수도 있다.
이후, 상기 방법은 제2 CMP 공정을 수행하여 상기 층간 절연 층(80) 상에 형성된 상기 게이트 전극 물질 층(94), 상기 게이트 배리어 물질 층(93), 및 상기 게이트 절연물 층(92)을 제거하여 N-게이트 절연 층(92N)들 및 P-게이트 절연 층(92P)들, N-게이트 배리어 층(93N)들 및 P-게이트 절연 층(92P)들, 및 N-게이트 전극(94N)들 및 P-게이트 전극(94P)들을 포함하는 N-게이트 패턴(90N)들 및 P-게이트 패턴(90P)들을 형성하여 도 2b에 도시된 반도체 소자(100B)를 형성하는 것을 포함할 수 있다.
도 21a 및 21b 내지 24a 및 24b는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 21a 내지 24a는 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이고, 도 21b 내지 24b는 도 1의 III-III' 내지 IV-IV'를 따라 절단한 종단면도들이다.
도 21a 및 21b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 도 3a 및 3b를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 아이솔레이션 영역(15)들로 둘러싸인 P-핀 액티브 영역(10P)들 및 N-핀 액티브 영역(10N)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 희생 게이트 패턴(20)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 전면적으로 이온 주입 버퍼 층(31)을 형성하고, 및 경사 이온 주입 공정을 수행하여 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 내에 이온 주입 영역(35)들을 형성하는 것을 포함할 수 있다. 상기 경사 이온 주입 공정은 약 5도 내지 15도의 각도로 이온들을 경사 주입하는 것을 포함할 수 있다. 상기 이온 주입 영역(35)들은 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 내에 상기 희생 게이트 패턴(20)들과 인접하게 형성될 수 있다.
도 22a 및 22b를 참조하면, 상기 방법은 도 5a 및 5b 내지 7a 및 7b를 참조하여 설명된 공정들을 수행하여 상기 이온 주입 버퍼 층(31)을 제거하고 전면적으로 스페이서 물질 층(40)을 형성하고, 상기 PMOS 영역(PA)을 덮고 상기 NMOS 영역(NA)을 오픈하는 N-오픈 마스크(45N)를 형성하고, 상기 NMOS 영역(NA) 내의 상기 스페이서 물질 층(40)을 식각하여 N-게이트 스페이서(41N)들 및 N-핀 액티브 스페이서(42N)들을 형성하고, 및 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들 사이의 상기 N-핀 액티브 영역(10N)을 식각하는 N-핀 액티브 리세스 공정을 수행하여 N-리세스 영역(50N)들을 형성하는 것을 포함할 수 있다. 상기 N-리세스 영역(50N)들의 상부의 폭들은 하부의 폭들 보다 넓을 수 있다.
도 23a 및 23b를 참조하면, 상기 방법은 도 8a 및 8b 내지 10a 및 10b를 참조하여 설명된 공정들을 수행하여, 상기 N-리세스 영역(50N)들 상에 N-에피택셜 영역(55N)들을 형성하고, 상기 N-에피택셜 영역(55N)들 상에 N-보호 층(58)들을 형성하고, 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 P-오픈 마스크(45P)를 형성하고, 상기 PMOS 영역(PA) 내의 상기 스페이서 물질 층(40)을 식각하여 P-게이트 스페이서(41P)들 및 P-핀 액티브 스페이서(42P)들을 형성하고, 및 P-핀 액티브 리세스 공정을 수행하여 P-리세스 영역(50P)들을 형성하는 것을 포함할 수 있다. 상기 P-리세스 영역(50P)들은 상부의 폭은 하부의 폭보다 넓을 수 있다. 상기 P-리세스 영역(50P)들은 상기 N-리세스 영역(50N)들보다 깊고 넓게 형성될 수 있다. 이후 상기 P-오픈 마스크(45P)는 제거될 수 있다.
도 24a 및 24b를 참조하면, 상기 방법은 도 11a 및 11b 내지 15a 및 15b를 참조하여 설명된 공정들을 수행하여 상기 P-리세스 영역(50P)들 상에 P-에피택셜 영역(55P)들을 형성하고, 상기 N-보호 층(58)들을 제거하고, 전면적으로 캡핑 산화 층(71), 스토퍼 층(75) 및 층간 절연 층(80)을 형성하고, 제1 CMP (chemical mechanical polishing) 공정을 수행하여 상기 하드 마스크(24)들을 노출시키도록 상기 층간 절연 층(80), 상기 스토퍼 층(75), 및 상기 캡핑 산화 층(71)을 평탄화하고, 상기 하드 마스크(24)들, 상기 희생 게이트 전극(24)들, 및 상기 희생 절연 층(22)들을 제거하여 게이트 트렌치(GT)들을 형성하고, 상기 게이트 트렌치(GT)들 내에 채워지도록 전면적으로 게이트 절연물 층(92), 게이트 배리어 물질 층(93), 및 게이트 전극 물질 층(94)을 형성하는 것을 포함할 수 있다. 상기 방법은 상기 게이트 절연물 층(92)을 형성하기 전에, 상기 게이트 트렌치(GT)들 내에 노출된 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들 상에 인터페이스 절연 층(91)들을 형성하는 것을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)은 생략될 수도 있다.
이후, 상기 방법은 제2 CMP 공정을 수행하여 상기 층간 절연 층(80) 상에 형성된 상기 게이트 전극 물질 층(94), 상기 게이트 배리어 물질 층(93), 및 상기 게이트 절연물 층(92)을 제거하여 N-게이트 절연 층(92N)들 및 P-게이트 절연 층(92P)들, N-게이트 배리어 층(93N)들 및 P-게이트 절연 층(92P)들, 및 N-게이트 전극(94N)들 및 P-게이트 전극(94P)들을 포함하는 N-게이트 패턴(90N)들 및 P-게이트 패턴(90P)들을 형성하여 도 2c에 도시된 반도체 소자(100C)를 형성하는 것을 포함할 수 있다.
도 25a 및 25b 내지 28a 및 28b는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 25a 내지 28a는 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이고, 도 25b 내지 28b는 도 1의 III-III' 내지 IV-IV'를 따라 절단한 종단면도들이다.
도 25a 및 25b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 도 3a, 3b, 4a, 4b, 16a, 16b, 21a, 및 21b를 참조하여 설명된 공정들을 선택적으로 수행하여 기판(10) 상에 아이솔레이션 영역(15)들로 둘러싸인 P-핀 액티브 영역(10P)들 및 N-핀 액티브 영역(10N)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 희생 게이트 패턴(20)들을 형성하고, 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 상에 이온 주입 버퍼 층(31)을 형성하고, 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 마스크 패턴(30)을 형성하고, 및 경사 이온 주입 공정을 수행하여 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들 내에 이온 주입 영역(35)들을 형성하는 것을 포함할 수 있다.
도 26a 및 26b를 참조하면, 상기 방법은 도 5a 및 5b 내지 7a 및 7b를 참조하여 설명된 공정들을 수행하여 상기 이온 주입 버퍼 층(31)을 제거하고 전면적으로 스페이서 물질 층(40)을 형성하고, 상기 PMOS 영역(PA)을 덮고 상기 NMOS 영역(NA)을 오픈하는 N-오픈 마스크(45N)를 형성하고, 상기 NMOS 영역(NA) 내의 상기 스페이서 물질 층(40)을 식각하여 N-게이트 스페이서(41N)들 및 N-핀 액티브 스페이서(42N)들을 형성하고, 및 상기 N-게이트 스페이서(41N)들 및 상기 N-핀 액티브 스페이서(42N)들 사이의 상기 N-핀 액티브 영역(10N)을 식각하는 N-핀 액티브 리세스 공정을 수행하여 N-리세스 영역(50N)들을 형성하는 것을 포함할 수 있다. 이후, 상기 N-오픈 마스크(45N)는 제거될 수 있다. 상기 N-리세스 영역(50N)들의 측벽들은 사실상 수직하게 평평할 수 있다.
도 27a 및 27b를 참조하면, 상기 방법은 도 8a 및 8b 내지 10a 및 10b를 참조하여 설명된 공정들을 수행하여, 상기 N-리세스 영역(50N)들 상에 N-에피택셜 영역(55N)들을 형성하고, 상기 N-에피택셜 영역(55N)들 상에 N-보호 층(58)들을 형성하고, 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 P-오픈 마스크(45P)를 형성하고, 상기 PMOS 영역(PA) 내의 상기 스페이서 물질 층(40)을 식각하여 P-게이트 스페이서(41P)들 및 P-핀 액티브 스페이서(42P)들을 형성하고, 및 P-핀 액티브 리세스 공정을 수행하여 P-리세스 영역(50P)들을 형성하는 것을 포함할 수 있다. 상기 P-리세스 영역(50P)들은 상부의 폭은 하부의 폭보다 넓을 수 있다. 상기 P-리세스 영역(50P)들은 상기 N-리세스 영역(50N)들보다 깊고 넓게 형성될 수 있다. 이후 상기 P-오픈 마스크(45P)는 제거될 수 있다.
도 28a 및 28b를 참조하면, 상기 방법은 도 11a 및 11b 내지 15a 및 15b를 참조하여 설명된 공정들을 수행하여 상기 P-리세스 영역(50P)들 상에 P-에피택셜 영역(55P)들을 형성하고, 상기 N-보호 층(58)들을 제거하고, 전면적으로 캡핑 산화 층(71), 스토퍼 층(75) 및 층간 절연 층(80)을 형성하고, 제1 CMP (chemical mechanical polishing) 공정을 수행하여 상기 하드 마스크(24)들을 노출시키도록 상기 층간 절연 층(80), 상기 스토퍼 층(75), 및 상기 캡핑 산화 층(71)을 평탄화하고, 상기 하드 마스크(24)들, 상기 희생 게이트 전극(24)들, 및 상기 희생 절연 층(22)들을 제거하여 게이트 트렌치(GT)들을 형성하고, 상기 게이트 트렌치(GT)들 내에 채워지도록 전면적으로 게이트 절연물 층(92), 게이트 배리어 물질 층(93), 및 게이트 전극 물질 층(94)을 형성하는 것을 포함할 수 있다. 상기 방법은 상기 게이트 절연물 층(92)을 형성하기 전에, 상기 게이트 트렌치(GT)들 내에 노출된 상기 P-핀 액티브 영역(10P)들 및 상기 N-핀 액티브 영역(10N)들의 표면들 상에 인터페이스 절연 층(91)들을 형성하는 것을 더 포함할 수 있다. 상기 인터페이스 절연 층(91)은 생략될 수도 있다.
이후, 상기 방법은 제2 CMP 공정을 수행하여 상기 층간 절연 층(80) 상에 형성된 상기 게이트 전극 물질 층(94), 상기 게이트 배리어 물질 층(93), 및 상기 게이트 절연물 층(92)을 제거하여 N-게이트 절연 층(92N)들 및 P-게이트 절연 층(92P)들, N-게이트 배리어 층(93N)들 및 P-게이트 절연 층(92P)들, 및 N-게이트 전극(94N)들 및 P-게이트 전극(94P)들을 포함하는 N-게이트 패턴(90N)들 및 P-게이트 패턴(90P)들을 형성하여 도 2d에 도시된 반도체 소자(100D)를 형성하는 것을 포함할 수 있다.
도 29a 및 29b 내지 도 31a 및 31b는 본 발명의 기술적 사상의 확장된 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 29a 및 29b를 참조하면, 본 발명의 기술적 사상의 확장된 실시예에 의한 반도체 소자를 형성하는 방법은 도 3a 및 3b 내지 도 11a 및 11b를 참조하여 설명된 공정들을 수행하여 P-에피택셜 영역(55P)들 및 N-에피택셜 영역(55N)들을 형성한 후, 전면적으로 소스/드레인 이온 주입 버퍼 층(31)을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 이온 주입 버퍼 층(31)은 실리콘 산화물을 포함할 수 있다.
도 30a 및 30b를 참조하면, 상기 방법은 상기 PMOS 영역(PA)을 덮고 상기 NMOS 영역(NA)을 오픈하는 N-오픈 이온 주입 마스크(61N)를 형성하고, N-이온 주입 공정을 수행하여 상기 NMOS 영역(NA) 내의 상기 N-에피택셜 영역(55N) 내에 N형 이온들을 주입하여 N-소스/드레인 영역(56N)들을 주입하는 것을 포함할 수 있다. 상기 N-이온 주입 공정은 상기 제1 이온 주입 공정보다 높은 가속 전압을 이용하여 수행될 수 있다. 따라서, 상기 N형 이온들은 상기 N-에피택셜 영역(55N)들 또는 상기 N-소스/드레인 영역(56N)들 내에 전체적으로 분포될 수 있다. 상기 N-오픈 이온 주입 마스크(61N)는 포토레지스트를 포함할 수 있다. 상기 N형 이온들은 인(P, phosphorous) 및/또는 비소(As, arsenic)을 포함할 수 있다. 이후, 상기 N-오픈 이온 주입 마스크(61N)는 제거될 수 있다.
도 31a 및 31b를 참조하면, 상기 방법은 상기 NMOS 영역(NA)을 덮고 상기 PMOS 영역(PA)을 오픈하는 P-오픈 이온 주입 마스크(61P)를 형성하고, P-이온 주입 공정을 수행하여 상기 PMOS 영역(PA) 내의 상기 P-에피택셜 영역(55P) 내에 P형 이온들을 주입하여 P-소스/드레인 영역(56P)들을 형성하는 것을 포함할 수 있다. 상기 P-이온 주입 공정은 상기 제1 이온 주입 공정 및 상기 N-이온 주입 공정보다 높은 가속 전압을 이용하여 수행될 수 있다. 따라서, 상기 P형 이온들은 상기 P-에피택셜 영역(55P)들 또는 상기 P-소스/드레인 영역(56P)들 내에 전체적으로 분포될 수 있다. 상기 P-오픈 이온 주입 마스크(61P)는 포토레지스트를 포함할 수 있다. 상기 P형 이온들은 붕소(B, boron)을 포함할 수 있다. 이후, 상기 P-오픈 이온 주입 마스크(61P)는 제거될 수 있다.
이후, 상기 방법은 각 실시예들의 도 12a 및 12b, 도 19a및 19b, 도 24a 및 24b, 및/또는 도 28a 및 28b를 참조하는 방법들로 변환될 수 있다.
도 32a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 32a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 MOSFET 소자들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 32b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 32b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
도 32c을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-D: 반도체 소자
PA: PMOS 영역 NA: NMOS 영역
10: 기판
10N: N-핀 액티브 영역 10P: P-핀 액티브 영역
15: 아이솔레이션 영역 20: 희생 게이트 패턴
22: 희생 절연 층 24: 희생 게이트 전극
26: 하드 마스크 30: 마스크 패턴
31: 이온 주입 버퍼 층
32: 소스/드레인 이온 주입 버퍼 층
35: 이온 주입 영역 40: 스페이서 물질 층
41P: P-게이트 스페이서 41N: N-게이트 스페이서
42P: P-핀 액티브 스페이서 42N: N-핀 액티브 스페이서
45P: P-오픈 마스크 45N: N-오픈 마스크
50P: P-리세스 영역 50N: N-리세스 영역
55P: P-에피택셜 영역 55N: N-에피택셜 영역
56P: P-소스/드레인 영역 56N: N-소스/드레인 영역
58: N-보호층
61P: P-오픈 이온 주입 마스크
61N: N-오픈 이온 주입 마스크
71: 캡핑 산화 층 75: 스토퍼 층
80: 층간 절연 층
90P: P-게이트 패턴 90N: N-게이트 패턴
91: 인터페이스 절연 층 92: 게이트 절연물 층
92N, 92P: N/P 게이트 절연층 93: 게이트 배리어 물질 층
93N, 93P: N/P 게이트 배리어 층
94: 게이트 전극 물질 층
94N, 94P: N/P 게이트 전극
AS: 에어 스페이스 GT: 게이트 트렌치

Claims (20)

  1. 기판 상으로 돌출한 제1 핀 액티브 영역을 정의하는 제1 아이솔레이션 영역;
    상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들; 및
    상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역 내의 제1 에피택셜 영역을 포함하고,
    상기 제1 에피택셜 영역의 측벽들은 상부의 폭이 하부의 폭 보다 크도록 하는 제1 변곡점들을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 변곡점들 아래의 상기 제1 에피택셜 영역의 측벽들은 수직하게 평평한 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 핀 액티브 영역의 표면과 인접한 상기 제1 에피택셜 영역의 폭이 최대 폭인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 핀 액티브 영역은 브리지 형태로 연결된 다수의 핀 액티브 영역들을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 핀 액티브 영역과 상기 아이솔레이션 영역 사이에 에어 스페이스가 형성되는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판 상으로 돌출한 제2 핀 액티브 영역;
    상기 제2 핀 액티브 영역 상의 제2 게이트 패턴들; 및
    상기 제2 게이트 패턴들 사이의 상기 제2 핀 액티브 영역 내의 제2 에피택셜 영역을 더 포함하고,
    상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역보다 넓고 깊은 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 에피택셜 영역의 측벽들은 상부의 폭이 하부의 폭 보다 크도록 제2 변곡점들을 갖는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 에피택셜 영역은 Si 또는 SiC 중 적어도 하나를 포함하고, 및
    상기 제2 에피택셜 영역은 SiGe를 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 게이트 패턴들은, 각각,
    상기 제1 핀 액티브 영역들의 표면들 상의 제1 인터페이스 절연 층들;
    상기 제1 인터페이스 절연 층들 상의 제1 게이트 전극들;
    상기 제1 게이트 전극들의 외측면들 및 하면들을 U자 형태로 감싸는 제1 게이트 배리어 층들;
    상기 제1 게이트 배리어 층들의 외측면들 및 하면들을 U자 형태로 감싸는 제1 게이트 절연 층들; 및
    상기 제1 게이트 절연 층들의 외측면들 상의 제1 게이트 스페이서들을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 인터페이스 절연 층들은 상기 제1 핀 액티브 영역들의 상기 표면들이 산화되어 형성된 산화된 실리콘을 포함하는 반도체 소자.
  11. 기판 상으로부터 돌출한 제1 핀 액티브 영역 및 제2 핀 액티브 영역을 정의하는 아이솔레이션 영역;
    상기 제1 핀 액티브 영역 상의 제1 게이트 패턴들 및 상기 제2 핀 액티브 영역 상의 제2 게이트 패턴들; 및
    상기 제1 게이트 패턴들 사이의 상기 제1 핀 액티브 영역들 내의 제1 소스/드레인 영역 및 상기 제2 게이트 패턴들 사이의 상기 제2 핀 액티브 영역 내의 제2 소스/드레인 영역을 포함하고,
    상기 제2 소스/드레인 영역은 상부의 폭이 하부의 폭 보다 크도록 변곡점들을 갖는 측벽들을 갖는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 게이트 패턴들의 측벽들 상의 제1 게이트 스페이서들, 및
    상기 제2 게이트 패턴들의 측벽들 상의 제2 게이트 스페이서들을 더 포함하고,
    상기 제1 게이트 스페이서들은 상기 제2 게이트 스페이서들보다 얇은 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 소스/드레인 영역은 수직하게 평평한 측벽들을 갖고, 및
    상기 제1 게이트 패턴들과 상기 제1 게이트 스페이서들의 경계면들과 사실상 수직으로 정렬하는 반도체 소자.
  14. 제12항에 있어서,
    상기 제2 소스/드레인 영역의 상기 측벽들은 상기 제2 게이트 스페이서들와 수직으로 중첩 및 정렬하는 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 소스/드레인 영역은 상부의 폭이 하부의 폭 보다 크도록 변곡점들을 갖는 측벽들을 포함하는 반도체 소자.
  16. 제11항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역보다 넓고 깊은 반도체 소자.
  17. 제11항에 있어서,
    상기 제1 핀 액티브 영역들의 측면들 상의 제1 핀 액티브 스페이서들 및 상기 제2 핀 액티브 영역들의 측면들 상의 제2 핀 액티브 스페이서들을 더 포함하고, 및
    상기 제1 핀 액티브 스페이서들은 상기 제2 핀 액티브 스페이서들보다 작은 반도체 소자.
  18. 제1 핀 액티브 영역 및 제2 핀 액티브 영역을 정의하는 아이솔레이션 영역;
    상기 제1 핀 액티브 영역 내의 제1 리세스 영역 및 상기 제2 핀 액티브 영역 내의 제2 리세스 영역;
    상기 제1 리세스 영역을 채우고 상기 제1 핀 액티브 영역 위로 돌출한 제1 에피택셜 영역 및 상기 제2 리세스 영역을 채우고 상기 제2 핀 액티브 영역 위로 돌출한 제2 에피택셜 영역을 포함하고,
    상기 제2 리세스 영역은 상기 제2 핀 액티브 영역의 표면과 인접한 상부의 폭이 상기 제2 핀 액티브 영역의 내부의 하부의 폭보다 크도록 변곡점들을 갖는 반도체 소자.
  19. 제18항에 있어서,
    상기 제1 에피택셜 영역은 P형 도펀트가 도핑된 실리콘 게르마늄을 포함하고, 및
    상기 제2 에피택셜 영역은 N형 도펀트가 도핑된 실리콘을 포함하는 반도체 소자.
  20. 제1 방향으로 평행하게 연장하는 핀 액티브 영역들;
    상기 제1 방향과 수직한 제2 방향으로 평행하게 연장하여 상기 핀 액티브 영역들과 교차하는 게이트 패턴들, 상기 게이트 패턴들은 상기 핀 액티브 영역들의 양 단부들과 중첩하는 버팅 게이트 패턴들을 포함하고; 및
    상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 내에 형성된 소스/드레인 영역들을 포함하고,
    상기 소스/드레인 영역들은 상기 핀 액티브 영역들의 표면과 인접한 부분의 폭이 상기 핀 액티브 영역들의 내부에 위치한 부분의 폭보다 크도록 변곡점들을 갖는 반도체 소자.
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