KR20160067641A - 버퍼 층을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

버퍼 층 및 스트레서를 갖는 반도체 소자에 관한 것이다. 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 갖는 기판이 제공된다. 상기 엔모스(NMOS) 영역 내에 제1 트렌치 및 제2 트렌치가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 버퍼 층이 형성된다. 상기 제1 버퍼 층 상에 스트레서(stressor)가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 제1 채널 영역이 한정된다. 상기 제1 채널 영역 상에 제1 게이트 전극이 형성된다. 상기 피모스(PMOS)영역 내에 제3 트렌치가 형성된다. 상기 제3 트렌치 내에 제2 버퍼 층이 형성된다. 상기 제2 버퍼 층 상에 상기 기판과 다른 반도체 층을 갖는 제2 채널 영역이 형성된다. 상기 제2 채널 영역 상에 제2 게이트 전극이 형성된다.

Description

버퍼 층을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having buffer layer and method of forming the same}
버퍼 층 및 스트레서를 갖는 반도체 소자에 관한 것이다.
전자시스템의 경박단소화 경향에 따라 트랜지스터의 크기 또한 점점 축소되고 있다. 트랜지스터의 크기 축소는 턴-온 전류(turn-on current)의 감소를 가져올 수 있다. 턴-온 전류(turn-on current)의 감소는 트랜지스터의 동작 속도를 저하시킨다. 트랜지스터의 턴-온 전류(turn-on current) 증가를 위하여 스트레서(stressor)를 이용하는 기술이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 엔모스(NMOS)영역 내에 제1 트렌치 및 제2 트렌치가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 버퍼 층이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 제1 버퍼 층 상에 스트레서(stressor)가 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 제1 채널 영역이 한정된다. 상기 제1 채널 영역 상에 제1 게이트 전극이 형성된다. 상기 기판 상의 상기 피모스(PMOS)영역 내에 제3 트렌치가 형성된다. 상기 제3 트렌치 내에 제2 버퍼 층이 형성된다. 상기제3 트렌치 내의 상기 제2 버퍼 층 상에 상기 기판과 다른 반도체 층을 갖는 제2 채널 영역이 형성된다. 상기 제2 채널 영역 상에 제2 게이트 전극이 형성된다.
상기 스트레서(stressor)는 상기 제1 채널 영역보다 격자 상수가 작은 물질을 포함할 수 있다.
상기 제1 채널 영역은 Si을 포함할 수 있다. 상기 스트레서(stressor)는 GaN을 포함할 수 있다.
상기 제1 버퍼 층은 AlxGa1 - xN (0 < X ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제1 버퍼 층 내에서 Al의 함량은 상기 스트레서(stressor)에 가까울수록 상대적으로 낮을 수 있다.
상기 제1 버퍼 층은 제1 하부 층 및 상기 제1 하부 층 상의 제1 상부 층을 포함할 수 있다. 상기 제1 하부 층은 AlN을 포함할 수 있다.
상기 스트레서(stressor) 및 상기 제1 버퍼 층의 계면은 V-모양 또는 U-모양을 포함할 수 있다.
상기 스트레서(stressor)의 상단은 상기 제1 채널 영역의 상단보다 높은 레벨에 돌출될 수 있다.
상기 스트레서(stressor) 상에 오믹 층이 형성될 수 있다. 상기 오믹 층은 InGaN 또는 금속 실리사이드를 포함할 수 있다.
상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치는 V-모양을 포함할 수 있다.
상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다.
상기 기판은 Si을 포함할 수 있다. 상기 제2 채널 영역은 Ge를 포함할 수 있다.
상기 제2 버퍼 층은 SiyGe1 -y(0 < y ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제2 버퍼 층 내에서 Ge의 함량은 상기 제2 채널 영역에 가까울수록 상대적으로 높을 수 있다.
상기 제2 버퍼 층은 제2 하부 층 및 상기 제2 하부 층 상의 제2 상부 층을 포함할 수 있다. 상기 제2 하부 층은 Si층을 포함할 수 있다.
상기 제2 채널 영역 및 상기 제2 버퍼 층의 계면은 V-모양 또는 U-모양을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 형성된 제1 트렌치 및 제2 트렌치를 포함한다. 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 채널 영역이 한정된다. 상기 채널 영역 상에 게이트 전극이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 버퍼 층이 형성된다. 상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 버퍼 층 상에 스트레서(stressor)가 형성된다.
상기 스트레서(stressor)는 상기 채널 영역보다 격자 상수가 작은 물질을 포함할 수 있다.
상기 버퍼 층은 상기 채널 영역 및 상기 스트레서(stressor)와 다른 원소 그리고 상기 스트레서(stressor)와 동일한 원소를 포함할 수 있다. 상기 버퍼 층 내에서 상기 채널 영역 및 상기 스트레서(stressor)와 다른 원소의 함량은 상기 스트레서(stressor)에 가까울수록 상대적으로 낮을 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 드레인 영역 및 소스 영역을 포함한다. 상기 기판 상의 상기 드레인 영역 및 상기 소스 영역 사이에 트렌치가 형성된다. 상기 트렌치 내에 버퍼 층이 형성된다. 상기 트렌치 내의 상기 버퍼 층 상에 상기 드레인 영역 및 상기 소스 영역과 다른 반도체 층을 갖는 채널 영역이 형성된다. 상기 채널 영역 상에 게이트 전극이 형성된다.
상기 드레인 영역 및 상기 소스 영역은 Si층을 포함할 수 있다. 상기 채널 영역은 Ge를 포함할 수 있다.
상기 버퍼 층은 SiyGe1-y(0 < y ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 버퍼 층 내에서 Ge의 함량은 상기 채널 영역에 가까울수록 상대적으로 높을 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판 상의 상기 엔모스(NMOS)영역 내에 제1 트렌치 및 제2 트렌치를 형성한다. 상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 버퍼 층을 형성한다. 상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 제1 버퍼 층 상에 스트레서(stressor)를 형성한다. 상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 한정된 제1 채널 영역 상에 제1 게이트 전극을 형성한다. 상기 기판 상의 상기 피모스(PMOS)영역 내에 제3 트렌치를 형성한다. 상기 제3 트렌치 내에 제2 버퍼 층을 형성한다. 상기 제3 트렌치 내의 상기 제2 버퍼 층 상에 상기 기판과 다른 반도체 층을 갖는 제2 채널 영역을 형성한다. 상기 제2 채널 영역 상에 제2 게이트 전극을 형성한다.
상기 스트레서(stressor)는 상기 제1 채널 영역보다 격자 상수가 작은 물질을 포함할 수 있다.
상기 제1 채널 영역은 Si을 포함할 수 있다. 상기 스트레서(stressor)는 GaN을 포함할 수 있다.
상기 제1 버퍼 층은 AlxGa1 - xN (0 < X ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제1 버퍼 층 내에서 Al의 함량은 상기 스트레서(stressor)에 가까울수록 상대적으로 낮을 수 있다.
상기 제1 버퍼 층을 형성하는 것은 상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 하부 층을 형성하는 것을 포함할 수 있다. 상기 제1 하부 층 상에 제1 상부 층을 형성할 수 있다. 상기 제1 하부 층은 AlN을 포함할 수 있다.
상기 스트레서(stressor) 및 상기 제1 버퍼 층의 계면은 V-모양 또는 U-모양을 포함할 수 있다.
상기 스트레서(stressor)의 상단은 상기 제1 채널 영역의 상단보다 높은 레벨에 돌출될 수 있다.
상기 스트레서(stressor) 상에 오믹 층을 형성할 수 있다. 상기 오믹 층은 InGaN 또는 금속 실리사이드를 포함할 수 있다.
상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치는 V-모양을 포함할 수 있다.
상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다.
상기 기판은 Si을 포함할 수 있다. 상기 제2 채널 영역은 Ge를 포함할 수 있다.
상기 제2 버퍼 층은 SiyGe1 -y(0 < y ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제2 버퍼 층 내에서 Ge의 함량은 상기 제2 채널 영역에 가까울수록 상대적으로 높을 수 있다.
상기 제2 버퍼 층을 형성하는 것은 상기 제3 트렌치 내에 제2 하부 층을 형성하는 것을 포함할 수 있다. 상기 제2 하부 층 상에 제2 상부 층을 형성할 수 있다. 상기 제2 하부 층은 Si층을 포함할 수 있다.
상기 제2 채널 영역 및 상기 제2 버퍼 층의 계면은 V-모양 또는 U-모양을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 엔모스(NMOS)영역의 제1 버퍼 층 상에 스트레서(stressor)가 형성된다. 상기 스트레서(stressor)의 구성에 기인하여 제1 채널 영역에 인장 스트레스가 유기될 수 있다. 상기 스트레서(stressor)의 구성에 기인하여 전자 이동도가 현저히 증가될 수 있다. 상기 제1 버퍼 층은 상기 스트레서(stressor)의 크랙(crack) 발생을 방지하는 역할을 할 수 있다. 피모스(PMOS)영역의 제2 버퍼 층 상에 제2 채널 영역이 형성된다. 상기 제2 채널 영역의 구성에 기인하여 홀(hole) 이동도가 현저히 증가될 수 있다. 상기 제2 버퍼 층은 상기 제2 채널 영역의 결정 성장 결함 발생을 방지하는 역할을 할 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1 내지 도 12는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 13 내지 도 40은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 41 및 도 42는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1내지 도 12는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 1을 참조하면, 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자는 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판(21) 상에 형성된 P-웰(23), N-웰(24), 소자 분리 층(25), 제1 스페이서(37), 제1 트렌치(39T1), 제2 트렌치(39T2), 제3 트렌치(39T3), 제1 채널 영역(27), 제1 버퍼 층(46), 스트레서(stressor; 47), 오믹 층(49), 제2 버퍼 층(57), 제2 채널 영역(58), 제1 게이트 유전 층(62), 제1 게이트 전극(64), 제1 게이트 캐핑 패턴(66), 제2 스페이서(68), 드레인 영역(69D), 소스 영역(69S), 제2 게이트 유전 층(74), 제2 게이트 전극(77), 및 제2 게이트 캐핑 패턴(78)을 포함할 수 있다. 상기 제1 버퍼 층(46)은 제1 하부 버퍼 층(43) 및 제1 상부 버퍼 층(45)을 포함할 수 있다. 상기 제2 버퍼 층(57)은 제2 하부 버퍼 층(54) 및 제2 상부 버퍼 층(56)을 포함할 수 있다.
상기 P-웰(23), 상기 제1 스페이서(37), 상기 제1 트렌치(39T1), 상기 제2 트렌치(39T2), 상기 제1 채널 영역(27), 상기 제1 버퍼 층(46), 상기 스트레서(stressor; 47), 상기 오믹 층(49), 상기 제2 게이트 유전 층(74), 상기 제2 게이트 전극(77), 및 상기 제2 게이트 캐핑 패턴(78)은 상기 엔모스(NMOS)영역 내에 형성될 수 있다. 상기 N-웰(24), 상기 제3 트렌치(39T3), 상기 제2 버퍼 층(57), 상기 제2 채널 영역(58), 상기 제1 게이트 유전 층(62), 상기 제1 게이트 전극(64), 상기 제1 게이트 캐핑 패턴(66), 상기 제2 스페이서(68), 상기 드레인 영역(69D), 및 상기 소스 영역(69S)은 상기 피모스(PMOS)영역 내에 형성될 수 있다.
상기 기판(21)은 Si, Ge, SOI(silicon on insulator), Sapphire, Glass, AlN, SiC, GaAs, InAs, graphene, CNT, plastic, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 기판(21)은 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 제1 채널 영역(27)은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 사이에 한정될 수 있다. 상기 제1 채널 영역(27)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 바닥은 V-모양을 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다.
상기 스트레서(stressor; 47)는 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내의 상기 제1 버퍼 층(46) 상에 형성될 수 있다. 상기 제1 버퍼 층(46)은 상기 스트레서(stressor; 47)의 바닥 및 측면을 감쌀 수 있다. 상기 스트레서(stressor; 47)는 상기 제1 채널 영역(27)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 상기 스트레서(stressor; 47)는 상기 제1 채널 영역(27)보다 격자 상수가 작은 물질을 포함할 수 있다. 예를 들면, 상기 스트레서(stressor; 47)는 GaN을 포함할 수 있다. 상기 스트레서(stressor; 47)의 상단은 상기 제1 채널 영역(27)의 상단과 실질적으로 동일 평면 상에 형성될 수 있다.
상기 제1 버퍼 층(46)은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내에 형성될 수 있다. 상기 제1 버퍼 층(46)의 바닥은 V-모양을 포함할 수 있다. 상기 제1 버퍼 층(46)의 측면들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 버퍼 층(46)은 AlxGa1-xN (0 < X ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제1 버퍼 층(46) 내에서 Al의 함량은 상기 스트레서(stressor; 47)에 가까울수록 상대적으로 낮을 수 있다. 상기 제1 버퍼 층(46) 내에서 Al의 함량은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 바닥에 가까울수록 상대적으로 높을 수 있다.
상기 제1 하부 버퍼 층(43)은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 내벽들에 직접적으로 접촉될 수 있다. 상기 제1 하부 버퍼 층(43)은 상기 제1 채널 영역(27)에 직접적으로 접촉될 수 있다. 상기 제1 하부 버퍼 층(43)의 바닥은 V-모양을 포함할 수 있다. 상기 제1 하부 버퍼 층(43)의 측면들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 하부 버퍼 층(43)은 상기 스트레서(stressor; 47) 및 상기 제1 채널 영역(27) 사이에 개재될 수 있다. 상기 제1 하부 버퍼 층(43)은 상기 스트레서(stressor; 47)의 측면들에 직접적으로 접촉될 수 있다. 예를 들면, 상기 제1 하부 버퍼 층(43)은 AlN을 포함할 수 있다.
상기 제1 상부 버퍼 층(45)은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내의 상기 제1 하부 버퍼 층(43) 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)은 상기 스트레서(stressor; 47)의 바닥에 직접적으로 접촉될 수 있다. 상기 제1 상부 버퍼 층(45)은 AlxGa1-xN (0 < X < 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제1 상부 버퍼 층(45) 내에서 Al의 함량은 상기 스트레서(stressor; 47)에 가까울수록 상대적으로 낮을 수 있다. 상기 제1 상부 버퍼 층(45) 내에서 Al의 함량은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 바닥에 가까울수록 상대적으로 높을 수 있다.
예를 들면, 상기 제1 상부 버퍼 층(45) 은 차례로 적층된 제1 층 내지 제6 층을 포함할 수 있다. 상기 제1 상부 버퍼 층(45)의 제1 층은 AlxGa1 - xN (0.7 ≤ X < 1) 층일 수 있다. 상기 제1 상부 버퍼 층(45)의 제2 층은 AlxGa1 - xN (0.5 ≤ X < 0.7) 층이고 상기 제1 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제3 층은 AlxGa1 - xN (0.3 ≤ X < 0.5) 층이고 상기 제2 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제4 층은 AlxGa1 - xN (0.1 ≤ X < 0.3) 층이고 상기 제3 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제5 층은 AlxGa1 - xN (0.05 ≤ X < 0.1) 층이고 상기 제4 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제6 층은 AlxGa1-xN (0 < X < 0.05) 층이고 상기 제5 층 상에 형성될 수 있다.
상기 스트레서(stressor; 47) 상에 상기 오믹 층(49)이 형성될 수 있다. 상기 오믹 층(49)의 상단은 상기 제1 채널 영역(27)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 오믹 층(49)은 InGaN, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 상기 제1 채널 영역(27) 상에 상기 제2 게이트 유전 층(74), 상기 제2 게이트 전극(77), 및 상기 제2 게이트 캐핑 패턴(78)이 형성될 수 있다. 상기 제1 스페이서(37)는 상기 제2 게이트 전극(77), 및 상기 제2 게이트 캐핑 패턴(78)의 측면 상에 형성될 수 있다. 상기 스트레서(stressor; 47)는 소스/드레인의 역할을 수행할 수 있다.
상기 제3 트렌치(39T3)의 바닥은 V-모양을 포함할 수 있다. 상기 제3 트렌치(39T3)의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제2 채널 영역(58)은 상기 제3 트렌치(39T3) 내의 상기 제2 버퍼 층(57) 상에 형성될 수 있다. 상기 제2 버퍼 층(57)은 상기 제2 채널 영역(58)의 바닥 및 측면을 감쌀 수 있다. 상기 제2 채널 영역(58)은 상기 N-웰(24)과 다른 반도체 층을 포함할 수 있다. 상기 제2 채널 영역(58)은 Si에 비하여 홀(hole) 이동도가 우수한 물질을 포함할 수 있다. 예를 들면, 상기 N-웰(24)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있으며, 상기 제2 채널 영역(58)은 N-형 불순물들을 갖는 Ge 층을 포함할 수 있다.
상기 제2 버퍼 층(57)은 상기 제3 트렌치(39T3) 내에 형성될 수 있다. 상기 제2 버퍼 층(57)의 바닥은 V-모양을 포함할 수 있다. 상기 제2 버퍼 층(57)의 측면들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제2 버퍼 층(57)은 SiyGe1-y(0 < y ≤ 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제2 버퍼 층(57) 내에서 Ge의 함량은 상기 제2 채널 영역(58)에 가까울수록 상대적으로 높을 수 있다. 상기 제2 버퍼 층(57) 내에서 Ge의 함량은 상기 제3 트렌치(39T3)의 바닥에 가까울수록 상대적으로 낮을 수 있다.
상기 제2 하부 버퍼 층(54)은 상기 제3 트렌치(39T3)의 내벽들에 직접적으로 접촉될 수 있다. 상기 제2 하부 버퍼 층(54)은 상기 N-웰(24), 상기 드레인 영역(69D), 및 상기 소스 영역(69S)에 직접적으로 접촉될 수 있다. 상기 제2 하부 버퍼 층(54)의 바닥은 V-모양을 포함할 수 있다. 상기 제2 하부 버퍼 층(54)의 측면들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제2 하부 버퍼 층(54)은 상기 제2 채널 영역(58) 및 상기 드레인 영역(69D) 사이와, 상기 제2 채널 영역(58) 및 상기 소스 영역(69S) 사이와, 상기 제2 채널 영역(58) 및 상기 N-웰(24) 사이와, 상기 제2 상부 버퍼 층(56) 및 상기 N-웰(24) 사이에 개재될 수 있다. 상기 제2 하부 버퍼 층(54)은 상기 제2 채널 영역(58)의 측면들에 직접적으로 접촉될 수 있다. 예를 들면, 상기 제2 하부 버퍼 층(54)은 결정 성장된 Si 층을 포함할 수 있다.
상기 제2 상부 버퍼 층(56)은 상기 제3 트렌치(39T3) 내의 상기 제2 하부 버퍼 층(54) 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)은 상기 제2 채널 영역(58)의 바닥에 직접적으로 접촉될 수 있다. 상기 제2 상부 버퍼 층(56)은 SiyGe1-y(0 < y < 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제2 상부 버퍼 층(56) 내에서 Ge의 함량은 상기 제2 채널 영역(58)에 가까울수록 상대적으로 높을 수 있다. 상기 제2 상부 버퍼 층(56) 내에서 Ge의 함량은 상기 제3 트렌치(39T3)의 바닥에 가까울수록 상대적으로 낮을 수 있다.
예를 들면, 상기 제2 상부 버퍼 층(56)은 차례로 적층된 제1 층 내지 제6 층을 포함할 수 있다. 상기 제2 상부 버퍼 층(56)의 제1 층은 SiyGe1 -y (0.7 ≤ y < 1) 층일 수 있다. 상기 제2 상부 버퍼 층(56)의 제2 층은 SiyGe1 -y (0.5 ≤ y < 0.7) 층이고 상기 제1 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제3 층은 SiyGe1-y (0.3 ≤ y < 0.5) 층이고 상기 제2 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제4 층은 SiyGe1 -y (0.1 ≤ y < 0.3) 층이고 상기 제3 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제5 층은 SiyGe1 -y (0.05 ≤ y < 0.1) 층이고 상기 제4 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제6 층은 SiyGe1 -y (0 < y < 0.05) 층이고 상기 제5 층 상에 형성될 수 있다.
상기 제2 채널 영역(58) 상에 상기 제1 게이트 유전 층(62), 상기 제1 게이트 전극(64), 및 상기 제1 게이트 캐핑 패턴(66)이 형성될 수 있다. 상기 제1 게이트 전극(64)의 중심은 상기 제2 채널 영역(58)의 중심 상에 수직 정렬될 수 있다. 상기 제2 스페이서(68)는 상기 제1 게이트 전극(64) 및 상기 제1 게이트 캐핑 패턴(66)의 측면 상에 형성될 수 있다. 상기 드레인 영역(69D) 및 상기 소스 영역(69S)은 상기 제1 게이트 전극(64)에 인접한 상기 N-웰(24) 내에 형성될 수 있다.
본 발명의 실시 예들에 따르면, 상기 스트레서(stressor; 47)의 구성에 기인하여 상기 제1 채널 영역(27)에 인장 스트레스가 유기될 수 있다. 상기 스트레서(stressor; 47)의 구성에 기인하여 전자 이동도가 현저히 증가될 수 있다. 상기 제1 버퍼 층(46)은 상기 스트레서(stressor; 47)와 상기 P-웰(23)의 격자 상수 차이에서 발생되는 결함을 방지하는 역할을 할 수 있다. 상기 제1 버퍼 층(46)은 상기 스트레서(stressor; 47)의 크랙(crack) 발생을 방지하는 역할을 할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 V-모양은 스트레스를 완화시키는 역할을 할 수 있다. 상기 제2 채널 영역(58)의 구성에 기인하여 홀(hole) 이동도가 현저히 증가될 수 있다. 상기 제2 버퍼 층(57)은 상기 제2 채널 영역(58)의 결정 성장 결함 발생을 방지하는 역할을 할 수 있다.
도 2를 참조하면, 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판(21) 상에 P-웰(23), N-웰(24), 소자 분리 층(25), 제1 스페이서(37), 제1 트렌치(39T1), 제2 트렌치(39T2), 제3 트렌치(39T3), 제1 채널 영역(27), 제1 버퍼 층(46), 스트레서(stressor; 47), 오믹 층(49), 제2 버퍼 층(57), 제2 채널 영역(58), 제1 게이트 유전 층(62), 제1 게이트 전극(64), 제1 게이트 캐핑 패턴(66), 제2 스페이서(68), 드레인 영역(69D), 소스 영역(69S), 제2 하부 게이트 유전 층(73), 제2 상부 게이트 유전 층(74), 제2 게이트 전극(77), 제2 게이트 캐핑 패턴(78), 하부 절연 층(71), 상부 절연 층(81), 컨택 플러그(83)가 형성될 수 있다. 상기 제1 버퍼 층(46)은 제1 하부 버퍼 층(43) 및 제1 상부 버퍼 층(45)을 포함할 수 있다. 상기 제2 버퍼 층(57)은 제2 하부 버퍼 층(54) 및 제2 상부 버퍼 층(56)을 포함할 수 있다. 상기 제2 게이트 전극(77)은 하부 게이트 전극(75) 및 상부 게이트 전극(76)을 포함할 수 있다. 상기 제2 게이트 전극(77)은 치환 게이트 전극(replacement gate electrode)으로 해석될 수 있다.
도 3을 참조하면, 엔모스(NMOS)영역을 갖는 기판(21) 상에 P-웰(23), 소자 분리 층(25), 제1 스페이서(37), 제1 트렌치(39T1), 제2 트렌치(39T2), 제1 채널 영역(27), 제1 버퍼 층(46), 스트레서(stressor; 47), 오믹 층(49), 제2 하부 게이트 유전 층(73), 제2 상부 게이트 유전 층(74), 제2 게이트 전극(77), 제2 게이트 캐핑 패턴(78), 하부 절연 층(71), 상부 절연 층(81), 및 컨택 플러그(83)가 형성될 수 있다. 상기 제1 버퍼 층(46)은 제1 하부 버퍼 층(43) 및 제1 상부 버퍼 층(45)을 포함할 수 있다. 상기 제2 게이트 전극(77)은 하부 게이트 전극(75) 및 상부 게이트 전극(76)을 포함할 수 있다. 상기 스트레서(stressor; 47) 및 상기 제1 채널 영역(27)의 상단들은 실질적으로 동일 평면을 이룰 수 있다. 상기 스트레서(stressor; 47) 및 상기 제1 상부 버퍼 층(45)의 계면은 실질적으로 수평 평면을 이룰 수 있다.
도 4를 참조하면, 스트레서(stressor; 47) 및 제1 상부 버퍼 층(45)의 계면은 V-모양을 보일 수 있다.
도 5를 참조하면, 스트레서(stressor; 47) 및 제1 상부 버퍼 층(45)의 계면은 U-모양을 보일 수 있다. 다른 실시 예에서, 상기 스트레서(stressor; 47) 및 상기 제1 상부 버퍼 층(45)의 계면은 컨케이브(concave)-모양 또는 컨백스(convex)-모양을 보일 수 있다.
도 6을 참조하면, 스트레서(stressor; 47)의 상단은 제1 채널 영역(27)의 상단보다 높은 레벨에 돌출될 수 있다.
도 7을 참조하면, 스트레서(stressor; 47)의 상단은 제1 채널 영역(27)의 상단보다 낮은 레벨에 형성될 수 있다.
도 8을 참조하면, 피모스(PMOS)영역을 갖는 기판(21) 상에 N-웰(24), 소자 분리 층(25), 제3 트렌치(39T3), 제2 버퍼 층(57), 제2 채널 영역(58), 제1 게이트 유전 층(62), 제1 게이트 전극(64), 제1 게이트 캐핑 패턴(66), 제2 스페이서(68), 드레인 영역(69D), 소스 영역(69S), 하부 절연 층(71), 상부 절연 층(81), 컨택 플러그(83)가 형성될 수 있다. 상기 제2 버퍼 층(57)은 제2 하부 버퍼 층(54) 및 제2 상부 버퍼 층(56)을 포함할 수 있다. 상기 제2 채널 영역(58)의 상단은 상기 드레인 영역(69D) 및 상기 소스 영역(69S)의 상단들과 실질적으로 동일 평면을 이룰 수 있다.
도 9를 참조하면, 제2 채널 영역(58) 및 제2 상부 버퍼 층(56)의 계면은 V-모양을 포함할 수 있다.
도 10을 참조하면, 제2 채널 영역(58) 및 제2 상부 버퍼 층(56)의 계면은 U-모양을 포함할 수 있다. 다른 실시 예에서, 상기 제2 채널 영역(58) 및 상기 제2 상부 버퍼 층(56)의 계면은 컨케이브(concave)-모양 또는 컨백스(convex)-모양을 보일 수 있다.
도 11을 참조하면, 제2 채널 영역(58)의 상단은 드레인 영역(69D) 및 소스 영역(69S)의 상단들보다 높은 레벨에 돌출될 수 있다.
도 12를 참조하면, 제2 채널 영역(58)의 상단은 드레인 영역(69D) 및 소스 영역(69S)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 13 내지 도 16은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 13을 참조하면, 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판(21) 상에 P-웰(23), N-웰(24), 및 소자 분리 층(25)이 형성될 수 있다. 다른 실시 예에서, 상기 P-웰(23)은 생략될 수 있다.
도 14를 참조하면, 다수의 트렌치들(39T1, 39T2, 39T3)이 형성될 수 있다. 상기 다수의 트렌치들(39T1, 39T2, 39T3)은 제1 트렌치(39T1), 제2 트렌치(39T2), 및 제3 트렌치(39T3)를 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)는 상기 P-웰(23) 내에 형성될 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 사이에 제1 채널 영역(27)이 한정될 수 있다. 상기 제3 트렌치(39T3)는 상기 N-웰(24) 내에 형성될 수 있다.
도 15를 참조하면, 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내에 제1 하부 버퍼 층(43)이 형성될 수 있다. 상기 제1 하부 버퍼 층(43) 상에 제1 상부 버퍼 층(45)이 형성될 수 있다. 상기 제1 하부 버퍼 층(43) 및 상기 제1 상부 버퍼 층(45)은 제1 버퍼 층(46)을 구성할 수 있다. 상기 제1 버퍼 층(46) 상에 스트레서(stressor; 47)가 형성될 수 있다. 상기 스트레서(stressor; 47) 상에 오믹 층(49)이 형성될 수 있다.
도 16을 참조하면, 상기 제3 트렌치(39T3) 내에 제2 하부 버퍼 층(54)이 형성될 수 있다. 상기 제2 하부 버퍼 층(54) 상에 제2 상부 버퍼 층(56)이 형성될 수 있다. 상기 제2 하부 버퍼 층(54) 및 상기 제2 상부 버퍼 층(56)은 제2 버퍼 층(57)을 구성할 수 있다. 상기 제2 버퍼 층(57) 상에 제2 채널 영역(58)이 형성될 수 있다.
도 1을 다시 참조하면, 상기 제1 채널 영역(27) 상에 제2 게이트 유전 층(74), 제2 게이트 전극(77), 및 제2 게이트 캐핑 패턴(78)이 형성될 수 있다. 상기 제2 게이트 전극(77), 및 상기 제2 게이트 캐핑 패턴(78)의 측면 상에 제1 스페이서(37)가 형성될 수 있다.
상기 제2 채널 영역(58) 상에 제1 게이트 유전 층(62), 제1 게이트 전극(64), 및 제1 게이트 캐핑 패턴(66)이 형성될 수 있다. 상기 제1 게이트 전극(64)의 중심은 상기 제2 채널 영역(58)의 중심 상에 수직 정렬될 수 있다. 상기 제1 게이트 전극(64) 및 상기 제1 게이트 캐핑 패턴(66)의 측면 상에 제2 스페이서(68)가 형성될 수 있다. 상기 제1 게이트 전극(64)에 인접한 상기 N-웰(24) 내에 드레인 영역(69D) 및 소스 영역(69S)이 형성될 수 있다.
도 17 내지 도 40은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 17을 참조하면, 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판(21) 상에 P-웰(23), N-웰(24), 및 소자 분리 층(25)이 형성될 수 있다.
상기 기판(21)은 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 P-웰(23)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 N-웰(24)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 소자 분리 층(25)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 층(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 다른 실시 예에서, 상기 P-웰(23)은 생략될 수 있다.
도 18을 참조하면, 상기 기판(21) 상에 패드 층(31), 제1 마스크 패턴(33), 제2 마스크 패턴(35), 및 제1 스페이서(37)가 형성될 수 있다.
상기 패드 층(31)은 실리콘 산화물과 같은 절연물을 포함할 수 있다. 상기 제1 마스크 패턴(33)은 상기 기판(21)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 마스크 패턴(35)은 상기 제1 마스크 패턴(33) 상에 형성될 수 있다. 상기 제2 마스크 패턴(35)은 상기 제1 마스크 패턴(33) 및 상기 기판(21)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 마스크 패턴(33)은 폴리실리콘을 포함할 수 있으며, 상기 제2 마스크 패턴(35)은 실리콘 질화물을 포함할 수 있다. 상기 제1 마스크 패턴(33) 및 상기 제2 마스크 패턴(35)을 형성하는 공정은 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 제1 스페이서(37)는 상기 제1 마스크 패턴(33) 및 상기 제2 마스크 패턴(35)의 측면들을 덮을 수 있다. 상기 제1 스페이서(37)를 형성하는 공정은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제1 스페이서(37)는 실리콘 질화물, 실리콘 산화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 스페이서(37)는 실리콘 질화물을 포함할 수 있다.
도 19를 참조하면, 상기 제1 마스크 패턴(33), 상기 제2 마스크 패턴(35), 및 상기 제1 스페이서(37)를 식각 마스크로 사용하여 상기 P-웰(23) 및 상기 N-웰(24)을 부분적으로 제거하여 다수의 트렌치들(39T1, 39T2, 39T3)이 형성될 수 있다. 상기 다수의 트렌치들(39T1, 39T2, 39T3)은 제1 트렌치(39T1), 제2 트렌치(39T2), 및 제3 트렌치(39T3)를 포함할 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)는 상기 P-웰(23) 내에 형성될 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 사이에 제1 채널 영역(27)이 한정될 수 있다. 상기 제3 트렌치(39T3)는 상기 N-웰(24) 내에 형성될 수 있다.
상기 다수의 트렌치들(39T1, 39T2, 39T3)을 형성하는 공정은 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트렌치들(39T1, 39T2, 39T3)의 바닥들은 V-모양을 포함할 수 있다. 상기 다수의 트렌치들(39T1, 39T2, 39T3)의 측벽들은 <-모양 또는 >-모양을 포함할 수 있다. 상기 제1 채널 영역(27)은 상기 P-웰(23) 내에 한정될 수 있다. 상기 제1 채널 영역(27)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 다수의 트렌치들(39T1, 39T2, 39T3)의 바닥들은 상기 소자 분리 층(25)의 하단보다 높은 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 다수의 트렌치들(39T1, 39T2, 39T3)의 각각은 U-모양을 포함할 수 있다.
도 20을 참조하면, 상기 피모스(PMOS)영역을 덮고 상기 엔모스(NMOS)영역을 노출하는 제3 마스크 패턴(42)이 형성될 수 있다. 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내에 제1 하부 버퍼 층(43)이 형성될 수 있다.
상기 제1 하부 버퍼 층(43)은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 내벽을 따라 형성될 수 있다. 상기 제1 하부 버퍼 층(43)은 결정 성장된 물질을 포함할 수 있다. 상기 제1 하부 버퍼 층(43)은 상기 제1 채널 영역(27)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 하부 버퍼 층(43)은 AlN을 포함할 수 있다.
도 21을 참조하면, 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내의 상기 제1 하부 버퍼 층(43) 상에 제1 상부 버퍼 층(45)이 형성될 수 있다. 상기 제1 하부 버퍼 층(43) 및 상기 제1 상부 버퍼 층(45)은 제1 버퍼 층(46)을 구성할 수 있다.
상기 제1 상부 버퍼 층(45)은 결정 성장된 물질을 포함할 수 있다. 상기 제1 상부 버퍼 층(45)은 상기 제1 하부 버퍼 층(43) 상에 선택적으로 형성될 수 있다. 상기 제1 상부 버퍼 층(45)은 상기 제1 채널 영역(27)과 다른 물질을 포함할 수 있다. 상기 제1 상부 버퍼 층(45)은 AlxGa1-xN (0 < X < 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제1 상부 버퍼 층(45) 내에서 Al의 함량은 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 바닥에 가까울수록 상대적으로 높을 수 있다. 상기 제1 상부 버퍼 층(45)의 상부표면은 평평한 모양을 보일 수 있다.
예를 들면, 상기 제1 상부 버퍼 층(45) 은 차례로 적층된 제1 층 내지 제6 층을 포함할 수 있다. 상기 제1 상부 버퍼 층(45)의 제1 층은 AlxGa1 - xN (0.7 ≤ X < 1) 층일 수 있다. 상기 제1 상부 버퍼 층(45)의 제2 층은 AlxGa1 - xN (0.5 ≤ X < 0.7) 층이고 상기 제1 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제3 층은 AlxGa1 - xN (0.3 ≤ X < 0.5) 층이고 상기 제2 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제4 층은 AlxGa1 - xN (0.1 ≤ X < 0.3) 층이고 상기 제3 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제5 층은 AlxGa1 - xN (0.05 ≤ X < 0.1) 층이고 상기 제4 층 상에 형성될 수 있다. 상기 제1 상부 버퍼 층(45)의 제6 층은 AlxGa1-xN (0 < X < 0.05) 층이고 상기 제5 층 상에 형성될 수 있다.
도 22를 참조하면, 상기 제1 상부 버퍼 층(45)의 상부표면은 V-모양을 보일 수 있다.
도 23을 참조하면, 상기 제1 상부 버퍼 층(45)의 상부표면은 U-모양을 보일 수 있다. 다른 실시 예에서, 상기 제1 상부 버퍼 층(45)의 상부표면은 컨케이브(concave)-모양 또는 컨백스(convex)-모양을 보일 수 있다.
도 24를 참조하면, 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2) 내의 상기 제1 버퍼 층(46) 상에 스트레서(stressor; 47)가 형성될 수 있다.
상기 스트레서(stressor; 47)는 결정 성장된 물질을 포함할 수 있다. 상기 스트레서(stressor; 47)는 상기 제1 채널 영역(27)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 상기 스트레서(stressor; 47)는 상기 제1 채널 영역(27)보다 격자 상수가 작은 물질을 포함할 수 있다. 예를 들면, 상기 스트레서(stressor; 47)는 GaN을 포함할 수 있다. 상기 스트레서(stressor; 47)는 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)를 완전히 채울 수 있다. 상기 스트레서(stressor; 47)의 상단은 상기 제1 채널 영역(27)의 상단과 실질적으로 동일 평면 상에 형성될 수 있다.
도 25를 참조하면, 상기 스트레서(stressor; 47)는 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)를 완전히 채우고 상기 제1 트렌치(39T1) 및 상기 제2 트렌치(39T2)의 외부로 돌출될 수 있다. 상기 스트레서(stressor; 47)의 상단은 상기 제1 채널 영역(27)의 상단보다 높은 레벨에 돌출될 수 있다.
도 26을 참조하면, 상기 스트레서(stressor; 47)의 상단은 상기 제1 채널 영역(27)의 상단보다 낮은 레벨에 형성될 수 있다.
도 27을 참조하면, 상기 스트레서(stressor; 47) 상에 오믹 층(49)이 형성될 수 있다. 상기 오믹 층(49)의 상단은 상기 제1 채널 영역(27)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 오믹 층(49)은 InGaN, 금속 실리사이드, Si, 또는 이들의 조합을 포함할 수 있다. 상기 오믹 층(49)은 상기 제1 스페이서(37)의 측면들에 접촉될 수 있다.
도 28을 참조하면, 상기 제3 마스크 패턴(42)이 제거될 수 있다. 상기 엔모스(NMOS)영역을 덮고 상기 피모스(PMOS)영역을 노출하는 제4 마스크 패턴(51)이 형성될 수 있다. 상기 제3 트렌치(39T3) 내에 제2 하부 버퍼 층(54)이 형성될 수 있다.
상기 제2 하부 버퍼 층(54)은 상기 제3 트렌치(39T3)의 내벽을 따라 형성될 수 있다. 상기 제2 하부 버퍼 층(54)은 결정 성장된 물질을 포함할 수 있다. 상기 제2 하부 버퍼 층(54)은 상기 N-웰(24)과 같은 물질을 포함할 수 있다. 예를 들면, 상기 제2 하부 버퍼 층(54)은 결정 성장된 Si 층을 포함할 수 있다. 상기 제2 하부 버퍼 층(54)의 바닥은 V-모양을 포함할 수 있다. 상기 제2 하부 버퍼 층(54)의 측면들은 <-모양 또는 >-모양을 포함할 수 있다.
도 29를 참조하면, 상기 제3 트렌치(39T3) 내의 상기 제2 하부 버퍼 층(54) 상에 제2 상부 버퍼 층(56)이 형성될 수 있다. 상기 제2 하부 버퍼 층(54) 및 상기 제2 상부 버퍼 층(56)은 제2 버퍼 층(57)을 구성할 수 있다.
상기 제2 상부 버퍼 층(56)은 결정 성장된 물질을 포함할 수 있다. 상기 제2 상부 버퍼 층(56)은 상기 제2 하부 버퍼 층(54) 상에 선택적으로 형성될 수 있다. 상기 제2 상부 버퍼 층(56)은 상기 N-웰(24)과 다른 물질을 포함할 수 있다. 상기 제2 상부 버퍼 층(56)은 SiyGe1-y(0 < y < 1) 그레이드(grade) 구조를 포함할 수 있다. 상기 제2 상부 버퍼 층(56) 내에서 Ge의 함량은 상기 제3 트렌치(39T3)의 바닥에 가까울수록 상대적으로 낮을 수 있다.
예를 들면, 상기 제2 상부 버퍼 층(56)은 차례로 적층된 제1 층 내지 제6 층을 포함할 수 있다. 상기 제2 상부 버퍼 층(56)의 제1 층은 SiyGe1 -y (0.7 ≤ y < 1) 층일 수 있다. 상기 제2 상부 버퍼 층(56)의 제2 층은 SiyGe1 -y (0.5 ≤ y < 0.7) 층이고 상기 제1 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제3 층은 SiyGe1-y (0.3 ≤ y < 0.5) 층이고 상기 제2 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제4 층은 SiyGe1 -y (0.1 ≤ y < 0.3) 층이고 상기 제3 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제5 층은 SiyGe1 -y (0.05 ≤ y < 0.1) 층이고 상기 제4 층 상에 형성될 수 있다. 상기 제2 상부 버퍼 층(56)의 제6 층은 SiyGe1 -y (0 < y < 0.05) 층이고 상기 제5 층 상에 형성될 수 있다.
도 30을 참조하면, 상기 제2 상부 버퍼 층(56)의 상부표면은 V-모양을 보일 수 있다.
도 31을 참조하면, 상기 제2 상부 버퍼 층(56)의 상부표면은 U-모양을 보일 수 있다. 다른 실시 예에서, 상기 제2 상부 버퍼 층(56)의 상부표면은 컨케이브(concave)-모양 또는 컨백스(convex)-모양을 보일 수 있다.
도 32를 참조하면, 상기 제3 트렌치(39T3) 내의 상기 제2 버퍼 층(57) 상에 제2 채널 영역(58)이 형성될 수 있다. 상기 제2 채널 영역(58)은 상기 N-웰(24)과 다른 반도체 층을 포함할 수 있다. 상기 제2 채널 영역(58)은 결정 성장된 물질을 포함할 수 있다. 상기 제2 채널 영역(58)은 Si에 비하여 홀(hole) 이동도가 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제2 채널 영역(58)은 N-형 불순물들을 갖는 Ge 층을 포함할 수 있다. 상기 제2 채널 영역(58)은 상기 제3 트렌치(39T3)를 완전히 채울 수 있다. 상기 제2 채널 영역(58)의 상단은 상기 N-웰(24)의 상단과 동일 평면 상에 노출될 수 있다.
도 33을 참조하면, 상기 제2 채널 영역(58)의 상단은 상기 N-웰(24)의 상단보다 높은 레벨에 돌출될 수 있다.
도 34를 참조하면, 상기 제2 채널 영역(58)의 상단은 상기 N-웰(24)의 상단보다 낮은 레벨에 형성될 수 있다.
도 35를 참조하면, 상기 피모스(PMOS)영역 상의 상기 패드 층(31), 상기 제1 마스크 패턴(33), 상기 제2 마스크 패턴(35), 및 상기 제1 스페이서(37)가 제거될 수 있다. 상기 N-웰(24) 및 상기 제2 채널 영역(58)이 노출될 수 있다.
도 36을 참조하면, 상기 제2 채널 영역(58) 상에 제1 게이트 유전 층(62), 제1 게이트 전극(64), 제1 게이트 캐핑 패턴(66), 및 제2 스페이서(68)가 형성될 수 있다. 상기 N-웰(24) 내에 드레인 영역(69D) 및 소스 영역(69S)이 형성될 수 있다.
상기 제1 게이트 유전 층(62)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고 유전물(High-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 제1 게이트 전극(64)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제1 게이트 캐핑 패턴(66)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 스페이서(68)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 드레인 영역(69D) 및 상기 소스 영역(69S)은 상기 N-웰(24) 내에 P-형 불순물들을 주입하여 형성될 수 있다.
도 37을 참조하면, 상기 제4 마스크 패턴(51)이 제거될 수 있다. 상기 기판(21) 상을 덮는 하부 절연 층(71)이 형성될 수 있다. 상기 하부 절연 층(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 저 유전물(Low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
도 38을 참조하면, 상기 하부 절연 층(71)을 평탄화 하여 상기 제1 마스크 패턴(33)이 노출될 수 있다. 상기 제2 마스크 패턴(35)은 제거될 수 있다.
도 39를 참조하면, 상기 제1 마스크 패턴(33) 및 상기 패드 층(31)을 제거하여 게이트 트렌치(72T)가 형성될 수 있다. 상기 게이트 트렌치(72T)의 바닥에 상기 제1 채널 영역(27)이 노출될 수 있다.
도 40을 참조하면, 상기 게이트 트렌치(72T) 내에 제2 하부 게이트 유전 층(73), 제2 상부 게이트 유전 층(74), 제2 게이트 전극(77), 및 제2 게이트 캐핑 패턴(78)이 형성될 수 있다. 상기 제2 게이트 전극(77)은 하부 게이트 전극(75) 및 상부 게이트 전극(76)을 포함할 수 있다.
상기 제2 하부 게이트 유전 층(73)은 실리콘 산화물을 포함할 수 있다. 상기 제2 하부 게이트 유전 층(73)은 계면 산화물(interfacial oxide) 또는 화학적 산화물(chemical oxide)로 해석될 수 있다. 상기 제2 하부 게이트 유전 층(73)은 H2O2 및 Si의 화학반응에 의하여 형성될 수 있다. 상기 제2 하부 게이트 유전 층(73)은 상기 제1 채널 영역(27) 상에 형성될 수 있다. 상기 제2 하부 게이트 유전 층(73)은 상기 제1 채널 영역(27)에 접촉될 수 있다. 상기 제2 상부 게이트 유전 층(74)은 상기 제2 게이트 전극(77)의 측면 및 바닥을 감쌀 수 있다. 상기 제2 상부 게이트 유전 층(74)은 상기 제2 하부 게이트 유전 층(73) 및 상기 제2 게이트 전극(77) 사이에 개재될 수 있다. 상기 제2 상부 게이트 유전 층(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고 유전물(High-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 하부 게이트 전극(75)은 상기 상부 게이트 전극(76)의 측면 및 바닥을 감쌀 수 있다. 상기 하부 게이트 전극(75)은 일함수(workfunction)를 고려한 도전 층을 포함할 수 있다. 상기 상부 게이트 전극(76)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제2 게이트 전극(77)은 치환 게이트 전극(replacement gate electrode)으로 해석될 수 있다. 상기 제2 게이트 캐핑 패턴(78)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 게이트 캐핑 패턴(78)은 실리콘 질화물을 포함할 수 있다.
도 2를 다시 한번 참조하면, 상기 하부 절연 층(71)상에 상부 절연 층(81)이 형성될 수 있다. 상기 상부 절연 층(81) 및 상기 하부 절연 층(71)을 관통하는 컨택 플러그(83)가 형성될 수 있다. 상기 상부 절연 층(81)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 컨택 플러그(83)는 금속 층, 금속 질화물 층, 금속 산화물 층, 금속 실리사이드 층, 폴리실리콘 층, 또는 이들의 조합을 포함할 수 있다.
도 41 및 도 42는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 41을 참조하면, 도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2120)는 상기 제1 버퍼 층(46) 및 상기 제2 버퍼 층(57)을 포함할 수 있다.
도 42를 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들면, 본 발명의 기술적 사상은 핀펫(fin FET), 나노와이어 트랜지스터(nanowire transistor), 및 3-D 트랜지스터에 확장 적용될 수 있다.
21: 기판 23: P-웰
24: N-웰 25: 소자 분리 층
27: 제1 채널 영역 31: 패드 층
33: 제1 마스크 패턴 35: 제2 마스크 패턴
37, 68: 스페이서 39T1, 39T2, 39T3: 트렌치
42: 제3 마스크 패턴 43: 제1 하부 버퍼 층
45: 제1 상부 버퍼 층 46: 제1 버퍼 층
47: 스트레서(stressor) 49: 오믹 층
51: 제4 마스크 패턴 54: 제2 하부 버퍼 층
56: 제2 상부 버퍼 층 57: 제2 버퍼 층
58: 제2 채널 영역 62, 73, 74: 게이트 유전 층
64, 75, 76, 77: 게이트 전극 66, 78: 게이트 캐핑 패턴
69D: 드레인 영역 69S: 소스 영역
71: 하부 절연 층 72T: 게이트 트렌치
81: 상부 절연 층 83: 컨택 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판;
    상기 기판 상의 상기 엔모스(NMOS)영역 내에 형성된 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성된 제1 버퍼 층;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성되고 상기 제1 버퍼 층 상에 배치된 스트레서(stressor);
    상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 한정된 제1 채널 영역;
    상기 제1 채널 영역 상의 제1 게이트 전극;
    상기 기판 상의 상기 피모스(PMOS)영역 내에 형성된 제3 트렌치;
    상기 제3 트렌치 내에 형성된 제2 버퍼 층;
    상기 제3 트렌치 내에 형성되고 상기 제2 버퍼 층 상에 배치되며 상기 기판과 다른 반도체 층을 갖는 제2 채널 영역; 및
    상기 제2 채널 영역 상의 제2 게이트 전극을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 스트레서(stressor)는 상기 제1 채널 영역보다 격자 상수가 작은 물질을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 채널 영역은 Si을 포함하고,
    상기 스트레서(stressor)는 GaN을 포함하는 반도체 소자.
  4. 제2 항에 있어서,
    상기제1 버퍼 층은 AlxGa1-xN (0 < X ≤ 1) 그레이드(grade) 구조를 포함하되,
    상기 제1 버퍼 층 내에서 Al의 함량은 상기 스트레서(stressor)에 가까울수록 상대적으로 낮은 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 버퍼 층은
    제1 하부 층; 및
    상기 제1 하부 층 상의 제1 상부 층을 포함하되,
    상기 제1 하부 층은 AlN을 갖는 반도체 소자.
  6. 제1 항에 있어서,
    상기 스트레서(stressor) 및 상기 제1 버퍼 층의 계면은 V-모양 또는 U-모양을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 스트레서(stressor)의 상단은 상기 제1 채널 영역의 상단보다 높은 레벨에 돌출된 반도체 소자.
  8. 제1 항에 있어서,
    상기 스트레서(stressor) 상에 형성된 오믹 층을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 오믹 층은 InGaN 또는 금속 실리사이드를 포함하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치는 V-모양을 포함하는 반도체 소자.
  11. 제1 항에 있어서,
    상기 제1 트렌치,상기 제2 트렌치 및 상기 제3 트렌치의 측벽들은 <-모양 또는 >-모양을 포함하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 기판은 Si을 포함하고,
    상기 제2 채널 영역은 Ge를 포함하는 반도체 소자.
  13. 제1 항에 있어서,
    상기 제2 버퍼 층은 SiyGe1 -y(0 < y ≤ 1) 그레이드(grade) 구조를 포함하되,
    상기 제2 버퍼 층 내에서 Ge의 함량은 상기 제2 채널 영역에 가까울수록 상대적으로 높은 반도체 소자.
  14. 제13 항에 있어서,
    상기 제2 버퍼 층은
    제2 하부 층; 및
    상기 제2 하부 층 상의 제2 상부 층을 포함하되,
    상기 제2 하부 층은 Si층을 갖는 반도체 소자.
  15. 제1 항에 있어서,
    상기 제2 채널 영역 및 상기 제2 버퍼 층의 계면은 V-모양 또는 U-모양을 포함하는 반도체 소자.
  16. 기판 상에 형성된 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 한정된 채널 영역;
    상기 채널 영역 상의 게이트 전극;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성된 버퍼 층; 및
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성되고 상기 버퍼 층 상에 배치된 스트레서(stressor)를 포함하는 반도체 소자.
  17. 제16 항에 있어서,
    상기 스트레서(stressor)는 상기 채널 영역보다 격자 상수가 작은 물질을 포함하는 반도체 소자.
  18. 기판 상의 드레인 영역 및 소스 영역;
    상기 기판 상의 상기 드레인 영역 및 상기 소스 영역 사이에 형성된 트렌치;
    상기 트렌치 내에 형성된 버퍼 층;
    상기 트렌치 내에 형성되고 상기 버퍼 층 상에 배치되며 상기 드레인 영역 및 상기 소스 영역과 다른 반도체 층을 갖는 채널 영역; 및
    상기 채널 영역 상의 게이트 전극을 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 드레인 영역 및 상기 소스 영역은 Si층을 포함하고,
    상기 채널 영역은 Ge를 포함하는 반도체 소자.
  20. 엔모스(NMOS)영역 및 피모스(PMOS)영역을 갖는 기판을 준비하고,
    상기 기판 상의 상기 엔모스(NMOS)영역 내에 제1 트렌치 및 제2 트렌치를 형성하고,
    상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 버퍼 층을 형성하고,
    상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 제1 버퍼 층 상에 스트레서(stressor)를 형성하고,
    상기 제1 트렌치 및 상기 제2 트렌치 사이의 상기 기판 상에 한정된 제1 채널 영역 상에 제1 게이트 전극을 형성하고,
    상기 기판 상의 상기 피모스(PMOS)영역 내에 제3 트렌치를 형성하고,
    상기 제3 트렌치 내에 제2 버퍼 층을 형성하고,
    상기 제3 트렌치 내의 상기 제2 버퍼 층 상에 상기 기판과 다른 반도체 층을 갖는 제2 채널 영역을 형성하고,
    상기 제2 채널 영역 상에 제2 게이트 전극을 형성하는 것을 포함하는 반도체소자 형성 방법.
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