CN101925986B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法。在pMOS区域(2)内形成凹沟(21)，然后，以覆盖凹沟(21)的底面及侧面的方式形成SiGe层(22)。接着，在SiGe层(22)上，形成含有比SiGe层(22)的含油率低的含有率的Ge的SiGe层(23)。接着，在SiGe层(23)上形成SiGe层(24)。

Description

半导体器件及其制造方法
技术领域
本发明涉及能够高速动作的半导体器件及其制造方法。 
背景技术
在处理规则(process rule)为90nm节点(node)以后的晶体管等的LSI(large-scale integration：大规模集成电路)中，随着元件的微小化，待机漏电流(off-leak current)变得不能无视。因此，仅仅通过晶体管的栅长的单纯微小化，难以提高器件性能，需要用于提高器件性能的新的尝试。 
在这样的超微小化晶体管中，位于栅电极的正下方的沟道(channel)区域的面积与现有的晶体管相比非常小。众所周知，这样的情况下，在沟道区域移动的载流子(电子及空穴)的移动性大大地受到施加在沟道区域的应力的影响。因此，多次试图通过调整这样的应力来使半导体器件的动作速度提高。 
一般地，在将硅衬底的导入有杂质的区域作为沟道的晶体管中，空穴的移动性比电子的移动性小。因此，提高将空穴作为载流子的p沟道MOS晶体管的动作速度在半导体集成电路器件的设计之际成为重要的课题。并且，在p沟道MOS晶体管中，通过使沟道区域产生单轴性的压缩应变来提高空穴的移动性为人们所知。另外，在这样的p沟道MOS晶体管中，在沟道区域产生的压缩应变越大，空穴的移动性越增大，这点被原理性地指出(非专利文献1)。 
并且，在p沟道MOS晶体管的形成中，正在研究在硅衬底的源极区域及漏极区域形成凹沟(recess)，并在该凹沟使SiGe(硅锗)层外延(epitaxial)生长的方法。此方法通过使外延生长的SiGe层中的Ge含有率增大，能够使压缩应变增大。 
但是，如果Ge含有率变得过高，则构成衬底的Si和SiGe的晶格失配就变得过大，会发生位错(dislocation)。这样的位错不仅削弱SiGe层所诱发的压缩应变的效果，还使将该位错作为通路(path)的漏电流增大。其结 果，晶体管性能劣化。 
一般地，Ge含有率越高或硅衬底上外延生长的SiGe层的厚度越厚，在硅衬底上外延生长的SiGe层中越容易发生位错(非专利文献2)。理论上，发生位错的界限的膜厚叫做临界膜厚，为了使不存在位错的SiGe层外延生长，优选使其厚度为临界膜厚以下。可是，为了使SiGe层的厚度达到界限膜厚以下，需要使凹沟变浅，难以在沟道区域产生足够的压缩应变。 
因此，在现有技术中，为了确保正常动作，将Ge含有率抑制得较低。因此，载流子的移动性被抑制得比理论上可能的等级低。 
专利文献1：JP特开2006-186240号公报； 
专利文献2：JP特开2006-278776号公报； 
专利文献3：JP特开2006-332337号公报； 
非专利文献1：K.Mistry，et al.，2004Symposium on VLSI Technology，Digest of Technical Papers，pp.50-51； 
非专利文献2：R.People，et al.，Appl.Phys.Lett.Vol.47(3).1985。 
发明内容
本发明的目的在于提供能够进一步提高载流子的移动性的半导体器件及其制造方法。 
第一半导体器件，设置有：硅衬底；栅极绝缘膜，其形成在上述硅衬底上；栅电极，其形成在上述栅极绝缘膜上。在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成有沟槽。并且，还设置有：第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有Ge；第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的Ge含有率低的含有率含有Ge；第三半导体层，其形成在上述第二半导体层上，并且含有Ge。 
第二半导体器件，设置有：硅衬底；栅极绝缘膜，其形成在上述硅衬底上；栅电极，其形成在上述栅极绝缘膜上。在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成有沟槽。并且，还设置有：第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有C；第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的C含有率低的含有率含有C；第三半导体层，其形成在上述第二半导体层上，并且含有C。 
附图说明
图1是示出了参考例的p沟道MOS晶体管的剖面图。 
图2是示出了SiGe层的外延生长的过程的图。 
图3A是示出了第一实施方式的半导体器件的制造方法的剖面图。 
图3B是接着图3A示出了半导体器件的制造方法的剖面图。 
图3C是接着图3B示出了半导体器件的制造方法的剖面图。 
图3D是接着图3C示出了半导体器件的制造方法的剖面图。 
图3E是接着图3D示出了半导体器件的制造方法的剖面图。 
图3F是接着图3E示出了半导体器件的制造方法的剖面图。 
图3G是接着图3F示出了半导体器件的制造方法的剖面图。 
图3H是接着图3G示出了半导体器件的制造方法的剖面图。 
图3I是接着图3H示出了半导体器件的制造方法的剖面图。 
图3J是接着图3I示出了半导体器件的制造方法的剖面图。 
图3K是接着图3J示出了半导体器件的制造方法的剖面图。 
图3L是接着图3K示出了半导体器件的制造方法的剖面图。 
图3M是接着图3L示出了半导体器件的制造方法的剖面图。 
图4是示出了本申请的众发明者进行的分析结果的曲线。 
图5是示出了作为分析对象的p沟道MOS晶体管的图。 
图6A是示出了B含有量和应变ε1的关系的曲线。 
图6B是示出了B含有量和应变ε2的关系的曲线。 
图7是示出了Ge含有率和应变的关系的曲线。 
图8是示出了B含有量的理想分布的图。 
图9A是示出了第二实施方式的半导体器件的制造方法的剖面图。 
图9B是接着图9A示出了半导体器件的制造方法的剖面图。 
图9C是接着图9B示出了半导体器件的制造方法的剖面图。 
图9D是接着图9C示出了半导体器件的制造方法的剖面图。 
图9E是接着图9D示出了半导体器件的制造方法的剖面图。 
图10是示出了SoC的一例的设计图。 
图11是示出了便携电话机的一例的框图。 
具体实施方式
(参考例) 
首先，对与本发明相关联的参考例进行说明。本申请的众发明者发现了：在形成p沟道MOS晶体管时，通过使SiGe层中的Ge含有率发生变化，能够使用深的凹沟，而且能够抑制位错的发生。图1中示出了这样的结构的p沟道MOS晶体管。 
在该p沟道MOS晶体管中，在表面的密勒指数为(001)的硅衬底51上形成有栅极绝缘膜52及栅电极53。另外，在栅电极53的侧方形成有侧壁(side wall)54。并且，在侧壁54的外侧，在硅衬底51的表面形成有凹沟56。凹沟56的底面的密勒指数为(001)，沟道区域侧的侧面的密勒指数为<111>。另外，形成有包围凹沟56的杂质扩散层55。在凹沟56内，从下开始依次形成有SiGe倾斜层57及SiGe固定层58。SiGe倾斜层57的Ge含有率从下表面到上表面逐渐增加，SiGe固定层58的Ge含有率与SiGe倾斜层57的上表面处的Ge含有率一致。 
并且，在这样的p沟道MOS晶体管形成之际，在形成凹沟56之后，使SiGe倾斜层57及SiGe固定层58进行外延生长。根据此方法，由于在形成Ge含有率高的SiGe固定层58之前，使Ge含有率逐渐地增加的SiGe倾斜层57进行外延生长，所以即使加深凹沟56，在SiGe固定层58也难以发生位错。因此，通过加深凹沟56，能够使作用于沟道区域的厚度方向的拉伸应力强大。而且，因为SiGe固定层58位于沟道区域的侧方，所以还能够使作用于沟道区域的横向的压缩应力强大。并且，认为通过这两个应力，能够使沟道区域有效地产生压缩应变。 
可是，本申请的众发明者，对图1所示的p沟道MOS晶体管的性能进行了重复验证，明白了虽然能得到比使用从前的SiGe层的晶体管的移动性高的移动性，但是未能得到所希望的等级的移动性。 
因此，本申请的众发明者为了查明其原因进行了更专心的研究。其结果，如图2所示，明白了在形成于硅衬底61的表面的凹沟63内使SiGe层62进行外延生长时，SiGe层62的初期层不只在凹沟63的底面形成，也在侧面形成。即，在图1所示的例中，即使想要只在凹沟56的底部形成SiGe倾斜层 57，实际上在凹沟56的沟道侧的侧面上也形成有SiGe倾斜层57。因此，来自SiGe固定层58的应力并不充分地作用于沟道区域，在沟道区域并未产生所希望的压缩应变。 
另外，如图2所示，也明白了在形成SiGe层62的初期层之后，SiGe层62在横向几乎不生长，而整体上在厚度方向生长。这是因为，虽然通过吸附形成初期层，但之后，会受到为了选择生长而包含在原料气体中的HCl(氯酸)所产生的蚀刻作用的影响，而且，由于密勒指数为<111>的面上的Si-Cl结合的活性化能量大，因此SiH4及GeH4难以附着在初期层上。 
基于这样的参考例，本申请的众发明者想到了下面的实施方式。 
(第一实施方式) 
接着，参照附图对第一实施方式进行具体说明。但是，为了方便，对半导体器件的结构与半导体器件制造方法一并进行说明。第一实施方式主要涉及p沟道MOS晶体管。图3A～图3M是按工艺顺序示出了第一实施方式的半导体器件的制造方法的剖面图。 
首先，如图3A所示，在p型的硅衬底11的表面，通过STI(Shallow Trench Isolation：浅沟道隔离)法，形成用于划分nMOS区域1及pMOS区域2的元件分离绝缘膜12。nMOS区域1是形成n沟道MOS晶体管的预定的区域，pMOS区域2是形成p沟道MOS晶体管的预定的区域。在元件分离绝缘膜12形成之际，首先，通过干氧化(dry oxidation)在900℃的温度下形成厚度为10nm的硅氧化膜，接着，通过使用例如SiH2Cl2及NH3的CVD(Chemical Vapor Deposition：化学气相沉积)法，在750℃的温度下形成厚度为112nm左右的硅氮化膜。之后，通过蚀刻除去硅氧化膜及硅氮化膜的位于形成元件分离绝缘膜12的预定区域上的部分。接着，将硅氧化膜及硅氮化膜的残存着的部分用作硬质掩模(hard mask)进行硅衬底11的蚀刻，由此形成沟槽。接着，通过等离子(plasma)CVD法在沟槽内及硅氮化膜上形成硅氧化膜。之后，通过CMP(Chemical Mechanical Polishing：化学机械研磨)法除去硅氮化膜上的硅氧化膜直到硅氮化膜露出。接着，通过使用例如150℃的热磷酸的湿式(wet)处理除去硅氮化膜。而且，通过使用氢氟酸的湿式处理来除去位于硅氮化膜下方的硅氧化膜。这样，形成元件分离绝缘膜12。 
在形成元件分离绝缘膜12之后，如图3A所示，在nMOS区域1内，在硅衬底11的表面上形成p阱(well)13p，并且在pMOS区域2内，在硅衬底11的表面上形成n阱13n。接着，例如通过干氧化，在硅衬底11上形成厚度为1.5nm左右的硅氧化膜35作为栅极绝缘膜。之后，形成例如厚度为100nm左右的多晶硅膜。接着，在nMOS区域1内，将n型杂质导入多晶硅膜，并且在pMOS区域2内，将p型杂质导入多晶硅膜。在导入n型杂质时，以8×1015cm-2的剂量注入例如P(磷)离子。另外，在导入p型杂质时，以6×1015cm-2的剂量注入例如B(硼)离子。接着，通过进行RTA(Rapid ThermalTreatment)，使这些杂质活性化。这样，形成n型多晶硅膜14n及p型多晶硅膜14p。 
之后，在n型多晶硅膜14n及p型多晶硅膜14p上，形成例如厚度为30nm的硅氧化膜，并且如图3B所示，在该硅氧化膜、n型多晶硅膜14n及p型多晶硅膜14p上刻画图案(patterning)。其结果，形成其上设置有硅氧化膜15的栅电极。 
接着，形成覆盖pMOS区域2的光致抗蚀剂(photo resist)膜，并将其和nMOS区域1内的栅电极作为掩模，以3keV的加速能量、1×1015cm-2的剂量注入As(砷)离子。另外，形成覆盖nMOS区域1的光致抗蚀剂膜，并将其和pMOS区域2内的栅电极作为掩模，以0.5keV的加速能量、1×1015cm-2的剂量注入B离子。其结果，如图3C所示，在nMOS区域1内形成延伸(extension layer)层16n，并且在pMOS区域2内形成延伸层16p。 
另外，直接使用在形成延伸层16n时所用的光致抗蚀剂膜，在nMOS区域1内导入p型杂质，由此还形成p型袋状(pocket)层(未图示)。同样地，直接使用在形成延伸层16p时所用的光致抗蚀剂膜，在pMOS区域2内导入n型杂质，由此还形成n型袋状层(未图示)。在导入P型杂质时，以10keV的加速能量、1×1013cm-2的剂量注入例如B离子。在导入n型杂质时，以10keV的加速能量、2×1013cm-2的剂量注入例如As离子。 
接着，在整个表面上形成硅氮化膜，并且通过对其进行回刻(etch back)，如图3D所示，在栅电极的侧方形成例如厚度为20nm的硅氮化膜17。 
之后，在整个表面上形成硅氧化膜及硅氮化膜，并且通过对它们进行回刻，如图3E所示，形成覆盖栅电极的侧方及上方的硅氧化膜18，并且在硅氧化膜18的侧方形成硅氮化膜19。硅氧化膜18的厚度为例如5nm以下，硅氮化膜19的厚度为例如20nm左右。此外，硅氧化膜18介于硅氮化膜19和硅衬底11之间。接着，形成覆盖nMOS区域1的光致抗蚀剂膜，并且将其和pMOS区域2内的栅电极作为掩模，以10keV的加速能量、3×1013cm-2的剂量注入B离子。其结果，在pMOS区域2内形成比延伸层16p深的p型杂质扩散层34。
接着，如图3F所示，形成覆盖nMOS区域1的硅氧化膜20，并将其作为硬质掩模，对pMOS区域2内的硅衬底11进行蚀刻，由此形成与p型杂质扩散层34的一部分重叠的凹沟21。凹沟21的深度例如为50nm左右。此外，在形成凹沟21时，首先，进行干蚀刻(dry etching)，之后，使用四甲基氢氧化铵(TMAH：Tetramethyl ammonium hydroxide)水溶液进行湿蚀刻，湿蚀刻时的蚀刻量为例如10nm左右。其结果，凹沟21的底面的密勒指数变为(001)，且侧面的密勒指数变为<111>。 
之后，将硅衬底11放置在填充了氢气及惰性气体(氮气、氩气(argon gas)、氦气(helium gas)等)且压力保持在5Pa～1330Pa的减压CVD装置内，并在氢气环境中将硅衬底11加热到400℃～550℃。并且，在该条件下保持最多60分钟左右，由此进行氢烘焙(backing)。 
接着，在保持压力及温度的状态下，除了上述的氢气及/或惰性气体以外，向减压CVD装置内还供给SiH4、HCl及GeH4的混合气体。SiH4是Si的原料气体，GeH4是Ge的原料气体。而且，HCl是使生长方向的选择性提高的气体。此外，SiH4的分压固定在1Pa～10Pa的范围内，HCl的分压固定在1Pa～10Pa的范围内。另外，使GeH4的分压为10Pa。在这样的条件下，通过外延生长，形成厚度为5nm的Si0.76Ge0.24层。即，如图3G所示，在凹沟21的底面上形成Ge含有率固定在24％的SiGe层22作为第一半导体层。此时，如从图2示出的分析结果所知，SiGe层22还形成在凹沟21的侧面上。此外，优选使SiGe层22的生长温度在600℃以下。 
接着，在保持压力及温度的状态下，向减压CVD装置内还供给B2H6。B2H6是B(杂质)的原料气体。此外，B2H6的分压固定在1×10-5pa～1×10-3Pa的范围内。另外，几乎在该供给的同时，使GeH4的分压暂时降低到0Pa，紧接着，与经过时间成正比地使GeH4的分压增加到0.1Pa～10Pa的范围内。在 这样的条件下，如图3H所示，通过外延生长，在SiGe层22上形成SiGe层23作为第二半导体层，其中，上述SiGe层23厚度为20nm左右且Ge含有率从0％连续地变化为25％。此时，如从图2示出的分析结果所知，SiGe层23在横向几乎不生长。 
之后，通过保持各气体的分压、压力及温度，如图3I所示，通过外延生长，在SiGe层23上形成SiGe层24作为第三半导体层，其中，上述SiGe层24的厚度为30nm左右，Ge含有率固定在25％。SiGe层24的下表面位于沟道区域和栅极绝缘膜35之间的交界面的下方，并且SiGe层24的上表面位于该交界面的上方。即，SiGe层24位于沟道区域和栅极绝缘膜35之间的交界面的侧方。 
接着，在保持压力及温度的状态下，停止GeH4的供给。在这样的条件下，如图3J所示，通过外延生长，在SiGe层24上形成厚度为5nm～10nm左右的硅层25。 
接着，如图3K所示，除去硅氧化膜20。此时，硅氧化膜15及硅氧化膜18的一部分也被除去。之后，在500℃以下的温度下在整个表面形成厚度为20nm左右的硅氧化膜，并通过对其进行回刻，形成侧壁26。此时，在栅电极上形成硅氧化膜27。接着，形成覆盖pMOS区域2的光致抗蚀剂膜，并且将其和nMOS区域1内的栅电极及侧壁26作为掩模，以6.0keV的加速能量、8×1015cm-2的剂量注入P离子。并且，通过进行将最高温度定为950℃以下的极短时间退火(anneal)(例如，瞬间退火(spikeanneal))，使P离子活性化。其结果，在nMOS区域1内形成n型杂质扩散层28。 
接着，除去侧壁26及硅氧化膜27，并在整个表面形成厚度为10nm左右的Ni或Ni合金膜，并进行例如300℃前后的RTA。其结果，如图3L所示，在栅电极上、硅层25上及n型杂质扩散层28上形成硅化物层28。接着，通过过硫酸处理除去未反应的Ni或Ni合金膜。之后，为了使硅化物层28更低电阻化，以400℃～500℃进行热处理。 
接着，如图3M所示，在整个表面形成层间绝缘膜31，并且在该层间绝缘膜31上形成到达硅化物层28的接触孔(contact hole)。接着，在接触孔内形成接触插件(contact plug)32，并在层间绝缘膜31上形成与接触插件32相连接的配线。之后，进一步形成上层的层间绝缘膜及配线等，并完成半导体器件的制造。 
根据这样的第一实施方式，由于在形成Ge含有率低的SiGe层23之前形成Ge含有率高的SiGe层22，因此能够抑制SiGe层23在凹沟21的侧面上的生长，沟道区域的侧方几乎被SiGe层22及24所占据。并且，因为SiGe层22及24的Ge含有率高，所以能够有效地在p沟道MOS晶体管的沟道区域产生压缩应变。 
此外，优选SiGe层23、SiGe层24及硅层25中的B浓度在使这些层压体的电阻率达到1mΩ·cm左右的范围内。 
另外，SiGe层22及24的Ge含有率并不特别地限定，例如为25％～35％。另外，在SiGe层23的上表面处的Ge含有率也并不特别地限定，例如为25％～35％，SiGe层23的Ge含有率也并不特别地限定，例如为20％以下。但是，虽然SiGe层23的Ge含有率不必采用倾斜层，但需要比SiGe层22的Ge含有率低，而且，优选比SiGe层24的Ge含有率低。 
另外，凹沟21的深度及各SiGe层的厚度并不特别地限定，但优选SiGe层22的厚度在30nm以下，更优选5nm以下。另外，SiGe层24的上表面的高度也可以与硅衬底11和栅极绝缘膜35之间的交界面的高度相同。 
接着，说明由本申请的众发明者对使用有限元法(FEM：Finite ElementMethod)所得到的应变分布所进行的分析。 
在该分析中，计算出按照上述的实施方式的方法形成的p沟道MOS晶体管的沟道区域及其近旁的应变(实施例)。其中，使SiGe层23的上表面处的Ge含有率及SiGe层24的Ge含有率为28％，并使SiGe层23的下表面处的Ge含有率为15％。另外，为了参考，计算出省略SiGe层22的形成时的应变(比较例1)。并且，还计算出凹沟内只形成Ge含有率固定在15％(比较例2)、18％(比较例3)或24％(比较例4)的SiGe层时的3种应变。图4示出了其结果。图4中的实线示出了按照上述的实施方式形成的晶体管的应变分布，并且虚线示出了省略SiGe层22的形成时的应变分布。另外，点线、双点划线、一点划线分别示出了只形成Ge含有率固定在15％、18％、24％的SiGe层时的应变分布。另外，横轴示出了以沟道区域的中央为基准的横向的位置。 
如图4所示，得到了如下分析结果，即，在按照上述实施方式形成的p沟道MOS晶体管中能够取得最大的压缩应变。并且，基于该分析结果，计算出以比较例3为基准的正向电流的增加率，得到了在实施例中能够取得比较例1的2倍的增加率的结果。
另外，本申请的众发明者明白了由埋入到凹沟内的SiGe层产生的硅衬底的应变不只受到Ge含有率的影响，还受到B浓度的影响。具体而言，明白了B浓度变得越高则应变越得以缓和。例如，关于图5所示的具有硅衬底101、栅极绝缘膜102、栅电极103及SiGe层104的p沟道MOS晶体管，当使SiGe层104中的Ge浓度发生变化时，应变ε1及ε2示出了图6A及图6B所示出的趋势。应变ε1是在与SiGe层104的侧面之间的交界面上在硅衬底101上产生的厚度方向的应变，应变ε2是在与SiGe层104的底面之间的交界面上在硅衬底101产生的横向的应变。如图6A及图6B所示，B浓度变得越高，应变ε1及ε2变得越小。另外，如图6A所示，如果比较不含有B的情况和B浓度为4×1020cm-3情况，则为了产生同样大小的应变ε1所必要的Ge含有率相差6％左右。即，如果着眼于应变的大小，则含有2×1020cm-3的B相当于使Ge含有率下降6％左右。并且，如果在产生图7中用实线示出的应变的SiGe层中使Ge含有率下降6％，则只产生用一点划线示出的应变。由此也明白了B浓度变得越高则应变越得以缓和。此外，图7中的εxx为在沟道区域产生的横向的应变(压缩应变)，εyy为在沟道区域产生的厚度方向的应变(拉伸应变)。 
因此，较为理想的，不是使B浓度在SiGe层23、SiGe层24及硅层25之间均等，而是根据需要的特性来调整。例如，如图8所示，在Ge含有率高的SiGe层24中，使B浓度降低到1×1020cm-3，并且使夹着SiGe层24的SiGe层23及25的B浓度升高到5×1020cm-3～1×1021cm-3。这样的调整能够通过控制对减压CVD装置内供给的B的原料气体(例如B2H6)的分压来容易地执行。 
(第二实施方式) 
接着，参照附图来对第二实施方式进行具体地说明。其中，为了方便，对半导体器件的结构与半导体器件制造方法一并进行说明。第二实施方式主要涉及n沟道MOS晶体管。在n沟道MOS晶体管中，需要在沟道区域产生横向的拉伸应变。为此，例如，在凹沟内只要形成SiC层即可。并且，在形成SiC层时，通过适当地控制其C含有率，在n沟道MOS晶体管也能得到与第一实施方式同样的效果。图9A～图9E是按工序顺序示出了第二实施方式涉及的半导体器件的制造方法的剖面图。 
首先，与第一实施方式同样地，进行直到形成硅氧化膜18及硅氮化膜19为止的处理(图3E)。接着，如图9A所示，在nMOS区域1内形成比延伸层16n深的n型杂质扩散层46。之后，形成覆盖pMOS区域2的硅氧化膜，并且将其作为硬质掩模来对nMOS区域1内的硅衬底11进行蚀刻，由此通过与凹沟21同样的方法形成与n型杂质扩散层46的一部分重叠的凹沟41。 
接着，如图9B所示，通过外延生长在凹沟41的底面上形成厚度为5nm且C含有率为10％的SiC层42作为第一半导体层。此时，如从图2示出的分析结果所知，SiC层42还形成在凹沟41的侧面上。 
接着，如图9C所示，通过外延生长在SiC层42上形成厚度为20nm左右且C含有率从0％连续地变化为2％的SiC层43作为第二半导体层。此时，如从图2示出的分析结果所知，SiC层43在横向几乎不生长。 
之后，如图9D所示，通过外延生长在SiC层43上形成厚度为30nm左右且C含有率为10％的SiC层44作为第三半导体层。SiC层44的下表面位于沟道区域和栅极绝缘膜35之间的交界面的下方，并且SiC层44的上表面位于该交界面的上方。即，SiC层44位于沟道区域和栅极绝缘膜35之间的交界面的侧方。 
接着，如图9E所示，通过外延生长在SiC层44上形成厚度为5nm～10nm左右的硅层45。 
之后，进行与在第一实施方式中对p沟道MOS晶体管进行的处理同样的处理等，从而完成半导体器件的制造。 
根据这样的第二实施方式，由于在形成C含有率低的SiC层43之前形成C含有率高的SiC层42，因此SiC层43的在凹沟41的侧面上的生长受抑制，沟道区域的侧方几乎被SiC层42及44占据。并且，因为SiC层42及44的C含有率高，所以能够在n沟道MOS晶体管的沟道区域有效地产生拉伸应变。 
此外，在第二实施方式中，形成p沟道MOS晶体管时也可以采用第一实施方式的方法。 
另外，SiC层42及44的C含有率并不特别地限定，例如为1％～2.5％。另外，SiC层43的上表面处的C含有率也并不特别地限定，例如为1％～2.5％，并且SiC层43的C含有率也并不特别地限定，例如为1％以下。但是，虽然SiC层43的C含有率不必采用倾斜层，但需要比SiC层42的C含有率低，而且，优选比SiC层44的C含有率低。 
另外，凹沟41的深度及各SiC层的厚度并不特别地限定，但优选SiC层42的厚度在30nm以下，更优选5nm以下。另外，SiC层44的上表面的高度也可以与硅衬底11和栅极绝缘膜35之间的交界面高度相同。 
另外，SiC层中的杂质的浓度也并不特别地限定，但优选在C含有率高的SiC层44中使杂质浓度低，并将夹着SiC层44的SiC层43及45的杂质浓度提高到2×1020cm-3～1×1020cm-3，特别是提高到5×1020cm-3～1×1020cm-3。作为这样的杂质，例如，列举P(磷)及As(砷)。 
另外，在第一及第二实施方式中，也可以在形成层间绝缘膜31之前，在nMOS区域1内形成用于使横向的拉伸应力作用于沟道区域的膜，并且在pMOS区域2内形成用于使横向的压缩应力作用于沟道区域的膜。作为这样的膜，例如可以列举硅氮化膜。 
这样的在沟道产生了应变的晶体管，能够用在例如SoC(System on Chip)的逻辑电路部。图10示出了SoC的一例。在该SoC110中，在同一个衬底上形成有3个逻辑电路部111及SRAM部112。并且，逻辑电路部111包括第一实施方式、第二实施方式的MOS晶体管。 
另外，能够用在便携电话等进行高速通信的设备。图11示出了便携电话机的一例。在该便携电话机120中设置有与外部进行电波的收发的天线121、向外部输出声音的扬声器125及从外部输入声音的麦克126。另外，设置有：收发处理部122，其对天线121的输入输出信号和扬声器125及麦克126的输入输出信号进行变换等；控制部123，其对上述处理进行控制；及存储器124，其存储控制部123执行的程序等。并且设置有显示动作状态等的显示部127、由用户进行操作的数字按键等操作部128。在这样的便携电话机120中，控制部123由高频LSI构成。并且，该高频LSI中包括第一实 施方式、第二实施方式的MOS晶体管。 
工业上的利用可能性 
根据这些半导体器件及其制造方法，由于以覆盖沟槽的底面及侧面的方式形成Ge或C的含有率比第二半导体层高的第一半导体层，因此能够有效地提高第三半导体层所引起的栅极绝缘膜正下方的区域的应变。 

Claims (20)

1.一种半导体器件，其特征在于，具有：
硅衬底，
栅极绝缘膜，其形成在上述硅衬底上，
栅电极，其形成在上述栅极绝缘膜上，
沟槽，其形成在既是上述栅电极的两侧又是上述硅衬底的表面的位置上，
第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有Ge，
第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的Ge含有率低的含有率含有Ge，
第三半导体层，其形成在上述第二半导体层上，并且含有Ge；
上述第三半导体层的Ge含有率比上述第二半导体层的Ge含有率高。
2.根据权利要求1记载的半导体器件，其特征在于，
上述第一半导体层的Ge含有率为25％～35％。
3.根据权利要求1记载的半导体器件，其特征在于，
上述第二半导体层的Ge含有率为20％以下。
4.根据权利要求1记载的半导体器件，其特征在于，
上述第三半导体层的表面的高度与上述硅衬底和上述栅极绝缘膜之间的交界面的高度相同，或者，上述第三半导体层的表面位于该交界面的上方。
5.根据权利要求1记载的半导体器件，其特征在于，
上述第一半导体层、上述第二半导体层及上述第三半导体层为SiGe层。
6.根据权利要求5记载的半导体器件，其特征在于，
上述第一半导体层的膜厚为30nm以下。
7.一种半导体器件，其特征在于，具有：
硅衬底，
栅极绝缘膜，其形成在上述硅衬底上，
栅电极，其形成在上述栅极绝缘膜上，
沟槽，其形成在既是上述栅电极的两侧又是上述硅衬底的表面的位置上，
第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有Ge，
第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的Ge含有率低的含有率含有Ge，
第三半导体层，其形成在上述第二半导体层上，并且含有Ge；
在上述第一半导体层、上述第二半导体层及上述第三半导体层中导入有杂质，上述第一半导体层及上述第三半导体层的杂质浓度比上述第二半导体层的杂质浓度高。
8.根据权利要求7记载的半导体器件，其特征在于，
上述第二半导体层的杂质浓度为5×1020cm-3～1×1021cm-3。
9.一种半导体器件，其特征在于，具有：
硅衬底；
栅极绝缘膜，其形成在上述硅衬底上；
栅电极，其形成在上述栅极绝缘膜上；
沟槽，其形成在既是上述栅电极的两侧又是上述硅衬底的表面的位置上；
第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有C；
第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的C含有率低的含有率含有C；
第三半导体层，其形成在上述第二半导体层上，并且含有C。
10.根据权利要求9记载的半导体器件，其特征在于，
上述第三半导体层的C含有率比上述第二半导体层的C含有率高。
11.根据权利要求10记载的半导体器件，其特征在于，
上述第一半导体层的C含有率为1％～2.5％。
12.根据权利要求10记载的半导体器件，其特征在于，
上述第二半导体层的C含有率为1％以下。
13.根据权利要求10记载的半导体器件，其特征在于，
上述第三半导体层的表面的高度与上述硅衬底和上述栅极绝缘膜之间的交界面的高度相同，或者，上述第三半导体层的表面位于该交界面的上方。
14.根据权利要求11记载的半导体器件，其特征在于，
上述第一半导体层、上述第二半导体层及上述第三半导体层为SiC层。
15.根据权利要求14记载的半导体器件，其特征在于，
上述第一半导体层的膜厚为30nm以下。
16.根据权利要求9记载的半导体器件，其特征在于，
在上述第一半导体层、上述第二半导体层及上述第三半导体层中导入有杂质，上述第一半导体层及上述第三半导体层的杂质浓度比上述第二半导体层的杂质浓度高。
17.根据权利要求16记载的半导体器件，其特征在于，
上述第二半导体层的杂质浓度为5×1020cm-3～1×1021cm-3。
18.一种半导体器件的制造方法，其特征在于，包括：
在硅衬底上形成栅极绝缘膜的步骤，
在上述栅极绝缘膜上形成栅电极的步骤，
在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成沟槽的步骤，
以覆盖上述沟槽的底面及侧面的方式形成含有Ge的第一半导体层的步骤，
在上述第一半导体层上，形成第二半导体层的步骤，该第二半导体层以比上述第一半导体层的Ge含有率低的含有率含有Ge，
在上述第二半导体层上依次形成含有Ge的第三半导体层的步骤；
上述第三半导体层的Ge含有率比上述第二半导体层的Ge含有率高。
19.一种半导体器件的制造方法，其特征在于，包括：
在硅衬底上形成栅极绝缘膜的步骤，
在上述栅极绝缘膜上形成栅电极的步骤，
在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成沟槽的步骤，
以覆盖上述沟槽的底面及侧面的方式形成含有Ge的第一半导体层的步骤，
在上述第一半导体层上，形成第二半导体层的步骤，该第二半导体层以比上述第一半导体层的Ge含有率低的含有率含有Ge，
在上述第二半导体层上依次形成含有Ge的第三半导体层的步骤；
在上述第一半导体层、上述第二半导体层及上述第三半导体层中导入有杂质，上述第一半导体层及上述第三半导体层的杂质浓度比上述第二半导体层的杂质浓度高。
20.一种半导体器件的制造方法，其特征在于，包括：
在硅衬底上形成栅极绝缘膜的步骤；
在上述栅极绝缘膜上形成栅电极的步骤；
在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成沟槽的步骤；
以覆盖上述沟槽的底面及侧面的方式形成含有C的第一半导体层的步骤；
在上述第一半导体层上，形成第二半导体层的步骤，该第二半导体层以比上述第一半导体层的C的含有率低的含有率含有C；
在上述第二半导体层上依次形成含有C的第三半导体层的步骤。
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